JP3302811B2 - マイクロ波半導体装置 - Google Patents
マイクロ波半導体装置Info
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- JP3302811B2 JP3302811B2 JP01502594A JP1502594A JP3302811B2 JP 3302811 B2 JP3302811 B2 JP 3302811B2 JP 01502594 A JP01502594 A JP 01502594A JP 1502594 A JP1502594 A JP 1502594A JP 3302811 B2 JP3302811 B2 JP 3302811B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マイクロ波半導体装
置、特にマイクロ波帯電力用電力効果型トランジスタ構
造に関する。
置、特にマイクロ波帯電力用電力効果型トランジスタ構
造に関する。
【０００２】
【従来の技術】現在、マイクロ波通信システム、レーダ
ーシステムなどの高性能、小型化を図る上で、電力増幅
用素子として、ＧａＡｓ（砒化ガリウム）を材料とした
電界効果型トランジスタ（以下ＧａＡｓＦＥＴと略記す
る）は不可欠となっており、さらに高出力化、高利得化
が要求されている。
ーシステムなどの高性能、小型化を図る上で、電力増幅
用素子として、ＧａＡｓ（砒化ガリウム）を材料とした
電界効果型トランジスタ（以下ＧａＡｓＦＥＴと略記す
る）は不可欠となっており、さらに高出力化、高利得化
が要求されている。
【０００３】図４に電力用ＧａＡｓＦＥＴチップ回りの
部分平面図をまた、図５に一部断面斜視図を示す。
部分平面図をまた、図５に一部断面斜視図を示す。
【０００４】図４および図５に示すように、ＧａＡｓＦ
ＥＴチップ１０１表面にフィンガー状のソース電極２、
ドレイン電極３、ゲート電極４からなる単位ＦＥＴが多
数並設され、それぞれのソース電極、ドレイン電極の一
端は、ソース電極パッド５、ドレイン電極パッド６に接
続されている。そして、ゲート電極はその一端において
ゲートバスラインと呼ばれる金属配線７により並列接続
され、さらに金属・導出配線８によってゲート電極パッ
ド９に接続されている。
ＥＴチップ１０１表面にフィンガー状のソース電極２、
ドレイン電極３、ゲート電極４からなる単位ＦＥＴが多
数並設され、それぞれのソース電極、ドレイン電極の一
端は、ソース電極パッド５、ドレイン電極パッド６に接
続されている。そして、ゲート電極はその一端において
ゲートバスラインと呼ばれる金属配線７により並列接続
され、さらに金属・導出配線８によってゲート電極パッ
ド９に接続されている。
【０００５】叙上の如く形成されたＦＥＴチップ１０１
は裏面側に研磨を施して所定のＧａＡｓ基板厚としたの
ち、この面に金の厚めっきによる金めっき層１１０が形
成されている。いわゆるＰＨＳ（Ｐｌａｔｅｄ Ｈｅａ
ｔ Ｓｉｎｋ）構造である。通常、高出力化及び高利得
化のための手段として単位ＦＥＴの並列接続という方法
が用いられるが、これにはＦＥＴ素子の面積拡大及び利
得低下という弊害が伴なう。これらの問題を解決するた
め、ソース・ドレイン間のピッチ縮小という手段がある
が、これによると単位面積当りの発熱量が増加する結
果、チャネル温度の上昇を招くことになり信頼性が低下
するという大きな問題がある。
は裏面側に研磨を施して所定のＧａＡｓ基板厚としたの
ち、この面に金の厚めっきによる金めっき層１１０が形
成されている。いわゆるＰＨＳ（Ｐｌａｔｅｄ Ｈｅａ
ｔ Ｓｉｎｋ）構造である。通常、高出力化及び高利得
化のための手段として単位ＦＥＴの並列接続という方法
が用いられるが、これにはＦＥＴ素子の面積拡大及び利
得低下という弊害が伴なう。これらの問題を解決するた
め、ソース・ドレイン間のピッチ縮小という手段がある
が、これによると単位面積当りの発熱量が増加する結
果、チャネル温度の上昇を招くことになり信頼性が低下
するという大きな問題がある。
【０００６】
【発明が解決しようとする課題】叙上の問題を解決する
ために、半導体層を薄く研磨したのちこの部分に金等の
熱抵抗の低い金属層を厚めっきする等の手段により形成
するＰＨＳ構造が採用されている。このＰＨＳ構造を採
用したＦＥＴチップでは、熱伝導率の悪いＧａＡｓの厚
さが薄いためにＦＥＴチップ表面部で発生した熱は速や
かに熱放散されるために熱抵抗を下げることができる。
しかしながらＧａＡｓは非常に脆い材質であるため、取
扱いが難しく高温でＦＥＴチップを台座等に固着する場
合にひび割れしたり、欠けを生じることがあった。また
ＧａＡｓとＡｕの熱膨張率の違いにより半導体が反る等
の悪影響を及ぼす。半導体の反りはアッセンブリを非常
に難しくする。例えばＦＥＴチップの固着時に使用する
半田等がＦＥＴチップの裏面全面に均一にまわらずＦＥ
Ｔチップと台座の間の一部に多くの半田溜りを生じて熱
抵抗が増加したり、金属細線の接続時に使用する装置が
ＦＥＴチップのパターンを自動認識できないなどトラブ
ルの発生を生ずる。従って、原理的にはＧａＡｓ基板を
薄くすればするほど熱抵抗が下がることになるが、実際
には上記のように種々の問題が生じるため、従来のＦＥ
ＴではＧａＡｓをあまり薄くすることはできなかった。
ために、半導体層を薄く研磨したのちこの部分に金等の
熱抵抗の低い金属層を厚めっきする等の手段により形成
するＰＨＳ構造が採用されている。このＰＨＳ構造を採
用したＦＥＴチップでは、熱伝導率の悪いＧａＡｓの厚
さが薄いためにＦＥＴチップ表面部で発生した熱は速や
かに熱放散されるために熱抵抗を下げることができる。
しかしながらＧａＡｓは非常に脆い材質であるため、取
扱いが難しく高温でＦＥＴチップを台座等に固着する場
合にひび割れしたり、欠けを生じることがあった。また
ＧａＡｓとＡｕの熱膨張率の違いにより半導体が反る等
の悪影響を及ぼす。半導体の反りはアッセンブリを非常
に難しくする。例えばＦＥＴチップの固着時に使用する
半田等がＦＥＴチップの裏面全面に均一にまわらずＦＥ
Ｔチップと台座の間の一部に多くの半田溜りを生じて熱
抵抗が増加したり、金属細線の接続時に使用する装置が
ＦＥＴチップのパターンを自動認識できないなどトラブ
ルの発生を生ずる。従って、原理的にはＧａＡｓ基板を
薄くすればするほど熱抵抗が下がることになるが、実際
には上記のように種々の問題が生じるため、従来のＦＥ
ＴではＧａＡｓをあまり薄くすることはできなかった。
【０００７】本発明は上記問題に鑑みてなされたもの
で、熱抵抗の上昇を伴うことなく、またアッセンブリ上
の問題を生じることなく簡単に出力アップのためのソー
ス・ドレイン間のピッチ短縮を達成するＰＨＳ構造のＦ
ＥＴを提供することを目的とする。
で、熱抵抗の上昇を伴うことなく、またアッセンブリ上
の問題を生じることなく簡単に出力アップのためのソー
ス・ドレイン間のピッチ短縮を達成するＰＨＳ構造のＦ
ＥＴを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係るマイクロ波
半導体装置は、半絶縁性半導体基板表面の活性領域に形
成されたソース、ゲートおよびドレインの各電極を備え
た単位電界効果トランジスタを電気的に複数個並列接続
して構成された電力用マイクロ波半導体装置において、
ソース・ドレイン間の活性領域部のゲート電極直下のみ
半導体基板裏面に反応性イオンエッチングで設けられた
溝部と、前記溝部に充填された高熱伝導率の金属部材と
を具備したことを特徴とする。また、溝部がストライプ
状の溝でなること、またはストライプ状の溝を交差させ
てなることを特徴とする。
半導体装置は、半絶縁性半導体基板表面の活性領域に形
成されたソース、ゲートおよびドレインの各電極を備え
た単位電界効果トランジスタを電気的に複数個並列接続
して構成された電力用マイクロ波半導体装置において、
ソース・ドレイン間の活性領域部のゲート電極直下のみ
半導体基板裏面に反応性イオンエッチングで設けられた
溝部と、前記溝部に充填された高熱伝導率の金属部材と
を具備したことを特徴とする。また、溝部がストライプ
状の溝でなること、またはストライプ状の溝を交差させ
てなることを特徴とする。
【０００９】
【作用】本発明によれば、発熱部であるソース・ドレイ
ン間の活性領域部の半導体基板裏面に選択的に設けられ
た凹部をストライプ状の溝で形成し、これに金または銅
など熱伝導率の良い金属材料を充填しこれが速やかに放
熱し熱抵抗の低減が図れる。一方ストライプ状の溝周辺
部の比較的厚いＧａＡｓはＦＥＴチップ自身の強度を確
保し、チップの取扱い、アッセンブリを容易にする。
ン間の活性領域部の半導体基板裏面に選択的に設けられ
た凹部をストライプ状の溝で形成し、これに金または銅
など熱伝導率の良い金属材料を充填しこれが速やかに放
熱し熱抵抗の低減が図れる。一方ストライプ状の溝周辺
部の比較的厚いＧａＡｓはＦＥＴチップ自身の強度を確
保し、チップの取扱い、アッセンブリを容易にする。
【００１０】
【実施例】以下、本発明の実施例につき図面を参照して
説明する。
説明する。
【００１１】図１に本発明の実施例によるＧａＡｓＦＥ
Ｔを一部断面斜視図で、図２（ａ），（ｂ）、および図
３に製造方法を工程順に一部断面斜視図で夫々示す。こ
の構造について表面側の素子領域、電極等の大部分は従
来のＰＨＳ構造のＦＥＴチップと変わらないので、図面
に従来と同じ符号をつけて示し説明を省略する。本発明
では上記図示におけるチップ表面のソース電極２とドレ
イン電極３に挟まれたストライプ状ゲート電極４直下の
活性領域部分に、この部分のＧａＡｓ基板１１裏面から
設けられた溝１２が一例のストライプ状に形成されてい
る。
Ｔを一部断面斜視図で、図２（ａ），（ｂ）、および図
３に製造方法を工程順に一部断面斜視図で夫々示す。こ
の構造について表面側の素子領域、電極等の大部分は従
来のＰＨＳ構造のＦＥＴチップと変わらないので、図面
に従来と同じ符号をつけて示し説明を省略する。本発明
では上記図示におけるチップ表面のソース電極２とドレ
イン電極３に挟まれたストライプ状ゲート電極４直下の
活性領域部分に、この部分のＧａＡｓ基板１１裏面から
設けられた溝１２が一例のストライプ状に形成されてい
る。
【００１２】このストライプ状の溝２２により上記活性
領域部分のＧａＡｓ基板の厚さは〜１０μｍとそのほか
の領域のＧａＡｓ基板厚（〜４０μｍ）よりも薄くなっ
ている。そしてこのＧａＡｓ基板裏面及び溝２２の内部
は熱伝導度の良い金めっき層１３で覆われている。この
金めっき層の厚さはおおよそ３０μｍ程度である。
領域部分のＧａＡｓ基板の厚さは〜１０μｍとそのほか
の領域のＧａＡｓ基板厚（〜４０μｍ）よりも薄くなっ
ている。そしてこのＧａＡｓ基板裏面及び溝２２の内部
は熱伝導度の良い金めっき層１３で覆われている。この
金めっき層の厚さはおおよそ３０μｍ程度である。
【００１３】叙上の構成により本発明によるＦＥＴで
は、最も発熱の多い領域であるゲート電極直下で発生し
た熱は速やかに薄いＧａＡｓ基板（〜１０μｍ）を通っ
て、ストライプ状溝に充填された熱伝導度の高い金めっ
き層へ逃げることができる。このため従来のＰＨＳ構造
ＦＥＴ（ＧａＡｓ基板厚〜３０μｍ）にも増して熱抵抗
を小さくすることができる。また、ＧａＡｓ基板を〜１
０μｍと薄くする領域はストライプ状ゲート電極直下の
ごく狭い領域に限っており、その他の場所ではＧａＡｓ
基板の厚さ４０μｍと厚くしているためにチップの機械
的強度を十分なレベルに保つことができる。これによ
り、従来のＰＨＳ構造で見られたチップの反りを小さく
抑えることが可能である。
は、最も発熱の多い領域であるゲート電極直下で発生し
た熱は速やかに薄いＧａＡｓ基板（〜１０μｍ）を通っ
て、ストライプ状溝に充填された熱伝導度の高い金めっ
き層へ逃げることができる。このため従来のＰＨＳ構造
ＦＥＴ（ＧａＡｓ基板厚〜３０μｍ）にも増して熱抵抗
を小さくすることができる。また、ＧａＡｓ基板を〜１
０μｍと薄くする領域はストライプ状ゲート電極直下の
ごく狭い領域に限っており、その他の場所ではＧａＡｓ
基板の厚さ４０μｍと厚くしているためにチップの機械
的強度を十分なレベルに保つことができる。これによ
り、従来のＰＨＳ構造で見られたチップの反りを小さく
抑えることが可能である。
【００１４】次に本発明のＧａＡｓＦＥＴの製造方法に
ついて説明する。
ついて説明する。
【００１５】図２（ａ），（ｂ）および図３に示すよう
に、ＧａＡｓ基板表面にソース・ゲート・ドレイン電極
を形成し例えば厚さ４０μｍにＧａＡＳ基板を薄層化し
たのち、半絶縁性半導体基板のソース・ドレイン間の活
性領域１３の下部に、例えば反応性イオンエッチング装
置を使用して選択的に溝を形成する。溝の深さを約３０
μｍとすると、この時前記活性領域下部の半絶縁性基板
の厚さは１０μｍとなる。この後裏面全面にＡｕ／Ｔｉ
を薄くスパッタ法により被着したのち３０μｍ程度の金
めっきを施し金めっき層１４を形成する。これにより溝
内部には金が充填されるとともにＧａＡｓ基板裏面全体
に厚さ３０μｍのＰＨＳが形成され、本発明のＦＥＴの
製造が達成される。
に、ＧａＡｓ基板表面にソース・ゲート・ドレイン電極
を形成し例えば厚さ４０μｍにＧａＡＳ基板を薄層化し
たのち、半絶縁性半導体基板のソース・ドレイン間の活
性領域１３の下部に、例えば反応性イオンエッチング装
置を使用して選択的に溝を形成する。溝の深さを約３０
μｍとすると、この時前記活性領域下部の半絶縁性基板
の厚さは１０μｍとなる。この後裏面全面にＡｕ／Ｔｉ
を薄くスパッタ法により被着したのち３０μｍ程度の金
めっきを施し金めっき層１４を形成する。これにより溝
内部には金が充填されるとともにＧａＡｓ基板裏面全体
に厚さ３０μｍのＰＨＳが形成され、本発明のＦＥＴの
製造が達成される。
【００１６】以上に述べた本発明によるマイクロ波半導
体装置では、ソース・ドレイン間の活性領域の下部の半
絶縁性半導体基板は極めて薄くできるため、熱抵抗の増
加を効果的に防ぐことができる。また１０μｍと薄層化
されているソース・ドレイン間の活性領域の面積は半導
体チップ面積の約１０％程度と限られているため、半導
体チップの強度が保たれると共に、固着する際にチップ
が反るという問題も発生しない。
体装置では、ソース・ドレイン間の活性領域の下部の半
絶縁性半導体基板は極めて薄くできるため、熱抵抗の増
加を効果的に防ぐことができる。また１０μｍと薄層化
されているソース・ドレイン間の活性領域の面積は半導
体チップ面積の約１０％程度と限られているため、半導
体チップの強度が保たれると共に、固着する際にチップ
が反るという問題も発生しない。
【００１７】なお、溝の形状は叙上のストライプ状に限
られず、フラットでも、あるいはストライプ状の溝を交
差させてなるものでも好適である。
られず、フラットでも、あるいはストライプ状の溝を交
差させてなるものでも好適である。
【００１８】なお上記実施例において、溝に充填する金
属部材として金を使用したが、これに限るものでなく銅
などの熱伝導の良い金属材料でも実現できる。
属部材として金を使用したが、これに限るものでなく銅
などの熱伝導の良い金属材料でも実現できる。
【００１９】
【発明の効果】以上述べたように本発明によれば、アッ
センブリ性を犠牲にすることなく熱抵抗の低いＰＨＳ構
造のＦＥＴを提供できる。
センブリ性を犠牲にすることなく熱抵抗の低いＰＨＳ構
造のＦＥＴを提供できる。
【図１】本発明に係る一実施例のマイクロ波半導体装置
の一部を示す一部断面斜視図。
の一部を示す一部断面斜視図。
【図２】（ａ）および（ｂ）は本発明に係る一実施例の
マイクロ波半導体装置の製造方法を説明するための一部
断面斜視図。
マイクロ波半導体装置の製造方法を説明するための一部
断面斜視図。
【図３】本発明に係る一実施例のマイクロ波半導体装置
の製造方法を図２に続いて説明するための一部断面斜視
図。
の製造方法を図２に続いて説明するための一部断面斜視
図。
【図４】従来例のマイクロ波半導体装置の一部を示す平
面図。
面図。
【図５】従来例のマイクロ波半導体装置の一部を示す一
部断面斜視図。
部断面斜視図。
２ ソース電極 ３ ドレイン電極 ４ ゲート電極 ５ ソース電極パッド ６ ドレイン電極パッド ７ 金属配線（ゲートバスライン） ８ 導出配線 ９ ゲート電極パッド １１ 半絶縁性半導体基板（ＧａＡｓ基板） １２ 溝 １３ ソース・ドレイン間の活性領域 １４ 金属部材（金めっき層） ２２ ストライプ状の溝 １０１ ＦＥＴチップ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812 H01L 23/12 301 H01L 29/44
Claims (3)
- 【請求項１】 半絶縁性半導体基板表面の活性領域に形
成されたソース、ゲートおよびドレインの各電極を備え
た単位電界効果トランジスタを電気的に複数個並列接続
して構成された電力用マイクロ波半導体装置において、
ソース・ドレイン間の活性領域部のゲート電極直下のみ
半導体基板裏面に反応性イオンエッチングで設けられた
溝部と、前記溝部に充填された高熱伝導率の金属部材と
を具備したことを特徴とするマイクロ波半導体装置。 - 【請求項２】 溝部がストライプ状の溝でなることを特
徴とする請求項１に記載のマイクロ波半導体装置。 - 【請求項３】 溝部がストライプ状の溝を交差させてな
ることを特徴とする請求項１に記載のマイクロ波半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01502594A JP3302811B2 (ja) | 1994-02-09 | 1994-02-09 | マイクロ波半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01502594A JP3302811B2 (ja) | 1994-02-09 | 1994-02-09 | マイクロ波半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226408A JPH07226408A (ja) | 1995-08-22 |
| JP3302811B2 true JP3302811B2 (ja) | 2002-07-15 |
Family
ID=11877305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01502594A Expired - Fee Related JP3302811B2 (ja) | 1994-02-09 | 1994-02-09 | マイクロ波半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3302811B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4328520B2 (ja) * | 2002-12-06 | 2009-09-09 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
1994
- 1994-02-09 JP JP01502594A patent/JP3302811B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07226408A (ja) | 1995-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |