JPH0529506A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0529506A JPH0529506A JP3186018A JP18601891A JPH0529506A JP H0529506 A JPH0529506 A JP H0529506A JP 3186018 A JP3186018 A JP 3186018A JP 18601891 A JP18601891 A JP 18601891A JP H0529506 A JPH0529506 A JP H0529506A
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- Japan
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- back surface
- layer
- semiconductor chip
- gap
- thick
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Abstract
(57)【要約】
【目的】高周波高出力用ＦＥＴチップの放熱特性を向上
するために設けられた厚い裏面金属層による“そり”を
軽減する。 【構成】表面に半導体素子が形成された半導体基板１の
裏面に、２つ以上の領域に分割して互いに間隙１５を隔
てて厚いＡｕ膜３が形成されている半導体チップ。 【効果】厚い裏面金属膜を島状に分割して、間隙を設け
ることにより個々の島領域のそり量を減少させて半導体
チップのそり量を軽減できる。
するために設けられた厚い裏面金属層による“そり”を
軽減する。 【構成】表面に半導体素子が形成された半導体基板１の
裏面に、２つ以上の領域に分割して互いに間隙１５を隔
てて厚いＡｕ膜３が形成されている半導体チップ。 【効果】厚い裏面金属膜を島状に分割して、間隙を設け
ることにより個々の島領域のそり量を減少させて半導体
チップのそり量を軽減できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
半導体基板の厚い裏面金属層に関するものである。
半導体基板の厚い裏面金属層に関するものである。
【０００２】
【従来の技術】従来技術による裏面金属層として、高周
波高出力用ＧａＡｓＭＥＳＦＥＴについて、図２（ａ）
および（ｂ）を参照して説明する。
波高出力用ＧａＡｓＭＥＳＦＥＴについて、図２（ａ）
および（ｂ）を参照して説明する。
【０００３】はじめに図２（ｂ）に示すように、厚さ１
００〜２００μｍのガリウム砒素基板１の表面にＧａＡ
ｓＦＥＴ１０を形成し、裏面に厚さ数百ｎｍの金属層１
１が形成されて半導体チップを構成している。
００〜２００μｍのガリウム砒素基板１の表面にＧａＡ
ｓＦＥＴ１０を形成し、裏面に厚さ数百ｎｍの金属層１
１が形成されて半導体チップを構成している。
【０００４】通常この半導体チップは図２（ａ）に示す
ように、パッケージ（容器）５に組み込まれている。ガ
リウム砒素基板１の裏面をＡｕ−Ｓｎ合金４により融着
してパッケージ基板１２に固定し、ボンディングワイヤ
１３で外部リード６に配線して密封する。
ように、パッケージ（容器）５に組み込まれている。ガ
リウム砒素基板１の裏面をＡｕ−Ｓｎ合金４により融着
してパッケージ基板１２に固定し、ボンディングワイヤ
１３で外部リード６に配線して密封する。
【０００５】このＧａＡｓＦＥＴを動作させると、入力
した電力の数十％が熱として失なわれ、ガリウム砒素基
板１の裏面からパッケージの基板１２に放散される。
した電力の数十％が熱として失なわれ、ガリウム砒素基
板１の裏面からパッケージの基板１２に放散される。
【０００６】高周波高出力用ＧａＡｓＦＥＴでは発熱量
が大きいので、ガリウム砒素基板１を３０μｍ近くまで
薄くして、その代りに厚さ３０〜４０μｍの熱伝導の優
れたＡｕ層３を形成して、熱放散量を大きくしている。
が大きいので、ガリウム砒素基板１を３０μｍ近くまで
薄くして、その代りに厚さ３０〜４０μｍの熱伝導の優
れたＡｕ層３を形成して、熱放散量を大きくしている。
【０００７】
【発明が解決しようとする課題】高出力用ＧａＡｓＦＥ
Ｔでは、出力電流を大きくするためＦＥＴのゲート幅を
大きくしなければならない。そのため半導体チップの一
辺の長さが３ｍｍを越えている。
Ｔでは、出力電流を大きくするためＦＥＴのゲート幅を
大きくしなければならない。そのため半導体チップの一
辺の長さが３ｍｍを越えている。
【０００８】図２（ｂ）に示す半導体チップは、ガリウ
ム砒素基板１と裏面Ａｕ層３との内部応力の違いによ
り、図３（ａ）に示すように基板１表面が凸状にそって
しまう。例えば一辺が３ｍｍ、厚さ３０μｍのガリウム
砒素基板１の裏面Ａｕ層３の厚さを２０μｍとすると、
“そり”の大きさＤは最大３０μｍになる。
ム砒素基板１と裏面Ａｕ層３との内部応力の違いによ
り、図３（ａ）に示すように基板１表面が凸状にそって
しまう。例えば一辺が３ｍｍ、厚さ３０μｍのガリウム
砒素基板１の裏面Ａｕ層３の厚さを２０μｍとすると、
“そり”の大きさＤは最大３０μｍになる。
【０００９】そのためＧａＡｓＦＥＴ表面の保護膜１４
にクラックが入ったり、図２（ａ）のパッケージ５に固
定するときＡｕＳｎ半田４の密着性が悪く、パッケージ
５とガリウム砒素基板１との熱伝導が悪くなるという問
題があった。
にクラックが入ったり、図２（ａ）のパッケージ５に固
定するときＡｕＳｎ半田４の密着性が悪く、パッケージ
５とガリウム砒素基板１との熱伝導が悪くなるという問
題があった。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
表面に半導体素子が形成された半導体基板の裏面に、２
つ以上の領域に分割して互いに間隙を隔てて厚い金属層
が形成されているものである。
表面に半導体素子が形成された半導体基板の裏面に、２
つ以上の領域に分割して互いに間隙を隔てて厚い金属層
が形成されているものである。
【００１１】
【作用】図３（ｂ）に示すように、厚さｔS のガリウム
砒素基板１のヤング率をＥS 、応力をｆS とすると、伸
び率ｅS ＝ｆS ／ＥS となる。厚さｔA の裏面Ａｕ層３
のヤング率をＥA 、応力をｆA とすると、伸び率ｅA ＝
ｆA ／ＥA となる。横座標ｘ点での極率半径をＲ、ｘお
よびｘ＋Δｘにおける垂線のなす角をΔλとする。
砒素基板１のヤング率をＥS 、応力をｆS とすると、伸
び率ｅS ＝ｆS ／ＥS となる。厚さｔA の裏面Ａｕ層３
のヤング率をＥA 、応力をｆA とすると、伸び率ｅA ＝
ｆA ／ＥA となる。横座標ｘ点での極率半径をＲ、ｘお
よびｘ＋Δｘにおける垂線のなす角をΔλとする。
【００１２】ｘ点での基板の伸び量をｅS ｘ、ｘ点での
裏面Ａｕ層３の伸び量をｅA ｘとすると （Ｒ＋ｔS ／２）×Δλ≒ｅS ｘ （Ｒ−ｔA ／２）×Δλ≒ｅA ｘ ∴ （Ｒ＋ｔS ／２）／（Ｒ−ｔA ／２）＝ｅS ／ｅA ∴ １／Ｒ＝２×（ｅS −ｅA ）／（ｔS ｅA ＋ｔA ｅS ） そり量は小さいので ｄ2 ｙ／ｄｘ2 ≒１／Ｒ ∴ ｄ2 ｙ／ｄｘ2 ＝２×（ｅS −ｅA ）／（ｔS ｅA ＋ｔA ｅS ） ∴ ｙ＝２×（ｅS −ｅA ）／（ｔS ｅA ＋ｔA ｅS ）×ｘ2 ｘ＝Ｌのときｙ＝Ｄとすると、 Ｄ＝Ａ×ｘ2 ここでＡ＝２×（ｅS −ｅA ）／（ｔS ｅA ＋ｔA ｅS ） したがってＸ＝−Ｌから＋Ｌまでを２つに分割すれば、
そり量Ｄは１／４となることがわかる。
裏面Ａｕ層３の伸び量をｅA ｘとすると （Ｒ＋ｔS ／２）×Δλ≒ｅS ｘ （Ｒ−ｔA ／２）×Δλ≒ｅA ｘ ∴ （Ｒ＋ｔS ／２）／（Ｒ−ｔA ／２）＝ｅS ／ｅA ∴ １／Ｒ＝２×（ｅS −ｅA ）／（ｔS ｅA ＋ｔA ｅS ） そり量は小さいので ｄ2 ｙ／ｄｘ2 ≒１／Ｒ ∴ ｄ2 ｙ／ｄｘ2 ＝２×（ｅS −ｅA ）／（ｔS ｅA ＋ｔA ｅS ） ∴ ｙ＝２×（ｅS −ｅA ）／（ｔS ｅA ＋ｔA ｅS ）×ｘ2 ｘ＝Ｌのときｙ＝Ｄとすると、 Ｄ＝Ａ×ｘ2 ここでＡ＝２×（ｅS −ｅA ）／（ｔS ｅA ＋ｔA ｅS ） したがってＸ＝−Ｌから＋Ｌまでを２つに分割すれば、
そり量Ｄは１／４となることがわかる。
【００１３】
【実施例】本発明の第１の実施例について、ＧａＡｓＦ
ＥＴの裏面の斜視図である図１（ａ）を参照して説明す
る。
ＥＴの裏面の斜視図である図１（ａ）を参照して説明す
る。
【００１４】厚さ３０μｍのガリウム砒素基板１の長辺
は３ｍｍ、短辺は０．７ｍｍである。裏面金属層は厚さ
１００ｎｍの裏面Ｔｉ層２および厚さ３０μｍの裏面Ａ
ｕ層３の２層構造となっている。
は３ｍｍ、短辺は０．７ｍｍである。裏面金属層は厚さ
１００ｎｍの裏面Ｔｉ層２および厚さ３０μｍの裏面Ａ
ｕ層３の２層構造となっている。
【００１５】裏面Ａｕ層３は幅１０μｍの間隙１５を隔
てて分割され、裏面Ｔｉ層２が露出している。
てて分割され、裏面Ｔｉ層２が露出している。
【００１６】間隙１５の製法としてはフォトレジスト
（図示せず）をマスクとして厚さ３０μｍの金めっきを
行なう。この後フォトレジストを除去してから、イオン
ミリング法により間隙１５の裏面Ｔｉ膜２上に形成され
た厚さ０．１μｍの金めっき膜を除去する。
（図示せず）をマスクとして厚さ３０μｍの金めっきを
行なう。この後フォトレジストを除去してから、イオン
ミリング法により間隙１５の裏面Ｔｉ膜２上に形成され
た厚さ０．１μｍの金めっき膜を除去する。
【００１７】つぎに本発明の第２の実施例について、図
１（ｂ）を参照して説明する。
１（ｂ）を参照して説明する。
【００１８】本実施例は裏面Ａｕ層３を煉瓦積みのよう
に分割したものである。間隙１５が半導体チップ全体を
直線で貫いていない（縦断または横断しない）ので、折
り曲げ強度が大きい。組み立て工程のハンドリングにお
いてコレットでチャックする際の破壊不良が少なくな
る。
に分割したものである。間隙１５が半導体チップ全体を
直線で貫いていない（縦断または横断しない）ので、折
り曲げ強度が大きい。組み立て工程のハンドリングにお
いてコレットでチャックする際の破壊不良が少なくな
る。
【００１９】第１の実施例と同様に、裏面Ａｕ層３の厚
さは３０μｍであるが、間隙１５の裏面Ｔｉ層２上には
厚さ２μｍの裏面Ａｕ層３を残してある。そのため間隙
１５の裏面Ａｕ層３によるそり量が多少増加するが、そ
の分だけ熱伝導が向上する。
さは３０μｍであるが、間隙１５の裏面Ｔｉ層２上には
厚さ２μｍの裏面Ａｕ層３を残してある。そのため間隙
１５の裏面Ａｕ層３によるそり量が多少増加するが、そ
の分だけ熱伝導が向上する。
【００２０】
【発明の効果】半導体チップの裏面Ａｕ層を分割する
と、そり量は一辺の長さの平方に反比例する。例えば一
辺の長さの１／１０まで分割すると、そり量はほとんど
無視できるまで小さくなる。間隙を（煉瓦積みの）目地
状またはハニカム状にすれば、温度分布が均一で、折り
曲げ強度が大きい半導体チップとなる。
と、そり量は一辺の長さの平方に反比例する。例えば一
辺の長さの１／１０まで分割すると、そり量はほとんど
無視できるまで小さくなる。間隙を（煉瓦積みの）目地
状またはハニカム状にすれば、温度分布が均一で、折り
曲げ強度が大きい半導体チップとなる。
【００２１】さらに間隙を設けることにより、半導体チ
ップの裏面をＡｕＳｎ半田でパッケージ基板に融着させ
るとき、裏面Ａｕ層とＡｕＳｎ半田とが合金化するとき
の体積膨張を緩和して、逆方向の“そり”を低減するこ
とができる。
ップの裏面をＡｕＳｎ半田でパッケージ基板に融着させ
るとき、裏面Ａｕ層とＡｕＳｎ半田とが合金化するとき
の体積膨張を緩和して、逆方向の“そり”を低減するこ
とができる。
【図１】本発明の一実施例を示す斜視図である。
【図２】（ａ）はパッケージに組み込んだＧａＡｓＦＥ
Ｔを示す断面図である。 （ｂ）は従来の高周波高出力用ＧａＡｓＦＥＴを示す断
面図である。
Ｔを示す断面図である。 （ｂ）は従来の高周波高出力用ＧａＡｓＦＥＴを示す断
面図である。
【図３】（ａ）は従来の高周波高出力用ＧａＡｓＦＥＴ
の“そり”を示す断面図である。 （ｂ）は半導体チップの“そり”を定量化を説明するた
めの断面図である。
の“そり”を示す断面図である。 （ｂ）は半導体チップの“そり”を定量化を説明するた
めの断面図である。
１ ガリウム砒素基板
２ 裏面Ｔｉ層
３ 裏面Ａｕ層
４ ＡｕＳｎ層
５ パッケージ
６ リード線
７ ゲート電極
８ ドレイン電極
９ ソース電極
１０ ＧａＡｓＭＥＳＦＥＴ
１１ 裏面金属層
１２ パッケージ基板
１３ ボンディングワイヤ
１４ 表面保護膜
１５ 間隙
Ｄ そり量
Ｌ 半導体チップの一辺の１／２の長さ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 29/812
7739−4Ｍ Ｈ０１Ｌ 29/80 Ｂ
Claims (2)
- 【請求項１】 表面に半導体素子が形成された半導体基
板の裏面に、２つ以上の領域に分割して互いに間隙を隔
てて厚い金属層が形成されている半導体装置。 - 【請求項２】 半導体基板裏面に形成された厚い金属層
の間隙に薄い金属層が形成されている請求項１記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186018A JPH0529506A (ja) | 1991-07-25 | 1991-07-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186018A JPH0529506A (ja) | 1991-07-25 | 1991-07-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529506A true JPH0529506A (ja) | 1993-02-05 |
Family
ID=16180953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3186018A Pending JPH0529506A (ja) | 1991-07-25 | 1991-07-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529506A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195402A (ja) * | 1995-01-17 | 1996-07-30 | Nec Corp | 半導体装置およびその製造方法 |
| US6107235A (en) * | 1996-09-05 | 2000-08-22 | Japan Energy Corporation | Solid acid catalyst and process for preparing the same |
| US6420305B1 (en) | 1998-03-04 | 2002-07-16 | Japan Energy Corporation | Solid acid catalyst, method for producing the same and reaction method using the same |
| KR100849592B1 (ko) * | 2005-12-14 | 2008-07-31 | 오므론 가부시키가이샤 | 파워 모듈 구조 및 이것을 이용한 솔리드 스테이트 릴레이 |
-
1991
- 1991-07-25 JP JP3186018A patent/JPH0529506A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195402A (ja) * | 1995-01-17 | 1996-07-30 | Nec Corp | 半導体装置およびその製造方法 |
| US6107235A (en) * | 1996-09-05 | 2000-08-22 | Japan Energy Corporation | Solid acid catalyst and process for preparing the same |
| US6420305B1 (en) | 1998-03-04 | 2002-07-16 | Japan Energy Corporation | Solid acid catalyst, method for producing the same and reaction method using the same |
| KR100849592B1 (ko) * | 2005-12-14 | 2008-07-31 | 오므론 가부시키가이샤 | 파워 모듈 구조 및 이것을 이용한 솔리드 스테이트 릴레이 |
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