JPH05166848A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05166848A JPH05166848A JP35291591A JP35291591A JPH05166848A JP H05166848 A JPH05166848 A JP H05166848A JP 35291591 A JP35291591 A JP 35291591A JP 35291591 A JP35291591 A JP 35291591A JP H05166848 A JPH05166848 A JP H05166848A
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- JP
- Japan
- Prior art keywords
- substrate
- electrodes
- electrode
- surface electrodes
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】寄生インダクタンスなどの不要な接続要素を排
除し、同時に、熱抵抗を充分に低減することのできる電
極構造を提供する。 【構成】半導体材料からなる基板と、該基板の一主面上
に設けられた電界効果トランジスタを構成する複数の表
面電極と、すべての前記表面電極を外部回路に接続する
ための前記表面電極に対応し該基板の他の主面上に設け
られた裏面電極と、該基板を貫通して前記表面電極と裏
面電極とを接続する貫通金属体とを備えている。 【効果】電界効果トランジスタを構成する表面電極が、
基板を貫通する貫通金属体を介して裏面に接続されてい
るので、放熱が充分にできる。加えて、すべての電極が
裏面に接続されているので、配線を裏面に密着して形成
できる。
除し、同時に、熱抵抗を充分に低減することのできる電
極構造を提供する。 【構成】半導体材料からなる基板と、該基板の一主面上
に設けられた電界効果トランジスタを構成する複数の表
面電極と、すべての前記表面電極を外部回路に接続する
ための前記表面電極に対応し該基板の他の主面上に設け
られた裏面電極と、該基板を貫通して前記表面電極と裏
面電極とを接続する貫通金属体とを備えている。 【効果】電界効果トランジスタを構成する表面電極が、
基板を貫通する貫通金属体を介して裏面に接続されてい
るので、放熱が充分にできる。加えて、すべての電極が
裏面に接続されているので、配線を裏面に密着して形成
できる。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
（ＦＥＴ）およびそれを用いた集積回路の電極構造、特
にはマイクロ波帯以上の高周波で用いられる半導体装置
の外部回路に接続するための電極構造に関するものであ
る。
（ＦＥＴ）およびそれを用いた集積回路の電極構造、特
にはマイクロ波帯以上の高周波で用いられる半導体装置
の外部回路に接続するための電極構造に関するものであ
る。
【０００２】
【従来の技術】一般に、ＦＥＴなどの半導体装置は、半
導体基板の一主面上にその動作に必要な電極が形成され
ている。パッケージなどの外部回路との接続は、主面上
の電極と外部回路とを同一表面上でボンディングワイヤ
などにより接続することで行う。
導体基板の一主面上にその動作に必要な電極が形成され
ている。パッケージなどの外部回路との接続は、主面上
の電極と外部回路とを同一表面上でボンディングワイヤ
などにより接続することで行う。
【０００３】マイクロ波帯以上の高周波で用いられるＦ
ＥＴのソース電極の接続においては、ボンディングワイ
ヤなどの接続により生じる寄生インダクタンスを低減す
るために、バイアホールと呼ばれる貫通孔に金属を充填
することで基板の裏面と接続する技術を用いることがあ
る。この場合、バイアホールにより半導体基板の熱抵抗
を等価的に低減することが可能となる。このようなＦＥ
Ｔの他の接続構造として、フリップチップと呼ばれるも
のが知られている。これは、半導体基板上の電極を同一
表面上に設けた接続用のパットを介して、このパッドに
対応して平面上に設けられた外部回路に直に接続するも
のである。
ＥＴのソース電極の接続においては、ボンディングワイ
ヤなどの接続により生じる寄生インダクタンスを低減す
るために、バイアホールと呼ばれる貫通孔に金属を充填
することで基板の裏面と接続する技術を用いることがあ
る。この場合、バイアホールにより半導体基板の熱抵抗
を等価的に低減することが可能となる。このようなＦＥ
Ｔの他の接続構造として、フリップチップと呼ばれるも
のが知られている。これは、半導体基板上の電極を同一
表面上に設けた接続用のパットを介して、このパッドに
対応して平面上に設けられた外部回路に直に接続するも
のである。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
バイアホールによる接続では、熱抵抗を充分に低減する
ことはできるが、ソース電極以外の接続はボンディング
ワイヤによるため、他の電極の寄生インダクタンスを排
除することはできない。
バイアホールによる接続では、熱抵抗を充分に低減する
ことはできるが、ソース電極以外の接続はボンディング
ワイヤによるため、他の電極の寄生インダクタンスを排
除することはできない。
【０００５】逆に、上述のフリップチップ構造では、ボ
ンディングワイヤを用いずにすべての電極を接続するの
で寄生インダクタンスなどを充分に低減できる。ところ
が、半導体基板の表面を外部回路に直に接続しているの
で、基板の裏面からの放熱は構造上複雑となり、熱抵抗
の低減は困難である。加えて、半導体基板の表面には半
導体装置の動作に必要な電極が設けられているため、放
熱面積が低下し、熱抵抗は増大する。
ンディングワイヤを用いずにすべての電極を接続するの
で寄生インダクタンスなどを充分に低減できる。ところ
が、半導体基板の表面を外部回路に直に接続しているの
で、基板の裏面からの放熱は構造上複雑となり、熱抵抗
の低減は困難である。加えて、半導体基板の表面には半
導体装置の動作に必要な電極が設けられているため、放
熱面積が低下し、熱抵抗は増大する。
【０００６】本発明は上記の課題を解決したもので、本
発明の目的は、寄生インダクタンスなどの不要な接続要
素を排除し、同時に、熱抵抗を充分に低減することので
きる電極構造を提供するものである。
発明の目的は、寄生インダクタンスなどの不要な接続要
素を排除し、同時に、熱抵抗を充分に低減することので
きる電極構造を提供するものである。
【０００７】
【課題を解決するための手段】本発明による半導体装置
は、半導体材料からなる基板と、該基板の一主面上に設
けられた電界効果トランジスタを構成する複数の表面電
極と、すべての前記表面電極を外部回路に接続するため
の前記表面電極に対応し該基板の他の主面上に設けられ
た裏面電極と、該基板を貫通して前記表面電極と裏面電
極とを接続する貫通金属体とを備えていることを要旨と
する。
は、半導体材料からなる基板と、該基板の一主面上に設
けられた電界効果トランジスタを構成する複数の表面電
極と、すべての前記表面電極を外部回路に接続するため
の前記表面電極に対応し該基板の他の主面上に設けられ
た裏面電極と、該基板を貫通して前記表面電極と裏面電
極とを接続する貫通金属体とを備えていることを要旨と
する。
【０００８】
【作用および効果】電界効果トランジスタを構成する表
面電極が、基板を貫通する貫通金属体を介して裏面に接
続されているので、放熱が充分にできる。加えて、すべ
ての電極が裏面に接続されているので、配線を裏面に密
着して形成できる。
面電極が、基板を貫通する貫通金属体を介して裏面に接
続されているので、放熱が充分にできる。加えて、すべ
ての電極が裏面に接続されているので、配線を裏面に密
着して形成できる。
【０００９】したがって、本発明によれば、寄生インダ
クタンスなどの不要な接続要素を排除でき、同時に、熱
抵抗を充分に低減することが可能となる。
クタンスなどの不要な接続要素を排除でき、同時に、熱
抵抗を充分に低減することが可能となる。
【００１０】
【実施例】本発明の一実施例であるＦＥＴの構造を図１
（ａ）〜（ｃ）を用いて以下に説明する。図１（ａ）は
正面図、図１（ｂ）はＡ−Ａ’での断面図、図１（ｃ）
は裏面図である。
（ａ）〜（ｃ）を用いて以下に説明する。図１（ａ）は
正面図、図１（ｂ）はＡ−Ａ’での断面図、図１（ｃ）
は裏面図である。
【００１１】図１（ａ）に示すように、半絶縁性のＧａ
Ａｓ半導体単結晶からなる基板１の表面上には、基板と
ショットキー接合を形成するゲート電極２１、オーミッ
ク接合を形成するソース電極２２及びドレイン電極２３
がそれぞれ形成されている。これらの電極により、電力
増幅用ＧａＡｓＦＥＴが構成されている。
Ａｓ半導体単結晶からなる基板１の表面上には、基板と
ショットキー接合を形成するゲート電極２１、オーミッ
ク接合を形成するソース電極２２及びドレイン電極２３
がそれぞれ形成されている。これらの電極により、電力
増幅用ＧａＡｓＦＥＴが構成されている。
【００１２】図１（ａ）のＡ−Ａ’での断面図である図
１（ｂ）に示すように、表面上の電極であるゲート電極
２１、ソース電極２２及びドレイン電極２３は貫通孔に
充填された金（Ａｕ）からなる貫通金属体４により、裏
面電極３１、３２、３３にそれぞれ接続されている。図
１（ｃ）は基板１の裏面を示しており、その大部分を裏
面電極３１、３２、３３が占めている。
１（ｂ）に示すように、表面上の電極であるゲート電極
２１、ソース電極２２及びドレイン電極２３は貫通孔に
充填された金（Ａｕ）からなる貫通金属体４により、裏
面電極３１、３２、３３にそれぞれ接続されている。図
１（ｃ）は基板１の裏面を示しており、その大部分を裏
面電極３１、３２、３３が占めている。
【００１３】次に、本実施例であるＦＥＴの製造工程を
図１（ａ）のＡ−Ａ’での断面図に対応する断面図であ
る図２（ａ）〜（ｄ）を用いて以下に説明する。
図１（ａ）のＡ−Ａ’での断面図に対応する断面図であ
る図２（ａ）〜（ｄ）を用いて以下に説明する。
【００１４】図２（ａ）に示すように、活性層が形成さ
れた半絶縁性のＧａＡｓ半導体単結晶からなる基板１の
表面にＦＥＴを構成するゲート電極２１、ソース電極２
２及びドレイン電極２３を形成する。
れた半絶縁性のＧａＡｓ半導体単結晶からなる基板１の
表面にＦＥＴを構成するゲート電極２１、ソース電極２
２及びドレイン電極２３を形成する。
【００１５】次に、基板１の裏面を削り、図２（ｂ）に
示すように、開口を設けた第１のレジスト膜６１をマス
クとして基板１をエッチングして、貫通孔４０を形成す
る。第１のレジスト膜６１を除去し、基板１の裏面全面
にめっき下地金属４１をスパッタリングにより形成し、
裏面電極を分離するための第２のレジスト膜６２をパタ
ーニングする。第２のレジスト膜６２をマスクとして電
気メッキにより貫通金属体４及び裏面電極３１、３２、
３３となる金属体４２を形成する。その後、第２のレジ
スト膜６２を除去し、ＦＥＴを完成する。
示すように、開口を設けた第１のレジスト膜６１をマス
クとして基板１をエッチングして、貫通孔４０を形成す
る。第１のレジスト膜６１を除去し、基板１の裏面全面
にめっき下地金属４１をスパッタリングにより形成し、
裏面電極を分離するための第２のレジスト膜６２をパタ
ーニングする。第２のレジスト膜６２をマスクとして電
気メッキにより貫通金属体４及び裏面電極３１、３２、
３３となる金属体４２を形成する。その後、第２のレジ
スト膜６２を除去し、ＦＥＴを完成する。
【００１６】このＦＥＴは図２（ｄ）に示すように外部
回路と接続される。外部回路は、アルミナなどの絶縁性
基板７０上に必要な金属配線厚膜７１が形成されてい
る。ＦＥＴの裏面電極３１、３２、３３は、共晶半田７
２によりそれぞれ金属配線厚膜７１に接続されている。
回路と接続される。外部回路は、アルミナなどの絶縁性
基板７０上に必要な金属配線厚膜７１が形成されてい
る。ＦＥＴの裏面電極３１、３２、３３は、共晶半田７
２によりそれぞれ金属配線厚膜７１に接続されている。
【００１７】このように接続することにより、基板１の
裏面で発生する熱を、低い熱抵抗の貫通金属体４により
広い面積を有する裏面電極３１、３２、３３を介して絶
縁性基板７０に放熱することができるので、最大出力及
び信頼性が向上する。また、裏面電極３１、３２、３３
と金属配線厚膜７１が密接して固定されているので、寄
生インダクタンス等がなく、配線の再現性に優れる。
裏面で発生する熱を、低い熱抵抗の貫通金属体４により
広い面積を有する裏面電極３１、３２、３３を介して絶
縁性基板７０に放熱することができるので、最大出力及
び信頼性が向上する。また、裏面電極３１、３２、３３
と金属配線厚膜７１が密接して固定されているので、寄
生インダクタンス等がなく、配線の再現性に優れる。
【図１】本発明のよるＦＥＴの構造を説明するための概
念図である。
念図である。
【図２】本発明のよるＦＥＴの製造工程を説明するため
の概念図である。
の概念図である。
１ …基板、 ２１…ゲート電極、 ２２…ソース電極、 ２３…ドレイン電極、 ３１、３２、３３…裏面電極、 ４ …貫通孔接続体
Claims (1)
- 【請求項１】 半導体材料からなる基板と、該基板の一
主面上に設けられた電界効果トランジスタを構成する複
数の表面電極と、すべての前記表面電極を外部回路に接
続するための前記表面電極に対応し該基板の他の主面上
に設けられた裏面電極と、該基板を貫通して前記表面電
極と裏面電極とを接続する貫通金属体とを備えているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35291591A JPH05166848A (ja) | 1991-12-17 | 1991-12-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35291591A JPH05166848A (ja) | 1991-12-17 | 1991-12-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166848A true JPH05166848A (ja) | 1993-07-02 |
Family
ID=18427327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35291591A Pending JPH05166848A (ja) | 1991-12-17 | 1991-12-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166848A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013520000A (ja) * | 2010-02-10 | 2013-05-30 | フォルシュングスフェアブント ベルリン エー ファウ | 高い電流許容能力を有するラテラル半導体構成エレメント用のスケーラビリティを有する構造 |
-
1991
- 1991-12-17 JP JP35291591A patent/JPH05166848A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013520000A (ja) * | 2010-02-10 | 2013-05-30 | フォルシュングスフェアブント ベルリン エー ファウ | 高い電流許容能力を有するラテラル半導体構成エレメント用のスケーラビリティを有する構造 |
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