JP2833788B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関し、特にGaAsな
どの化合物半導体を用いた高出力マイクロ波帯用トラン
ジスタあるいは集積回路を製造する方法の改良に関する
ものである。

〔従来の技術〕

第３図は従来のGaAs高出力マイクロ波帯用のPHS（プ
レーテッドヒートシンク）型電界効果トランジスタの断
面構造を示し、図において１はGaAs結晶基板、2aは該基
板１上にバッファー層2bを介してエピタキシャル成長に
より形成された能動層、1aは該能動層2a及びバッファー
層2bを分割する素子分離層で、この素子分離層2bにより
隣接する素子領域が分離されている。また上記素子領域
内の能動層2a表面にはドレイン電極3,ゲート電極4,及び
ソース電極５が形成され、この素子領域内にこれらの電
極３〜５と上記能動層2aとからトランジスタが形成され
ている。

また７は上記GaAs結晶基板１裏面にメッキにより形成
された放熱用メッキ層（PHS層）、6aは上記ソース電極
５直下の領域に形成されたバイアホールで、該バイアホ
ール6a内にはバイアホール金属６が充填されており、こ
れにより基板１表面側のソース電極５と基板１裏面側の
放熱用メッキ層７とが電気的に接続されている。

次に製造方法について簡単に説明する。

GaAs結晶基板１上にバッファー層2b及び能動層2aをエ
ピタキシャル成長により順次形成し、その後素子分離層
1aを形成して素子領域を形成する。次に該素子領域内の
能動層2a上にドレイン，ゲート及びソース電極３〜５を
それぞれ形成してトランジスタを形成する。そして基板
１の上記ソース電極５と対応する部分を選択的にエッチ
ングして該電極５に達するバイアホール6aを形成し、基
板１を薄く研磨した後、基板裏面全面にメッキを施して
厚い放熱用メッキ層７を形成する。

第４図は従来の他のGaAs高出力PHS型トランジスタを
示す断面構成図であり、図中第３図と同一符号は同一ま
たは相当部分を示し、この素子はバイアホール6bが基板
表面側からのエッチングにより形成されている点で第３
図のものと異なっている。

このためバイアホール金属６の形成及び基板表面のソ
ース電極５と裏面側の放熱メッキ層７との接続方法が第
３図のものとは若干異なっている。つまり第３図のよう
に基板裏面側からのエッチングによりバイアホール6aを
形成した後、基板の裏面全面にメッキを施すのではな
く、第４図に示すように基板表面から予め所定深さのバ
イアホール6aを形成し、その開口周縁及び内面に選択的
にメッキを施してバイアホール金属層６を形成した後、
基板を研磨してバイアホール金属層６の底部を露出さ
せ、基板裏面全面にメッキ処理を施してPHS層７を形成
している。

このようなバイアホール付PHS型トランジスタでは、
マイクロ波帯での動作の高出力化に伴って、基板表面側
の素子の電極５と裏面側の放熱層７とを接続する接続線
路の抵抗，インダクタンスを極力小さくしなければなら
なず、またトランジスタのチャネル部での発熱を効率良
くPHSに流すため基板１を薄くすることや、PHS層７のメ
ッキ厚を厚くすることが必要となってくる。

このため従来装置では、50μ程度と厚いPHS層７上に3
0μｍ程度と薄い基板１を載置した構造としている。ま
た上記能動層2a,バッファー層2b,及び電極３〜５から成
る電界効果型トランジスタは通常高出力を得るため多数
基板１内に組込まれているが、上記各電極のうちソース
電極５がバイアホール6aを介して基板裏面側の高熱伝導
率の厚い金属のPHS層７に最短距離で接続されており、
このためトランジスタ部での発熱がこのPHS層７を通じ
てパッケージに放出されることとなり、高い放熱効果を
得られるようになっている。

〔発明が解決しようとする課題〕

ところが従来のPHS型トランジスタの製造方法では、
基板厚をさらに薄く、しかもウエハ面内で均一に加工す
ることがきわめて困難であり、特に基板厚を10μｍ以下
にすることは実用的ではなかった。

即ちこのように基板厚を10μｍ以下に薄くする加工で
は、基板加工面での厚さのばらつきやバイアホール形成
の際のエッチング深さのばらつきなどから、基板表面側
の電極と裏面側の電極（放熱用メッキ層）との接続が不
完全になったり、基板厚さのばらつきに起因して放熱効
果が劣化したり、さらには基板加工時トランジスタのチ
ャネル部を構成する能動層2a及びバッファー層2bが破損
したりすることがあり、歩留り上の大きな問題点、つま
り素子の特性や信頼性を確保することが困難であるとい
う問題点があった。

この発明は上記のような問題点を解消するためになさ
れたもので、基板を精度よくかつ極めて薄く加工するこ
とができ、しかもバイアホール形成を容易に行うことが
でき、高周波特性及び放熱性を向上できる半導体装置の
製造方法を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置の製造方法は、基板表面に
半導体素子層を形成し、該基板裏面側に放熱用メッキ層
を形成する素子形成工程を、基板表面にエッチングの進
行を止めるエッチング阻止層を成長し、その上に半導体
素子層を成長する第１の工程と、基板表面からのエッチ
ングにより、上記エッチング阻止層までの深さを有する
バイアホールを形成し、その内側に第１メッキ処理を施
して金属層を形成する第２の工程と、基板裏面からのエ
ッチングにより上記基板の半導体素子層に対応する部分
を除去し、上記露出した部分および基板裏面に第２メッ
キ処理を施して放熱用メッキ層を形成する第３の工程
と、上記第１あるいは第２メッキ処理の前に、基板表面
あるいは裏面からのエッチングにより形成された開口部
内に露出した上記エッチング阻止層の除去を行う工程と
を有するものとしたものである。

〔作用〕

この発明においては、基板表面でのエピタキシャル成
長の際、基板表面に予めエッチング阻止層を形成した
後、その上に半導体素子層を形成し、その後基板表，裏
両面からエッチング処理を施すようにしたから、基板表
面側及び裏面側からのエッチング深さがエッチング阻止
層により精度よくコントロールされることとなり、つま
りバイアホールエッチング及び基板の薄膜化エッチング
におけるばらつきが抑えられることとなり、これにより
素子の特性や信頼性を損なうことなく、放熱効果に優れ
た電界効果型トランジタを形成することができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例による半導体装置の製造
方法により製造した電界効果形ショットキートランジス
タの断面構造を示し、図において１はGaAs結晶基板、1a
は該基板表面の隣接する素子領域を分離する素子分離層
で、ここでは上記GaAs結晶基板１はその上の素子領域に
対応する部分が選択的にエッチング除去された構造とな
っている。2a,2bはそれぞれGaAs結晶基板１上にエピタ
キシャル成長により形成された能動層及びバッファー層
で、これらは上記素子領域の半導体素子層を構成してお
り、実質的にトランジスタチャネル部の厚みが10μｍ以
下となる程度の厚さを有している。

また３〜５はそれぞれ上記能動層2a上に形成されたド
レイン電極，ゲート電極，及びソース電極で該能動層2a
及びバッファー層2bとともに高周波マイクロ波用の電界
効果型トランジスタを構成している。

さらに７は上記GaAs結晶基板１の裏面側にメッキによ
り形成された放熱用メッキ層（PHS層）で、ここでは該
放熱用メッキ層７は素子領域部分では上記半導体素子
層，つまりバッファー層2bに直接接触した構造となって
いる。6cは上記ソース電極５近傍の領域に形成され、上
記半導体素子層を貫通するバイアホールで、該バイアホ
ール6c内面にはバイアホール金属層６が付着されてお
り、これにより基板１表面側のソース電極５と基板１裏
面側の放熱用メッキ層７とが電気的に接続されている。

第２図は基板表面側にトランジスタを形成した後、半
導体素子層，つまり能動層2a及びバッファー層2bを貫通
するバイアホール6aを形成した状態を示しており、ここ
で2cは基板表面上で上記半導体素子層のエピタキシャル
成長を行う際、該エピタキシャル成長の前に基板表面に
形成されるエッチング阻止層で、ここでは結晶基板１の
材料がGaAsであるので、該エッチング阻止層2cにはAlGa
AsなどのGaAsとのエッチング選択比の高い材料を用いて
いる。

次に製造方法について第２図を用いて説明する。

まず、GaAs結晶基板１上にエッチング阻止層2cを形成
し、その上にバッファー層2b及び能動層2aを順次エピタ
キシャル成長により形成し、その後素子分離層1aを形成
して上記能動層2a及びバッファー層2bを分割し、複数の
素子領域を形成する。

次に該素子領域内の能動層2a上にドレイン，ゲート及
びソース電極３〜５を形成して電界効果形トランジスタ
を形成する。そして基板１表面の上記ソース電極５近傍
の部分を基板表面側からエッチングしてエッチング阻止
層2cに達するバイアホール6aを形成する。

ここでのバイアホールエッチングは、エッチング阻止
層2cが存在するため、該阻止層2c表面で自動的に停止す
ることとなり、この結果エッチング深さは能動層2a及び
バッファー層2bのエピタキシャル成長厚に依存すること
となる。このためバイアホールエッチング深さと底面形
状が一定となり、バイアホール金属と基板裏面のPHSと
の接続が容易となる。

続いて基板１の上記素子領域に対応する部分を基板裏
面側からエッチングして除去し、露出したエッチング阻
止層2cを除去した後、基板裏面側にメッキを施して厚い
放熱用メッキ層７を形成する。

ここでの基板裏面側からのエッチング加工はフォトリ
ソグラフィマスクにより行うが、この場合もエッチング
は上記エッチング阻止層2cによって自動的に停止するこ
ととなる。

このように本実施例では、該基板表面にエッチング阻
止層2cを成長し、その上に半導体素子層を形成し、その
後の基板表面及び裏面側からのエッチング時に上記エッ
チング阻止層をエッチングストッパーとして共用するよ
うにしたので、基板表面側からのバイアホールエッチン
グ及び基板裏面側からの基板領域のエッチングが該エッ
チング阻止層により自動的に停止することとなり、言い
換えると表面からのバイアホールエッチングの加工精度
を向上できるとともに、裏面からの基板エッチングを精
度高く止めることが可能となる。

これにより上記半導体素子層内のトランジスタチャネ
ル部をできるだけ一定に１μ〜10μｍ程度まで薄くする
ことができ、トランジスタ部での発熱をPHS層へ効果的
に放熱することができる構造を実現することができると
ともに、ソースインダクタンス低減及び半導体素子層か
らPHS層７までの熱抵抗の低減を図ることができる。

なお、上記実施例での、バイアホール6cの形成、バイ
アホール金属層６の付着、基板エッチング、エッチング
阻止層2cの除去及びPHS層７のメッキをこの順序で行っ
ているが、各処理の順序はこれに限るものではない。

例えば、バイアホール6cの形成後直ちにバイアホール
金属層６の付着を行わず、基板エッチングを行いさらに
PHS層７を形成し、その後エッチング阻止層2cを除去
し、続いてバイアホール6c内面に金属層６を付着するよ
うにしてもよい。

〔発明の効果〕

以上のようにこの発明に係る半導体装置の製造方法に
よれば、基板表面でのエピタキシャル成長の際、基板表
面に予めエッチング阻止層を成長した後、その上に半導
体素子層を成長するようにしたので、その後の基板表面
側及び裏面側からのエッチング時には該エッチング阻止
層がエッチングの進行を停止することとなって、バイア
ホール形成及び極薄の半導体素子層の形成を精度高く安
定に行うことが可能となり、これにより半導体素子層か
らPHS層までの熱抵抗及びソースインダクタンスが極め
て小さく、つまりマイクロ波帯における電力効率及び信
頼性が高く、高周波特性の優れたトランジスタあるいは
集積回路を歩留り良く製造することができる効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体装置の製造方法
により製造した電界効果形ショットキートランジスタの
断面構成図、第２図は該トランジスタの製造方法を説明
するための断面拡大工程図、第３図及び第４図はそれぞ
れ従来のマイクロ波帯高出力PHS型トランジスタを説明
するための断面構成図である。 １……GaAs結晶基板、1a……素子分離層、2a……能動
層、2b……バッファー層、2c……エッチング阻止層、３
……ドレイン電極、４……ゲート電極、５……ソース電
極、６……バイアホール金属層、6a〜6c……バイアホー
ル、７……PHS層。 なお、図中同一符号は同一又は相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】基板表面に半導体素子層を、該基板裏面側
   に放熱用メッキ層を形成する素子形成工程を含む半導体
   装置の製造方法において、 該素子形成工程は、 基板表面にエッチングの進行を止めるエッチング阻止層
   を成長し、その上に半導体素子層を成長する第１の工程
   と、 基板表面からのエッチングにより、上記エッチング阻止
   層までの深さを有するバイアホールを形成し、その内面
   に第１メッキ処理を施して金属層を形成する第２の工程
   と、 基板裏面からのエッチングにより上記基板の半導体素子
   層に対応する部分を除去し、上記露出した部分および基
   板裏面に第２メッキ処理を施して放熱用メッキ層を形成
   する第３の工程と、 上記第１あるいは第２メッキ処理の前に、基板表面ある
   いは裏面からのエッチングにより形成された開口部内に
   露出した上記エッチング阻止層の除去を行う工程とを有
   することを特徴とする半導体装置の製造方法。