JP3834589B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3834589B2
JP3834589B2 JP2001194078A JP2001194078A JP3834589B2 JP 3834589 B2 JP3834589 B2 JP 3834589B2 JP 2001194078 A JP2001194078 A JP 2001194078A JP 2001194078 A JP2001194078 A JP 2001194078A JP 3834589 B2 JP3834589 B2 JP 3834589B2
Authority
JP
Japan
Prior art keywords
substrate
via hole
forming
active element
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001194078A
Other languages
English (en)
Other versions
JP2003007706A (ja
Inventor
博幸 内山
貴支 塩田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2001194078A priority Critical patent/JP3834589B2/ja
Priority to US10/163,311 priority patent/US6746938B2/en
Publication of JP2003007706A publication Critical patent/JP2003007706A/ja
Application granted granted Critical
Publication of JP3834589B2 publication Critical patent/JP3834589B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
    • H01L29/66318—Heterojunction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Materials For Photolithography (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に高周波特性の向上や温度上昇を抑制する目的でヴィアホール(基板貫通孔)を採用する化合物半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ミリ波帯域用途集積回路（以下、ＭＭＩＣと称す：Monolithic Microwave Integrated Circuitの略）等超高周波半導体装置においては，高周波特性の改善や動作中の発熱を放散する目的で基板貫通孔を経て基板裏面側から接地を行う、所謂ヴィアホール形成技術が重要となっている。
【０００３】
ヴィアホール形成は、例えば、Proc. IEEE GaAs IC Symposium，pp．２６７−２７０（１９９２）にあるように、主面に半導体素子を形成した半導体基板をバックグラインドやバックラップ、ポリッシングにより薄層化した後、この半導体基板を裏返しして、例えばガラス基板等の支持基板に高軟化点ワックス等により貼付け、半導体素子が形成されていない基板裏面側からドライエッチングやウエットエッチングによりヴィアホール加工を行うのが一般的であった。
【０００４】
しかしながら、この方法では基板薄層化後にワックスによる固定を行うため、ヴィアホール加工時においては、ワックスが軟化するので高温処理により被着するＳｉＯ２膜やメタルマスクのような高選択ドライエッチングマスク材料の使用は困難である。
【０００５】
従って、自ずと厚膜ネガ型フォトレジストのようなマスク材料に限定されるが、図１（ａ）の断面図に模式的に示すように、これでは半導体材料１に対する選択性が小さく、マスク後退（符号３で表示）等により寸法制御が困難であり、微細なヴィアホール１４の形成は不可能である。
【０００６】
また、ドライエッチングの際に後退するレジストマスク３の影響で符号４に示すように加工面である側壁に荒れが形成され、後の金属メッキ工程において被着率の低下などの問題が起ることも懸念され、低温で形成可能で、且つ図１（ｂ）に示されるように側壁が平滑で異方性の高いエッチンッグにより良好な断面形状を達成できる高選択マスク材料が望まれていた。
【０００７】
【発明が解決しようとする課題】
したがって、本発明の目的は、上記従来の問題点を解消することにあり、半導体ヴィアホール加工工程において、ドライエッチング耐性良好、かつ低温において形成可能なマスク材料を使用することにより、ヴィアホール微細化や高歩留まり化を達成させ、高性能な超高周波半導体装置が実現できる半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明では、上記目的を達成するため、ドライエッチングによりヴィアホールを形成する際に、エッチング用マスクとして感光性ポリイミド樹脂を用いる点に特徴がある。このポリイミド樹脂は、硬化するとガラスに近い性状を示し、安定なためドライエッチングに対する耐性も良好であり、通常のフォトレジストと同様にスピン塗布による均一な膜厚制御も可能である。
【０００９】
粘度にもよるがＳｉＯ２とは異なり、一度に１０〜４０μｍ程度の厚い膜形成が可能であること、また、フォトレジストと同様に露光装置によるパターン形成が可能であり、プロセスの簡素化が行えることも有利な点である。
【００１０】
例えば、表面よりＧａＡｓ基板にヴィアホールを形成する場合、マスクとしては従来の常圧ＣＶＤやプラズマＣＶＤなどで成膜するエッチング耐性良好な例えばＳｉＯ2マスクを考えることができるが、８０μｍ前後の深い孔を形成するためには選択比にもよるが最低でも５μｍ以上のマスク厚が必要であり、このような膜厚の厚いマスクを工業的に量産ベースで得ようとすると、現実的に従来のＣＶＤによる方法では形成不可能である。
【００１１】
また、HEMT（High Electron Mobility Transistorの略称）やHBT（Hetero-junction Bipolar Transistorの略称）、MESFET（Metal Semiconductor Field Emission Transistorの略称）など素子とその回路を化合物半導体基板の一主面に形成した後に、ヴィアホールを形成する場合には、３００℃以上の高温やプラズマダメージに晒されることになり現実的とは言えない。
【００１２】
そこで本発明の感光性ポリイミド樹脂をマスクに用いると、従来のＣＶＤによる方法ではレジストマスクを用いてドライエッチング処理を経て漸く得ていたエッチングマスクを、ホト工程１回でマスク形成まで可能になる他、一度に１０〜４０μｍ厚の厚膜マスク形成が可能となり、スループットの面でも格段に有効である。
【００１３】
このようにして得られた感光性ポリイミドマスクは、露光、現像処理後に２００〜２５０℃程度の比較的低温のキュア処理により硬化でき、硬化後のポリイミド樹脂はドライエッチング処理に対しても２０以上の高選択性を示すため、従来周知の厚膜レジスト等（選択性３〜５）に比べても極めて良好なヴィアホール形状を得ることが可能である。
【００１４】
従来のレジストマスクによるヴィアホールの形成方法では、４０μｍ□の設計寸法が深さ８０μｍの加工を行う間にマスクが後退し、最終的な開口寸法が８０μｍ□程度まで拡大していた。しかし、本発明の高選択ポリイミドマスクを利用することにより、開口寸法の拡大はほとんど起らず、ほぼ設計寸法どおりのヴィアホールが形成できるようになった。
【００１５】
このことは、半導体基板表面からヴィアホールを形成する技術と合わせ、従来方法では形成不可能であった0.5〜１μｍ□程度の微細ヴィアホールを実現させることを意味するものである。
【００１６】
また、上記方法により形成したヴィアホールの少なくとも内壁にメッキ技術等により金属を被着するが、本発明の感光性ポリイミド樹脂では選択性が十分得られているため、他の選択性の低い周知のマスク材料を使用した場合に発生する側壁の荒れが抑制され極めて滑らかな端面となり、次工程の金属メッキ工程などにおいて金属の被着が容易で十分な金属膜厚が確保され信頼性向上にも寄与することができる。
【００１７】
更に、この金属被着工程及び配線形成のためのパターニング工程（エッチングによる）までを行ったヴィアホールを本発明の感光性ポリイミド樹脂により必要な場所だけを埋め込み、封止することにより更に信頼性が向上する。その際、本ポリイミド樹脂は誘電率が１ｋＨｚの周波数において３．２と十分に小さな値のため、高周波性能に与える影響もほとんど無い。
【００１８】
次に、一方の主表面に半導体素子を形成したＧａＡｓ基板を裏返して、例えば、ガラス基板などの支持基板にワックス等により接着した後、半導体素子が形成されていない基板裏面をエッチングや研磨により薄層化し、先に基板中に形成したヴィアホールの底面（金属膜が形成されている）を露出する場合、従来は高温において軟化するワックスを使用しているためＳｉＯ２などの高温処理により形成するマスクは使用できず、選択性の小さな厚膜レジストしか対応不可能であったが、本発明の感光性ポリイミド樹脂を硬化処理（キュア）せずに１１０℃で数分程度のポストベーク処理のみで利用することにより厚膜レジストに比べ高選択加工が可能となる。
【００１９】
硬化処理した場合には２０程度ある選択性も硬化処理なしでは１０程度まで低下するが、選択比３〜５の通常のフォトレジストに比較すると十分良好なヴィアホール形状を確保できる。
【００２０】
断面形状も、フォトレジストの際には側壁に分厚いポリマーが形成されトラブルを引き起こしていたが、本発明の感光性ポリイミド樹脂の場合にはこの様なトラブルも発生せず、平滑でアスペクト比の高いヴィアホール形成が可能である。
【００２１】
【発明の実施の形態】
以下に本発明の代表的な構成上の特徴点を具体的に列挙する．
（１）本発明の第１の発明は、半導体基板の一主表面に少なくとも能動素子を形成する工程と、前記半導体基板をエッチングすることにより前記能動素子の形成領域に隣接してヴィアホールを形成する工程と、前記ヴィアホール内壁を含み基板表面の能動素子の電極に延在するメッキ配線を形成する工程とを含む半導体装置の製造方法であって、前記ヴィアホールを形成する工程においては、エッチングマスクとして感光性ポリイミド樹脂を用いることを特徴とする。
（２）本発明の第２の発明は、上記（１）記載の半導体装置の製造方法において、前記ヴィアホールを形成する工程においては、前記能動素子が形成されている半導体基板表面側からエッチング加工する工程を含むことを特徴とする。
（３）本発明の第３の発明は、上記（１）記載の半導体装置の製造方法において、前記ヴィアホールを形成する工程においては、前記能動素子が形成されている半導体基板裏面側からエッチング加工する工程を含むことを特徴とする。
（４）本発明の第４の発明は、半導体基板の一主表面に少なくとも能動素子を形成する工程と、前記能動素子が形成された基板の表面側からエッチングマスクとして感光性ポリイミド樹脂を用いて前記基板をエッチングすることにより前記能動素子が形成された領域に隣接してヴィアホールを形成する工程と、前記ヴィアホール内壁を含み基板表面の能動素子の電極に延在するメッキ配線を形成する工程と、前記基板を反転し支持基板上に接着剤で仮固定する工程と、前記支持基板上に仮固定された半導体基板の裏面を研磨もしくはポリッシングにより薄層化する工程と、前記基板の薄層化工程に引き続きウエットエッチングにより前記ヴィアホール内底部のメッキ配線を露出させる工程と、前記支持基板から前記ヴィアホールの形成された半導体基板を分離する工程とを含むことを特徴とする。
（５）本発明の第５の発明は、上記（１）乃至（４）のいずれか一つに記載の記載の半導体装置の製造方法において、前記半導体基板をＩＩＩ−Ｖ族化合物半導体の多層構造膜を含む基板で構成したことを特徴とする。
（６）本発明の第６の発明は、半導体基板の一主表面に少なくとも能動素子を形成する工程と、前記能動素子が形成された基板の表面側からエッチングマスクとして感光性ポリイミド樹脂を用いて前記基板をエッチングすることにより前記能動素子が形成された領域に隣接してヴィアホールを形成する工程と、前記ヴィアホール内壁を含み基板表面の能動素子の電極に延在するメッキ配線を形成する工程と、前記基板を反転し支持基板上に接着剤で仮固定する工程と、前記支持基板上に仮固定された半導体基板の裏面を研磨もしくはポリッシングにより薄層化する工程と、前記薄層化工程に引き続きヴィアホールとなるべき領域と基板表面の能動素子直下に当たる領域とを、感光性ポリイミド樹脂をエッチングマスクとして前記基板の裏面からエッチングすることにより前記ヴィアホール内底部のメッキ配線を露出させてヴィアホール構造とヒートシンク構造とを同一工程で形成する工程と、前記基板裏面の全域に金属メッキ層を形成する工程と、前記支持基板から前記ヴィアホールの形成された半導体基板を分離する工程とを含むことを特徴とする。
（７）本発明の第７の発明は、極めて高い選択性を有するシリコン酸化膜、メタルマスクなどを用いてヴィアホールとなるべき領域を表面から０．０１〜数μｍの精度で深さ数μｍ〜１０μｍのパイロット孔を表面から形成した後、基板を反転して最終的な基板厚となるように薄層化を行い，更に上記（２）記載の方法を用いて裏面からエッチングすることにより上記パイロット孔より大きな開口寸法となる溝構造形成を行い両者を接続させることによりヴィアホール形成を行うことを特徴とする。
（８）本発明の第７の発明は、上記（１）〜（５）記載のヴィアホール等形成後、蒸着技術や金属メッキ技術等により孔内に金属被着または埋め込みを行い、更にこのヴィアホール等を感光性ポリイミド樹脂を用いて全面もしくは必要な領域のみを封止することを特徴とする。
（９）本発明の第８の発明は、上記（１）〜（７）記載の半導体装置の製造方法を用いて形成する電界効果型トランジスタとそれを用いた半導体高周波回路において、くし型電極に隣接する位置にソース電極を設け、更に当該ソース電極の直下および近接する位置に半導体基板裏面側から接地コンタクトを得るために幅１〜２０μｍのヴィアホールをくし型電極毎に配置することを特徴とする。
（１０）本発明の第９の発明は、上記（１）〜（７）記載の半導体装置の製造方法を用いて形成するバイポーラトランジスタおよびヘテロ接合バイポーラトランジスタとそれらを用いた半導体高周波回路において、当該トランジスタのアイソレーション境界外側にエミッタ電極毎に幅１〜２０μｍのヴィアホールを配置することを特徴とする。
【００２２】
【実施例】
以下、図面にしたがって、本発明の代表的な実施例を具体的に説明する。
＜実施例１＞
図２は、本発明の製造工程の一例を示した断面図であり、予め半導体素子が形成されている半絶縁性ＧａＡｓ基板の表面よりヴィアホール１３を形成する方法を歪緩和構造ＨＥＭＴ素子を基本構造とするＭＭＩＣ作製に応用した一例である。
【００２３】
図２（ａ）に示すように、まず、ＭＭＩＣの主要部分１１をＧａＡｓ基板１０表面に複数個形成した後、これらを絶縁膜やポリイミド樹脂を用いてカバーし、周知のパターン形成工程によりヴィアホール１３形成領域のみ開口したマスクパターンを形成する。このマスクパターン形成工程の際、本発明では、感光性ポリイミド樹脂１２を用いることで、ヴィアホール１３形成のためのエッチングマスク形成とＭＭＩＣ回路部分の保護膜形成とを同時に行えるため、工程数が大幅に削減できる。なお、ここで使用したポリイミド樹脂１２はネガ型、粘度８±0.5 Pa・s（25℃）のものである。
【００２４】
なお、本実施例では素子部分１１を先に形成しているが、別段ヴィアホール１４を先に形成しても問題なく形成可能であり、素子形成の時期を制限するものではない。
【００２５】
更に、この感光性ポリイミドマスク１２は、１工程でおよそ１０〜２０μｍという厚膜形成が可能となっており、２００〜２５０℃のキュア（硬化処理）後は約半分の６〜１２μｍとなるが、ドライエッチングにより、ＧａＡｓ基板に８０μｍ以上のヴィアホールを形成する加工には十分耐えうるマスクとなる。
【００２６】
図２（b）に示すように、この感光性ポリイミドマスク１２を用いてヴィアホール１３をドライエッチングにより形成する。ドライエッチングは、マイクロ波パワー：４００Ｗ、１３．５６ＭＨｚのＲＦパワー密度：０．３ｋＷ／ｍ２、エッチングガス：ＳｉＣｌ４、エッチング圧力：２．０ｍＴｏｒｒのエッチング条件を用いたＥＣＲ（電子サイクロトロン共鳴）エッチングにおいて、本発明で用いる感光性ポリイミドマスクは、ＧａＡｓに対する選択比が２０という良好な値が得られた。
【００２７】
従来のアクリル樹脂系厚膜ネガレジストの選択性が３〜５であったため、本発明で用いる感光性ポリイミドマスクは、その４〜７倍の高選択性が確保されたことになる。このように、従来のネガレジストをマスクとするヴィアホールの形成方法では、レジストの後退に伴って発生するヴィアホール側壁の荒れが避けられなかったが、感光性ポリイミドをマスクとする本発明では、それが抑制され、平滑、かつ、異方的な加工が可能となった。これにより口径5μｍ×５０μｍ□、深さ８０μｍのヴィアホール１３が形成された。
従来方法では、このヴィアホール側壁の荒れにより、図２（c）に示す次工程の金メッキ工程における金被着膜厚１４の低下が問題となるため、ウエットエッチングによる平滑化処理を併用することを必要としていたが、本発明によりこれらの処理は不要となり、大幅な工程短縮が実現された。
【００２８】
図２（ｂ）に示すように、先ず、感光性ポリイミドマスク１２を次の方法で除去した後、ドライエッチングにより加工されたヴィアホール１３は、洗浄処理後、蒸着法による種金属被着（この例ではＭｏ／Ａｕ蒸着薄膜を２０nm／８００nm形成）を行い、金メッキ工程により、ヴィアホール１３内から基板表面のＭＭＩＣ素子近傍に延在する金配線１４を被着する。
【００２９】
なお、ヴィアホール１３をエッチングで形成した後の感光性ポリイミドマスク１２の除去は、約１wt%濃度のアンモニア水で約３分程度処理し、剥離する方法で行った。
本発明によりヴィアホール１４の側壁に対して平滑な加工表面が達成され、最も薄い底面付近の側壁においても５μｍ以上という十分な金メッキ膜厚を安定して得ることが可能となった。その結果、歩留まりとして従来のレジストを利用した場合に比較して、５０％以上の改善が行われた。
【００３０】
金メッキ工程後、本発明の感光性ポリイミド樹脂１２´によりヴィアホール内を埋め込むと共に基板表面をカバーする。
【００３１】
次いで、図２（ｃ）に示すように、ヴィアホール内部及び配線上を感光性ポリイミド樹脂１２´により保護する。
【００３２】
次いで、図２（d）に示すように、ガラス、サファイアなどの支持基板１５上に、この基板１０（ウエハ）を反転して素子１１が形成されている面を高軟化点ワックス１６（プルーフワックス、軟化点１５０℃）により貼付ける。
【００３３】
図２（e）に示すように、基板１０の裏面より５０〜１００μｍの薄層化処理を行う。この基板裏面の薄層化処理は、次のようにして行った。すなわち、ダイヤモンド液による機械研磨及びポリッシング、更に最後に硫酸系エッチング液（Ｈ２ＳＯ４：Ｈ２Ｏ２：Ｈ２Ｏ＝１：８：８）による歪み取り、約１０μmのウエットエッチング処理である。つまり基板１０の裏面からの薄層化はヴィアホールが完全に露出（貫通）する厚さ（深さ）まで行っても良いし、直前まで薄層化した後、マスクを設けて残りの厚さ分をエッチング処理により除去して貫通させても良い。いずれの場合でも、基板の薄層化処理の直前にヴィアホール１３内をポリイミド樹脂１２´により埋め込むことによりエッチング処理や薄層化処理中における異常加工が抑制され、信頼性が向上した。
【００３４】
次いで、図２（f）に示すように、裏面全面に種金属被着（Ｈｏ／Ａｕ蒸着薄膜）と金メッキ処理１４´を施し、ヴィアホールとのコンタクトを取りＭＭＩＣが完成となる。最後に図２（g）に示すように、支持基板１５からＭＭＩＣの形成された基板１０´を切り離して目的とする歪緩和構造ＨＥＭＴ素子を基本構造とするＭＭＩＣを得た。
【００３５】
本発明により、従来の厚膜ネガレジストを利用した場合に比較して、歩留まりが５０％以上向上した他、高いマスク選択性と表面工程によりレイアウト裕度が格段に向上、従来方法に比較してチップ面積を５０％以上縮小できた。
【００３６】
また、本発明によりヴィアホール１３の径を従来の４０〜６０μｍ□から５μｍ×５０μｍ以下に縮小可能となり、これらの微細ヴィアホールを効果的に配置することにより、高周波特性の改善が期待できる。
【００３７】
実際に設計寸法5μｍ×５０μｍ□のヴィアホール１３を４〜８素子毎に配置したモジュールを製作したところ、７７ＧＨｚにおいて高周波利得を３ｄＢｍ以上向上させることができた。なお、当然ながら同様の効果は本実施例と同じ半絶縁性ＧａＡｓ基板を用いるＧａＡｓ系ＨＥＭＴ、ＭＥＳＦＥＴ等を基本構造とするＭＭＩＣについても得ることが可能である。
＜実施例２＞
また、図３の工程図に示すように、本実施例において表面工程を従来技術、例えば約１μｍ厚のＳｉＯ２マスク１８をホトリソグラフィとドライエッチング技術によりレジストマスク１７を用いて形成し、本実施例記載のドライエッチング方法により深さ数μｍ〜２０μｍ、幅０．１〜２０μｍ程度のパイロット孔を合わせ精度±０．０１μｍ以内の高精度に形成する。
【００３８】
その後、種金属被着とメッキによる配線形成を行い、基板を反転して支持基板となるサファイア、ガラス基板等に高融点ワックスを用いて接着、３０〜８０μｍ程度まで半導体基板を薄層化する。
【００３９】
この半導体基板を裏面側から上記パイロット孔よりも大きな寸法のヴィアホールを本発明の感光性ポリイミド樹脂をマスクとして同ドライエッチング技術により基板厚からパイロット孔深さを差し引いた分だけエッチングを行う。これによりこれまで形成不可能であった極めて微細なヴィアホール、例えば設計寸法１μｍ×５０μｍ以下を高精度に形成可能となった。
【００４０】
これによりくし型電極毎にヴィアホール形成を行うことが可能となり、従来の配線引回しに伴うインダクタンス増加を大幅に低減でき、７７ＧＨｚにおいて更に３ｄＢｍ以上の高周波利得向上が見られた。
＜実施例３＞
図４は、本発明の製造工程の他の一例を示した断面図であり、半絶縁性ＧａＡｓ基板１０の裏面よりヴィアホール１４を形成する方法を歪緩和構造ＨＥＭＴ素子を基本構造とするＭＭＩＣの製造に応用したものである。
【００４１】
図４（a）に示すように、予めＧａＡｓ基板１０表面にＨＥＭＴ素子およびその回路形成を終え、ヴィアホールへのコンタクトを得る配線を形成し、全体を絶縁膜やポリイミド樹脂を用いてカバーする。なお、図中の１１はＭＭＩＣの主要部分、１２′はポリイミド樹脂膜を示す。その後、この基板１０を反転し、ガラスやサファイアなどの支持基板１５に実施例１とは異なる軟化点のワックス１６を用いて貼り付ける。
【００４２】
図４（ｂ）に示すように、基板１０の裏面を５０〜１００μｍ厚になるまで実施例１と同様の方法で薄層化する。次いで薄層化された基板１０上に、実施例１の工程（a）と同様にして感光性ポリイミド樹脂膜を形成してマスクパターン１２を設ける。
【００４３】
次いで図４（ｃ）に示すように、ドライエッチングによりＧａＡｓ基板が貫通するまでヴィアホール１３を形成する。実施例１とは異なり、本実施例では軟化点１５０℃の貼付けワックス１６を利用しているため、ポリイミド樹脂マスク１２のキュア処理はできないが、１０〜２０μｍという十分な膜厚が与えられているため実用上は問題ない。
【００４４】
ドライエッチングによるヴィアホール１３の形成は、マイクロ波パワー：４００Ｗ，１３．５６ＭＨｚのＲＦパワー密度：０．３ｋＷ／ｍ２，エッチングガス：ＳｉＣｌ４，エッチング圧力：１．０ｍＴｏｒｒのエッチング条件を用いたＥＣＲエッチングにより行ったが、ＧａＡｓ基板１０に対する選択比が約１０という高い値が得られた。この選択比は従来の厚膜ネガレジストの３〜５に比較すると２〜３倍の数値である。これにより端面の荒れの少ない平滑性良好なヴィアホール形状を確保することが可能となり、図４（d）に示す種金属被着（Ｍｏ／Ａｕ蒸着膜）、金メッキ工程でも５〜１０μｍ厚の良好な金メッキ膜１４形成が行われるようになった。この後、実施例１と同様に、ヴィアホール内を感光性ポリイミド樹脂１２′で埋めるが、場合によっては埋めるのを省略してもよい。
【００４５】
最後に図４（e）に示すように、支持基板１５からＭＭＩＣの形成された基板１０を切り離して目的とする歪緩和構造ＨＥＭＴ素子を基本構造とするＭＭＩＣを得た。
【００４６】
従来の厚膜ネガレジストを用いた方法では、レジストの後退やドライエッチング時に形成される側壁ポリマーの影響により側壁に荒れが形成され、金メッキ被着厚の低下が起り、歩留まりや信頼性を低下させていたが、本発明を応用することにより歩留まり、信頼性とも従来方法に比較して２０〜３０％向上した。これにより生産コストにして約２０％のコストダウンが実現された。
【００４７】
本実施例ではヴィアホール開口寸法４０μｍ□を標準としているが、マスク選択性の向上に伴いよりアスペクト比の大きなヴィアホール形成が可能であり、従来方法よりもレイアウト裕度が向上し、マスク設計の面でも非常に大きな効果を得ることができる。
なお、当然ながら同様の効果は本実施例と同じ半絶縁性ＧａＡｓ基板を用いるＧａＡｓ系ＨＥＭＴ、ＭＥＳＦＥＴ等を基本構造とするＭＭＩＣについても同様に得ることができる。
＜実施例４＞
図５は、ＩｎＰ系ＨＥＭＴ素子を基本構造とするＭＭＩＣの製作に本発明を適用した一例であり、製造工程の断面図を示している。基板の材質が異なるだけで基本的には、実施例１の図１の工程図に類似している。
【００４８】
図５（a）に示すように、まず、ＩｎＰ基板３１表面に素子とその回路を形成し、表面を絶縁膜でカバーする。なお、図中の１１はＭＭＩＣの主要部分を示す。この工程で絶縁膜として感光性ポリイミド樹脂１２を用い、露光装置を用いて露光し、さらに現像すれば、このカバー層をヴィアホール形成用マスクとして利用できる。感光性ポリイミド樹脂をガラス化するため２００℃のキュア処理を行うが、比較的低温で処理できることから不純物とその拡散に敏感なＡｌＡｓチャネルに対してもダメージを与えること無く、エッチング耐性に優れたマスク形成が可能である。
【００４９】
その後、この感光性ポリイミド樹脂マスクを用いてドライエッチングにより深さ５０μｍのヴィアホール１３を形成するが、ＩＣＰ(Inductively Coupled Plasma)方式のドライエッチング装置を用い、アンテナ出力４００Ｗ、ＲＦバイアス１００Ｗ、Ｃｌ２／Ｎ２混合ガス、エッチング圧力１．０ｍＴｏｒｒの条件で加工したところ、ＩｎＰに対して約１０という高い選択性が得られた。
【００５０】
従来の厚膜レジストの選択性は１〜２であったため、微細加工には不適であったが、本発明の方法では開口寸法５μｍ□以上のパタンであれば問題なく形成できる。また、ドライエッチ加工後の側壁の荒れも少なく、ほぼ平滑に加工できることから後の金メッキ層１４形成の際に被着厚不足等の問題もなく、歩留まり・信頼性とも十分に確保できる。
【００５１】
このようにして作製した金メッキ層１４が内壁に設けられたヴィアホール１３は、図５（ｂ）に示すように、再度本発明の感光性ポリイミド樹脂１２′により埋め込まれ、固定した後、図５（ｃ）に示すように、ウエハを反転してガラス、サファイア等の支持基板１５に高軟化点ワックス１６を用いて接着する。
【００５２】
この後、図５（d）に示すように、基板３１の裏面より薄層化処理行い、基板の厚さを約５０μｍとする。更に裏面から感光性ポリイミドやレジストによりマスクを形成、ドライ及びウエットエッチングによりＩｎＰを加工し、表面より先に形成したヴィアホール１３に貫通させる。
【００５３】
その後、図５（e）に示すように、全面を金メッキ処理して金メッキ膜１４を形成する。なお、この工程においては、裏面よりエッチングにより貫通させなくても、ヴィアホール形成時に正確に５０μｍの深さに制御できており、且つ均一性良好であれば、薄層化により５０μｍ直前で停止させ、その後にウエットエッチングによりＩｎＰ基板の裏面全面をウエットエッチングすることにより同様のヴィアホール形成が可能である。
【００５４】
この例では、後者によるプロセス手順を説明したが、この後、裏面全面に金メッキ層１４を形成することにより概ねチップ形成が完了する。
【００５５】
最後に図５（f）に示すように、支持基板１５からＭＭＩＣの形成された基板３１を切り離して目的とする歪緩和構造ＨＥＭＴ素子を基本構造とするＭＭＩＣを得た。
【００５６】
ＩｎＰ系ＨＥＭＴでは発熱量が多く、素子信頼性の意味でもヴィアホール形成が重要課題であったが、ＩｎＰのエッチング速度が小さいため良好なマスク材料がなかった。今回高選択且つパターン形成の容易な感光性ポリイミド樹脂をマスクとして用いることにより飛躍的にプロセススループットが向上した。また、図４中の金メッキ層１４はヒートシンクとして利用できるため、熱放散性が良好で実用十分な信頼性が確保できた。
＜実施例５＞
図６は、ＨＢＴ(Heterojunction Bipolar Transistor)を基本構造とするＭＭＩＣモジュールにおけるヴィアホールの形成工程に本発明を応用した一例であり、製造工程の断面図を示している。図６（a）に示すように、GaAs基板１０の表面に予めＭＭＩＣの形成領域４１にＨＢＴ素子および回路を形成後、実施例１の図１（ａ）及び（b）工程と同様にして、表面から本発明の感光性ポリイミドマスクパターン１２（厚さ１〜２μm）を形成し、これを用いてとしてヴィアホール１３の形成を行う。これにより、表面より形成することと高選択マスクであるため、深さ１０μｍ、開口寸法１０μｍ□のヴィアホール１３を位置精度よく形成できる。
【００５７】
その後、図６（b）に示すように、金メッキ工程によりヴィアホール１４内に金配線１３を被着した後、信頼性向上のためヴィアホール領域を感光性ポリイミド樹脂１２′により封止する。
【００５８】
ＨＢＴ素子の場合、温度の上昇と伴にエミッタ電流が増加し，これが更に温度上昇を引き起こす所謂熱暴走を起こしやすく、ヴィアホールのみならず、デバイス直下の基板厚を可能な限り薄くし、その部分に金属を被着して熱の放散を行うヒートシンク構造とし、対策を行うことが多い。以降はヴィアホールとヒートシンク構造を形成する方法を説明するものである。
【００５９】
このウエハを反転し、図６（c）に示すように、支持基板１５となるガラスやサファイア基板に高軟化点ワックス１６を用いて水平に貼り付け、研磨やポリッシングにより基板厚が３０〜５０μｍとなるように薄層化１０′する。次に裏面から両面コンタクトアライナを用いて本発明の感光性ポリイミド樹脂マスク１２を形成する。
【００６０】
これをマスクとして図６（ｄ）に示すように、ドライエッチングまたはウエットエッチングによりヴィアホール領域１３aとＨＢＴ素子領域１３a′をエッチングする。ヴィアホール１３が貫通し金配線１４が露出した状態でエッチングを終了する。
【００６１】
この後、図６（ｅ）に示すように、マスク１２を除去して裏面全面を金メッキ処理することにより、金メッキされたヴィアホール領域５１とヒートシンク領域５２とを同時に形成する。本実施例の場合には基板厚５０μｍ、ヒートシンク領域５２の基板厚を１０μｍとしたが、この場合、裏面からの加工深さが４０μｍ以上となるため、本発明の高選択感光性ポリイミドマスク１２により初めて形成可能となった。
【００６２】
最後に図６（f）に示すように、支持基板１５からＭＭＩＣの形成された基板１０′を切り離して目的とする歪緩和構造ＨＥＭＴ素子を基本構造とするＭＭＩＣを得た。
【００６３】
本発明によりヴィアホール構造４２とヒートシンク構造４３の形成が極めて簡便にできることから高スループット化も可能となった。また、デバイス自体の高周波特性改善のみならず、動作温度上昇を抑制できるためＨＢＴ素子の課題である熱暴走特性が大幅に改善され、デバイス寿命も従来のヴィアホールのみの構造の場合の１０００時間と比較して１００００時間以上（加速試験による）と飛躍的に向上した。
【００６４】
図７は、コレクタトップ型ＨＢＴ素子の断面図を示したもので、裏面金メッキ層６１下の半絶縁性ＧａＡｓ基板５１を、ｎ＋−ＧａＡｓエミッタコンタクト層５２との境界面まで貫通させ、エミッタ電極６０を設け、裏面金メッキ層６１と接続する構造とすることで、より熱暴走特性に優れる信頼性良好なデバイス形成が可能となる。図中の５３はｎ＋−Ａｌ０．３Ｇａ０．７Ａｓ／ｎ−Ｉｎ０．５Ｇａ０．５Ｐエミッタ層、５４はｐ＋−ＧａＡｓ０．５Ｐ０．５ベース層、５５はｎ＋−ＧａＡｓ／ｎ−ＧａＡｓコレクタ層、５６はｎ＋−Ｉｎ０．５Ｇａ０．５Ａｓコレクタコンタクト層、５７はＳｉＯ２側壁、５８はコレクタ電極、５９はベース電極を、それぞれ示している．なお、本実施例はＧａＡｓ系ＨＢＴを基本構造としたＭＭＩＣモジュールについて述べたが、ＩｎＰ系ＨＢＴを用いたＭＭＩＣについても全く同様の効果が得られる。
＜実施例６＞
図８は、素子のレイアウトを模式的に示した平面図であり、ＭＥＳＦＥＴやＨＥＭＴなどの化合物半導体電界効果トランジスタを基本構造とする高周波半導体モジュールに本発明のヴィアホール形成を利用した一例を示したものである。
【００６５】
半絶縁性ＧａＡｓ半導体基板７１の表面上に、くし型電極（ゲート電極）７３構造の増幅回路を形成するもので、信号線となる配線７２を配置し、半導体基板表面８１から裏面に貫通する接地ヴィアホール７４を形成する。なお、７６は、くし型電極構造のドレイン電極であり、信号線となる配線７２に接続されている。
【００６６】
従来の能動回路外部に単独ヴィアホールを配置し、基板表面側を層間絶縁膜等で覆い、多層配線技術などにより接続していた方法に比べ、ソース電極７５部分に接地ヴィアホール７４を形成し、基板裏面側へ直接接地接続することと、くし型電極（ゲート電極）７３毎にヴィアホール７４を配置することで配線引回しに起因するインダクタンス増加を抑制でき、高周波特性の大幅な改善が可能となる。
【００６７】
しかしながら、基板裏面からヴィアホールを形成する従来方法では、コンタクトアライナの位置合わせ精度が良好な場合でも±１μｍ程度、更にヴィアホール加工におけるパターン転写精度が選択性の劣る従来レジストマスクを利用した場合には±３０μｍ程度とヴィアホール形成位置精度が極端に悪く、最低±０．５μｍの位置精度が要求される本モジュールへの応用は不可能であった。
【００６８】
そこで、本発明の表面よりヴィアホール７４を形成する方法を応用し、ＥＢ描画やｉ線ステッパによるホトリソグラフィ技術を用い、各電極、配線形成を行った後、ｉ線リソグラフィとドライエッチングにより形成した約１μｍ厚のＳｉＯ２マスクを利用し表面側からヴィアホール加工を約１０μｍの深さまで行う。この時、高選択のＳｉＯ２マスクと高精度なｉ線リソグラフィ技術を用いているため、ヴィアホールの位置精度は±０．１μｍ以内に制御できる。
【００６９】
その後、ヴィアホール内部をＭｏ／Ａｕ蒸着膜等の種金属被着と金メッキ処理による配線処理を行い、基板７１を反転、約８０μｍの厚さに薄層化後、本発明の感光性ポリイミド樹脂マスクを用いてドライエッチングにより約７０μｍの加工を行いヴィアホールを貫通させる。
【００７０】
更に裏面より種金属被着と金メッキ処理を施し、接地のための配線形成を行い完成となるが、裏面から加工を行うヴィアホール径は接続する目的であるため、合わせ精度等を考慮し表面のヴィアホール径よりも十分大きなもので構わない。
【００７１】
実際に表面設計寸法２μｍ×５０μｍ（裏面寸法３μｍ×５５μｍ）のヴィアホール７４を、くし型電極毎に配置したモジュールを形成したところ、従来の回路外に単独のヴィアホール（設計寸法４０μｍ×４０μｍ）を形成する方法に比べ、７７ＧＨｚにおける高周波利得が５ｄＢｍ以上向上することが分かった。
【００７２】
なお、当然のことながら本発明を利用することで、設計寸法１μｍ×２０μｍ以下の極めて微細なヴィアホールも形成可能である。
【００７３】
また、ＨＢＴ素子およびこれらを基本構造とするモジュールでも同様の効果が期待できる。図９は、本発明を適用したモジュールのレイアウトを模式的に示した平面図である。
【００７４】
従来は、これらのモジュールを形成する場合、回路外に設計寸法５０×５０μｍ□の単独接地ヴィアホールを配置し、ＨＢＴ素子４〜１０個分を一括してエミッタ電極に接続する方法を採用していたが、図９に示したように本発明を応用し、ＨＢＴ素子毎に設計寸法２μｍ×１０μｍの接地ヴィアホールを形成することで、配線引回しによるインダクタンスの大幅な低減と熱放散能力向上が達成され、２．５ＧＨｚの周波数において５ｄＢｍ以上の出力電力の向上が見られた。更に信頼性も従来の１０００時間から２００００時間以上（加速試験による）と格段に向上した。なお、同図中の８１は接地ヴィアホール、８２はエミッタ電極配線、８３はエミッタ電極、８４はコレクタ電極、８５は素子アイソレーション境界、８６はベース電極、８７はベース電極配線、８８はコレクタ電極配線を、それぞれ示している。
【００７５】
【発明の効果】
以上詳述したように、本発明により、半導体ヴィアホール加工工程において、ドライエッチング耐性良好、かつ低温において形成可能なマスク材料を使用することにより、ヴィアホール微細化や高歩留まり化を達成させ、高性能な超高周波半導体装置が実現できる半導体装置の製造方法を提供すると言う所期の目的を達成することができた。
【図面の簡単な説明】
【図１】マスク選択性と断面形状の関係を説明する断面図。
【図２】本発明の実施例となる歪緩和ＨＥＭＴ素子を基本構造とするＭＭＩＣの表面ヴィアホール形成工程を説明する断面図。
【図３】本発明の実施例となる歪緩和ＨＥＭＴ素子を基本構造とするＭＭＩＣの表面ヴィアホール形成工程を説明する断面図。
【図４】本発明の実施例となる歪緩和ＨＥＭＴ素子を基本構造とするＭＭＩＣの裏面ヴィアホール形成工程を説明する断面図。
【図５】本発明の実施例となるＩｎＰ系ＨＥＭＴ素子を基本構造とするＭＭＩＣのヴィアホール形成工程を説明する断面図。
【図６】本発明の実施例となるＧａＡｓ系ＨＢＴを基本構造とするＭＭＩＣのヴィアホールおよびヒートシンク形成工程を説明する断面図。
【図７】本発明の実施例となるコレクタトップ構造ＨＢＴ素子の断面構造を説明する断面図。
【図８】本発明の実施例となる、くし型電極構造高周波回路と微細ヴィアホールレイアウトを説明する平面図。
【図９】本発明の実施例となるＨＢＴ素子と微細ヴィアホールレイアウトを説明する平面図。
【符号の説明】
１…半導体基板、
２…エッチングマスク、
３…マスク後退した部分、
４…マスク後退による側壁荒れ、
１０…半絶縁性ＧａＡｓ基板、
１０′…薄層化されたＧａＡｓ基板、
１１…歪緩和ＨＥＭＴ素子を基本構造とするＭＭＩＣ領域、
１２…感光性ポリイミドによるエッチングマスク、
１２′…感光性ポリイミドによる回路・ヴィアホール保護層、
１３…ヴィアホール、
１４…ヴィアホール内金メッキ配線層、
１４′…金メッキ配線層、
１５…ガラスまたはサファイア支持基板、
１６…高軟化点ワックス、
１７…レジストマスク、
１８…ＳｉＯ２マスク、
３１…ＩｎＰ基板、
３１′…薄層化されたＩｎＰ基板、
３２…ＩｎＰ系ＨＥＭＴ素子を基本構造とするＭＭＩＣ領域、
４１…ＨＢＴ素子を基本構造とするＭＭＩＣ領域、
４２…ヴィアホール領域、
４３…ヒートシンク領域、
５１…半絶縁性ＧａＡｓ基板、
５２…エミッタコンタクト層、
５３…エミッタ層、
５４…ベース層、
５５…コレクタ層、
５６…コレクタコンタクト層、
５７…ＳｉＯ２側壁、
５８…コレクタ電極、
５９…ベース電極、
６０…エミッタ電極、
６１…裏面金メッキ層、
７１…半絶縁性ＧａＡｓ基板表面、
７２…信号線配線、
７３…くし型電極（ゲート電極）、
７４…接地ヴィアホール、
７５…ソース電極、
７６…ドレイン電極、
８１…接地ヴィアホール、
８２…エミッタ電極配線、
８３…エミッタ電極、
８４…コレクタ電極、
８５…素子アイソレーション境界、
８６…ベース電極、
８７…ベース電極配線、
８８…コレクタ電極配線。

Claims (8)

  1. 半導体基板の一主表面に少なくとも能動素子を形成する工程と、前記能動素子が形成された基板の表面側からエッチングマスクとして感光性ポリイミド樹脂を用いて前記基板をエッチングすることにより前記能動素子が形成された領域に隣接してヴィアホールを形成する工程と、前記ヴィアホール内壁を含み基板表面の能動素子の電極に延在するメッキ配線を形成する工程と、前記基板を反転し支持基板上に接着剤で仮固定する工程と、前記支持基板上に仮固定された半導体基板の裏面を研磨もしくはポリッシングにより薄層化する工程と、前記基板の薄層化工程に引き続きウエットエッチングにより前記ヴィアホール内底部のメッキ配線を露出させる工程と、前記支持基板から前記ヴィアホールの形成された半導体基板を分離する工程とを含むことを特徴とする半導体装置の製造方法。
  2. 半導体基板の一主表面に少なくとも能動素子を形成する工程と、前記能動素子が形成された基板の表面側からエッチングマスクとして感光性ポリイミド樹脂を用いて前記基板をエッチングすることにより前記能動素子が形成された領域に隣接してヴィアホールを形成する工程と、前記ヴィアホール内壁を含み基板表面の能動素子の電極に延在するメッキ配線を形成する工程と、前記基板を反転し支持基板上に接着剤で仮固定する工程と、前記支持基板上に仮固定された半導体基板の裏面を研磨もしくはポリッシングにより薄層化する工程と、前記薄層化工程に引き続きヴィアホールとなるべき領域と基板表面の能動素子直下に当たる領域とを、感光性ポリイミド樹脂をエッチングマスクとして前記基板の裏面からエッチングすることにより前記ヴィアホール内底部のメッキ配線を露出させてヴィアホール構造とヒートシンク構造とを同一工程で形成する工程と、前記基板裏面の全域に金属メッキ層を形成する工程と、前記支持基板から前記ヴィアホールの形成された半導体基板を分離する工程とを含むことを特徴とする半導体装置の製造方法。
  3. 半導体基板の一主表面に少なくとも能動素子を形成する工程と、
    前記能動素子が形成された基板の表面側から第１のエッチングマスクを用いて前記基板をエッチングすることにより前記能動素子が形成された領域に隣接してパイロット孔を形成する工程と、
    前記パイロット孔内壁を含み基板表面の能動素子の電極に延在するメッキ配線を形成する工程と、
    前記基板を反転し支持基板上に接着剤で仮固定する工程と、
    前記支持基板上に仮固定された半導体基板の裏面を薄層化する工程と、
    前記半導体基板の裏面側から第２のエッチングマスクとして感光性ポリイミド樹脂を用いて前記基板をエッチングすることにより前記パイロット孔が形成された領域の直下に、前記パイロット孔よりも大きな寸法のヴィアホールを前記パイロット孔の底部に到達する深さまで形成する工程と、
    前記支持基板から前記ヴィアホールの形成された半導体基板を分離する工程と、
    前記ヴィアホール内および前記基板裏面に配線層を設ける工程とを有することを特徴とする半導体装置の製造方法。
  4. 前記薄層化された基板の厚さは３０μm〜８０μmであることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 半導体基板の一主表面に少なくとも能動素子を形成し、その素子の回路形成を行い、ヴィアホールへのコンタクトを得る配線を形成し、前記一主表面、能動素子および配線上を絶縁膜又はポリイミド樹脂を用いてカバーする工程と、
    前記基板を反転し支持基板上に仮固定する工程と、
    前記支持基板上に仮固定された半導体基板の裏面を薄層化する工程と、
    前記能動素子が形成された基板の裏面側からエッチングマスクとして感光性ポリイミド樹脂を用いて前記基板をエッチングすることにより前記能動素子が形成された直下の領域に隣接してヴィアホールを形成する工程と、
    前記ヴィアホール内および前記基板裏面に配線層を設ける工程と、
    前記支持基板から前記ヴィアホールの形成された半導体基板を分離する工程とを有することを特徴とする半導体装置の製造方法。
  6. 前記薄層化された基板の厚さは５０μm〜１００μmであることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記配線層が設けられたヴィアホール内に感光性ポリイミド樹脂を埋め込む工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記半導体基板をＩＩＩ−Ｖ族化合物半導体の多層構造膜を含む基板で構成したことを特徴とする請求項１、２又は３のいずれか一に記載の半導体装置の製造方法。
JP2001194078A 2001-06-27 2001-06-27 半導体装置の製造方法 Expired - Fee Related JP3834589B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001194078A JP3834589B2 (ja) 2001-06-27 2001-06-27 半導体装置の製造方法
US10/163,311 US6746938B2 (en) 2001-06-27 2002-06-07 Manufacturing method for semiconductor device using photo sensitive polyimide etching mask to form viaholes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001194078A JP3834589B2 (ja) 2001-06-27 2001-06-27 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2003007706A JP2003007706A (ja) 2003-01-10
JP3834589B2 true JP3834589B2 (ja) 2006-10-18

Family

ID=19032262

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001194078A Expired - Fee Related JP3834589B2 (ja) 2001-06-27 2001-06-27 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US6746938B2 (ja)
JP (1) JP3834589B2 (ja)

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6869870B2 (en) * 1998-12-21 2005-03-22 Megic Corporation High performance system-on-chip discrete components using post passivation process
US7125786B2 (en) * 2000-04-11 2006-10-24 Cree, Inc. Method of forming vias in silicon carbide and resulting devices and circuits
US7892974B2 (en) * 2000-04-11 2011-02-22 Cree, Inc. Method of forming vias in silicon carbide and resulting devices and circuits
EP1162661B1 (en) * 2000-06-06 2006-09-27 STMicroelectronics S.r.l. Electronic semiconductor device having a heat spreader
DE10256985B4 (de) * 2001-12-12 2013-01-10 Denso Corporation Verfahren zur Herstellung eines Leistungshalbleiterbauelements
US6884717B1 (en) * 2002-01-03 2005-04-26 The United States Of America As Represented By The Secretary Of The Air Force Stiffened backside fabrication for microwave radio frequency wafers
US6846747B2 (en) * 2002-04-09 2005-01-25 Unaxis Usa Inc. Method for etching vias
US7358116B2 (en) * 2002-04-29 2008-04-15 Intel Corporation Substrate conductive post formation
US6800930B2 (en) * 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US6773938B2 (en) * 2002-08-29 2004-08-10 Micron Technology, Inc. Probe card, e.g., for testing microelectronic components, and methods for making same
US7345350B2 (en) * 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
US7419852B2 (en) 2004-08-27 2008-09-02 Micron Technology, Inc. Low temperature methods of forming back side redistribution layers in association with through wafer interconnects, semiconductor devices including same, and assemblies
US8383436B2 (en) * 2005-01-24 2013-02-26 Panasonic Corporation Manufacturing method for semiconductor chips, and semiconductor chip
WO2006086337A1 (en) * 2005-02-09 2006-08-17 Rockwell Scientific Licensing, Llc A low temperature method for fabricating high-aspect ratio vias and devices fabricated by said method
US7538032B2 (en) 2005-06-23 2009-05-26 Teledyne Scientific & Imaging, Llc Low temperature method for fabricating high-aspect ratio vias and devices fabricated by said method
DE102005046737B4 (de) * 2005-09-29 2009-07-02 Infineon Technologies Ag Nutzen zur Herstellung eines elektronischen Bauteils, Bauteil mit Chip-Durchkontakten und Verfahren
JP2007109758A (ja) * 2005-10-12 2007-04-26 Mitsubishi Electric Corp 化合物半導体素子の製造方法
US8153464B2 (en) * 2005-10-18 2012-04-10 International Rectifier Corporation Wafer singulation process
US7563714B2 (en) * 2006-01-13 2009-07-21 International Business Machines Corporation Low resistance and inductance backside through vias and methods of fabricating same
US7622357B2 (en) * 2006-05-25 2009-11-24 International Business Machines Corporation Semiconductor device structures with backside contacts for improved heat dissipation and reduced parasitic resistance
US7989915B2 (en) 2006-07-11 2011-08-02 Teledyne Licensing, Llc Vertical electrical device
JP2008135611A (ja) * 2006-11-29 2008-06-12 Denso Corp 半導体装置の製造方法
US7829462B2 (en) 2007-05-03 2010-11-09 Teledyne Licensing, Llc Through-wafer vias
US8003525B2 (en) 2007-06-29 2011-08-23 Fujitsu Limited Semiconductor device and method of manufacturing the same
US20090072269A1 (en) * 2007-09-17 2009-03-19 Chang Soo Suh Gallium nitride diodes and integrated components
US7951688B2 (en) * 2007-10-01 2011-05-31 Fairchild Semiconductor Corporation Method and structure for dividing a substrate into individual devices
JP5091627B2 (ja) * 2007-11-05 2012-12-05 アンリツ株式会社 ＩｎＰのドライエッチング方法およびビアホール形成方法
US8519438B2 (en) 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
JP5460975B2 (ja) * 2008-05-23 2014-04-02 株式会社デンソー 半導体装置の製造方法
US8187972B2 (en) 2008-07-01 2012-05-29 Teledyne Scientific & Imaging, Llc Through-substrate vias with polymer fill and method of fabricating same
US8169059B2 (en) * 2008-09-30 2012-05-01 Infineon Technologies Ag On-chip RF shields with through substrate conductors
US8889548B2 (en) 2008-09-30 2014-11-18 Infineon Technologies Ag On-chip RF shields with backside redistribution lines
US7936052B2 (en) 2008-09-30 2011-05-03 Infineon Technologies Ag On-chip RF shields with backside redistribution lines
US7948064B2 (en) 2008-09-30 2011-05-24 Infineon Technologies Ag System on a chip with on-chip RF shield
US8063469B2 (en) * 2008-09-30 2011-11-22 Infineon Technologies Ag On-chip radio frequency shield with interconnect metallization
US8178953B2 (en) * 2008-09-30 2012-05-15 Infineon Technologies Ag On-chip RF shields with front side redistribution lines
US8088667B2 (en) 2008-11-05 2012-01-03 Teledyne Scientific & Imaging, Llc Method of fabricating vertical capacitors in through-substrate vias
JP5313730B2 (ja) 2009-03-16 2013-10-09 日本オクラロ株式会社 光送信機及び光送信モジュール
JP5431777B2 (ja) * 2009-04-20 2014-03-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8742459B2 (en) * 2009-05-14 2014-06-03 Transphorm Inc. High voltage III-nitride semiconductor devices
WO2011082379A1 (en) * 2010-01-03 2011-07-07 Alchimer, S.A. Solar cells
US20110162701A1 (en) * 2010-01-03 2011-07-07 Claudio Truzzi Photovoltaic Cells
TWI419302B (zh) * 2010-02-11 2013-12-11 Advanced Semiconductor Eng 封裝製程
JP5204138B2 (ja) * 2010-02-15 2013-06-05 日本電信電話株式会社 ドライエッチング方法
JP2011249563A (ja) * 2010-05-27 2011-12-08 Panasonic Corp 半導体装置及びその製造方法
US8525343B2 (en) * 2010-09-28 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Device with through-silicon via (TSV) and method of forming the same
US8742460B2 (en) 2010-12-15 2014-06-03 Transphorm Inc. Transistors with isolation regions
US8643062B2 (en) 2011-02-02 2014-02-04 Transphorm Inc. III-N device structures and methods
US8772842B2 (en) 2011-03-04 2014-07-08 Transphorm, Inc. Semiconductor diodes with low reverse bias currents
US8716141B2 (en) 2011-03-04 2014-05-06 Transphorm Inc. Electrode configurations for semiconductor devices
US8901604B2 (en) 2011-09-06 2014-12-02 Transphorm Inc. Semiconductor devices with guard rings
US9257547B2 (en) 2011-09-13 2016-02-09 Transphorm Inc. III-N device structures having a non-insulating substrate
US8598937B2 (en) 2011-10-07 2013-12-03 Transphorm Inc. High power semiconductor electronic components with increased reliability
US9165766B2 (en) 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
US9721783B2 (en) * 2012-02-10 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for particle reduction in semiconductor processing
WO2013155108A1 (en) 2012-04-09 2013-10-17 Transphorm Inc. N-polar iii-nitride transistors
US9184275B2 (en) 2012-06-27 2015-11-10 Transphorm Inc. Semiconductor devices with integrated hole collectors
FR2996682B1 (fr) * 2012-10-10 2014-11-28 Commissariat Energie Atomique Procede ameliore d'interconnexion pour micro-imageur
CN105164811B (zh) 2013-02-15 2018-08-31 创世舫电子有限公司 半导体器件的电极及其形成方法
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US9245993B2 (en) 2013-03-15 2016-01-26 Transphorm Inc. Carbon doping semiconductor devices
WO2015009514A1 (en) 2013-07-19 2015-01-22 Transphorm Inc. Iii-nitride transistor including a p-type depleting layer
US9318593B2 (en) 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
US9536967B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Recessed ohmic contacts in a III-N device
US9536966B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Gate structures for III-N devices
WO2017123999A1 (en) 2016-01-15 2017-07-20 Transphorm Inc. Enhancement mode iii-nitride devices having an al(1-x)sixo gate insulator
KR102579880B1 (ko) 2016-05-12 2023-09-18 삼성전자주식회사 인터포저, 반도체 패키지, 및 인터포저의 제조 방법
WO2017210323A1 (en) 2016-05-31 2017-12-07 Transphorm Inc. Iii-nitride devices including a graded depleting layer
CN107393858A (zh) * 2017-07-28 2017-11-24 西安交通大学 一种GaN HEMTs功率器件向金刚石热沉转移方法
CN110797299B (zh) * 2019-09-30 2022-08-12 福建省福联集成电路有限公司 一种通孔结构及其制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4537654A (en) * 1983-12-09 1985-08-27 Trw Inc. Two-gate non-coplanar FET with self-aligned source
US4859629A (en) * 1986-04-18 1989-08-22 M/A-Com, Inc. Method of fabricating a semiconductor beam lead device
US4898804A (en) * 1988-03-31 1990-02-06 Cornell Research Foundation Self-aligned, high resolution resonant dielectric lithography
JPH0215652A (ja) * 1988-07-01 1990-01-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5420067A (en) * 1990-09-28 1995-05-30 The United States Of America As Represented By The Secretary Of The Navy Method of fabricatring sub-half-micron trenches and holes
JPH07135210A (ja) * 1993-11-10 1995-05-23 Mitsubishi Electric Corp 半導体装置及びその製造方法
DE69531571T2 (de) * 1994-05-27 2004-04-08 Texas Instruments Inc., Dallas Verbesserungen in Bezug auf Halbleitervorrichtungen
DE59510873D1 (de) * 1994-06-27 2004-04-22 Infineon Technologies Ag Verbindungs- und Aufbautechnik für Multichip-Module
US5827780A (en) * 1996-04-01 1998-10-27 Hsia; Liang Choo Additive metalization using photosensitive polymer as RIE mask and part of composite insulator
US5807783A (en) * 1996-10-07 1998-09-15 Harris Corporation Surface mount die by handle replacement
US6245587B1 (en) * 1997-02-25 2001-06-12 International Business Machines Corporation Method for making semiconductor devices having backside probing capability
JP3184493B2 (ja) * 1997-10-01 2001-07-09 松下電子工業株式会社 電子装置の製造方法
US6444138B1 (en) * 1999-06-16 2002-09-03 James E. Moon Method of fabricating microelectromechanical and microfluidic devices

Also Published As

Publication number Publication date
US6746938B2 (en) 2004-06-08
JP2003007706A (ja) 2003-01-10
US20030003724A1 (en) 2003-01-02

Similar Documents

Publication Publication Date Title
JP3834589B2 (ja) 半導体装置の製造方法
US7834461B2 (en) Semiconductor apparatus
KR100631051B1 (ko) 부정형 고 전자 이동도 트랜지스터의 제조 방법
JP4015756B2 (ja) 半導体装置の製造方法
WO1992002954A1 (en) High power, compound semiconductor device and fabrication process
US6790694B2 (en) High frequency semiconductor module, high frequency semiconductor device and manufacturing method for the same
KR20130013820A (ko) 반도체 장치 및 그 제조 방법
JP4015504B2 (ja) 半導体装置
WO2003041171A2 (en) Heterojunction bipolar transistor with integrated mim capacitor
JP3347947B2 (ja) 半導体装置の製造方法
TWI751687B (zh) 具有減量熱致彎曲度的半導體結構
EP0924757A2 (en) Fabrication of high power semiconductor device with a heat sink and integration with planar microstrip circuitry
JP4872409B2 (ja) 半導体装置の製造方法
JP2000349088A (ja) 半導体装置及びその製造方法
JPS62211962A (ja) 高周波半導体装置の製造方法
JP2001267331A (ja) 半導体装置の製造方法
KR100436566B1 (ko) 초고주파 집적회로소자의 전계효과트랜지스터 제조방법
JP2000277530A (ja) 半導体装置及びその製造方法
JP7480854B2 (ja) ヘテロ接合バイポーラトランジスタおよびその製造方法
JP2833788B2 (ja) 半導体装置の製造方法
JPS63124465A (ja) バイポ−ラトランジスタの製造方法
JP2019079976A (ja) ヘテロ接合バイポーラトランジスタおよびその製造方法
JP3488833B2 (ja) 電界効果トランジスタの形成方法
JP3133295B2 (ja) ヒートシンクを有する電力用半導体装置の製造方法およびプレ−ナマイクロストリップ回路との集積構造体
JP3393797B2 (ja) 電界効果トランジスタ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040726

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060315

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060519

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060519

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060613

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060626

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees