JP2001267331A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001267331A JP2001267331A JP2000071414A JP2000071414A JP2001267331A JP 2001267331 A JP2001267331 A JP 2001267331A JP 2000071414 A JP2000071414 A JP 2000071414A JP 2000071414 A JP2000071414 A JP 2000071414A JP 2001267331 A JP2001267331 A JP 2001267331A
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Abstract
(57)【要約】
【課題】 半導体基板にバイアホールを、容易に、かつ
低コストで形成する。 【解決手段】 半導体基板主面に半導体素子の形成され
た半導体装置の製造方法において、前記半導体基板主面
に光透過性のフィルムを貼り付け、前記半導体基板の裏
面を研磨し、前記フィルムを除去する。上述した手段に
よれば、半導体基板主面を覆うフィルムとして、低コス
トのフィルムを用いるため、バイアホールを容易に、か
つ低コストで形成することができ、加えて、光透過性の
フィルムを用いているので、フィルムを貼り付けた状態
で半導体基板主面を観察することができる。このため、
バイアホールを形成する際の位置合わせ等が容易とな
る。
低コストで形成する。 【解決手段】 半導体基板主面に半導体素子の形成され
た半導体装置の製造方法において、前記半導体基板主面
に光透過性のフィルムを貼り付け、前記半導体基板の裏
面を研磨し、前記フィルムを除去する。上述した手段に
よれば、半導体基板主面を覆うフィルムとして、低コス
トのフィルムを用いるため、バイアホールを容易に、か
つ低コストで形成することができ、加えて、光透過性の
フィルムを用いているので、フィルムを貼り付けた状態
で半導体基板主面を観察することができる。このため、
バイアホールを形成する際の位置合わせ等が容易とな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、半導体基板を貫通するバイアホール
の形成に適用して有効な技術に関するものである。
方法に関し、特に、半導体基板を貫通するバイアホール
の形成に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＧａＡｓ等の化合物半導体は、シリコン
と比較して電子移動度が大きいことから、高速動作が可
能となる点、また、半絶縁性の基板が得られるので低消
費電力となる点等の利点があるために、高周波用の半導
体装置の基板として用いられている。移動体通信の端末
機器に用いられるＧａＡｓパワーＦＥＴ、車載ミリ波レ
ーダー機器に用いられるＧａＡｓＭＭＩＣ（Monolithic
Microwave IntegratedCircuit）等の高周波用の半導体
装置は、高利得、低歪、低電流動作等のより高い性能が
求められている。
と比較して電子移動度が大きいことから、高速動作が可
能となる点、また、半絶縁性の基板が得られるので低消
費電力となる点等の利点があるために、高周波用の半導
体装置の基板として用いられている。移動体通信の端末
機器に用いられるＧａＡｓパワーＦＥＴ、車載ミリ波レ
ーダー機器に用いられるＧａＡｓＭＭＩＣ（Monolithic
Microwave IntegratedCircuit）等の高周波用の半導体
装置は、高利得、低歪、低電流動作等のより高い性能が
求められている。
【０００３】こうした高周波動作では、ソース抵抗が大
きな問題となる。このため、ソース抵抗を低減させると
ともに寄生容量を減少させて、高性能化を図るために、
半導体基板裏面にソース電極を形成し、このソース電極
と半導体基板主面のソース領域とを、半導体基板を貫く
バイアホール（ビアホール）に形成したバイアホール配
線によって接続して、ソース抵抗を低減させる方法が用
いられている。こうしたバイアホールの形成では、ウェ
ハの裏面を研磨し半導体基板を薄くした後に、バイアホ
ールを形成することによって、バイアホール形成の工程
を短縮することができる。
きな問題となる。このため、ソース抵抗を低減させると
ともに寄生容量を減少させて、高性能化を図るために、
半導体基板裏面にソース電極を形成し、このソース電極
と半導体基板主面のソース領域とを、半導体基板を貫く
バイアホール（ビアホール）に形成したバイアホール配
線によって接続して、ソース抵抗を低減させる方法が用
いられている。こうしたバイアホールの形成では、ウェ
ハの裏面を研磨し半導体基板を薄くした後に、バイアホ
ールを形成することによって、バイアホール形成の工程
を短縮することができる。
【０００４】この裏面研磨では、素子が形成されている
ウェハの半導体基板主面を石英ガラスの治具にワックス
で貼り付けた状態で裏面を研磨している。このワックス
は、ウェハの研磨後には加熱溶解させて治具とウェハと
を分離させるために、低温で溶解するものが用いられて
いる。このため、ワックスの溶解温度がその後の処理の
温度に制限を加えることになり、温度が上がるプロセス
では余裕度がなくなってしまう。
ウェハの半導体基板主面を石英ガラスの治具にワックス
で貼り付けた状態で裏面を研磨している。このワックス
は、ウェハの研磨後には加熱溶解させて治具とウェハと
を分離させるために、低温で溶解するものが用いられて
いる。このため、ワックスの溶解温度がその後の処理の
温度に制限を加えることになり、温度が上がるプロセス
では余裕度がなくなってしまう。
【０００５】また、石英ガラスの治具は、貼り付けるウ
ェハよりも一回り大きくする必要があるため、ウェハを
治具に貼り付けた状態では、通常のウェハサイズに合わ
せて設計されている量産装置が使用できない場合があ
る。また、治具に用いられる石英ガラスが高価なため、
それを用いて製造する半導体装置の価格が上昇してしま
う。
ェハよりも一回り大きくする必要があるため、ウェハを
治具に貼り付けた状態では、通常のウェハサイズに合わ
せて設計されている量産装置が使用できない場合があ
る。また、治具に用いられる石英ガラスが高価なため、
それを用いて製造する半導体装置の価格が上昇してしま
う。
【０００６】
【発明が解決しようとする課題】このような問題を解決
するために、先に非貫通状態の孔を半導体基板主面から
形成しておき、裏面を前記孔が露出するまで研磨して貫
通状態のバイアホールを形成する方法が考えられ、電子
情報通信学会において１９９８年に発表されている。し
かし、この方法では非貫通状態の孔の深さ制御を高い精
度で行なう必要があり、均一性の問題がある。加えて、
プロセスが複雑になる等の問題もある。
するために、先に非貫通状態の孔を半導体基板主面から
形成しておき、裏面を前記孔が露出するまで研磨して貫
通状態のバイアホールを形成する方法が考えられ、電子
情報通信学会において１９９８年に発表されている。し
かし、この方法では非貫通状態の孔の深さ制御を高い精
度で行なう必要があり、均一性の問題がある。加えて、
プロセスが複雑になる等の問題もある。
【０００７】本発明の課題は、半導体基板にバイアホー
ルを、容易に、かつ低コストで形成することが可能な技
術を提供することにある。本発明の前記ならびにその他
の課題と新規な特徴は、本明細書の記述及び添付図面に
よって明らかになるであろう。
ルを、容易に、かつ低コストで形成することが可能な技
術を提供することにある。本発明の前記ならびにその他
の課題と新規な特徴は、本明細書の記述及び添付図面に
よって明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【０００９】半導体基板主面に半導体素子の形成された
半導体装置の製造方法において、前記半導体基板主面に
光透過性のフィルムを貼り付け、前記半導体基板の裏面
を研磨し、前記フィルムを除去する。
半導体装置の製造方法において、前記半導体基板主面に
光透過性のフィルムを貼り付け、前記半導体基板の裏面
を研磨し、前記フィルムを除去する。
【００１０】上述した手段によれば、半導体基板主面を
覆うフィルムとして、低コストのフィルムを用いてバイ
アホールを形成するため、バイアホールを容易に、かつ
低コストで形成することができ、加えて、光透過性のフ
ィルムを用いているので、フィルムを貼り付けた状態で
半導体基板主面を観察することができる。このため、バ
イアホールを形成する際の位置合わせ等が容易となる。
覆うフィルムとして、低コストのフィルムを用いてバイ
アホールを形成するため、バイアホールを容易に、かつ
低コストで形成することができ、加えて、光透過性のフ
ィルムを用いているので、フィルムを貼り付けた状態で
半導体基板主面を観察することができる。このため、バ
イアホールを形成する際の位置合わせ等が容易となる。
【００１１】以下、本発明の実施の形態を説明する。な
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
【００１２】
【発明の実施の形態】図１は本発明の一実施の形態によ
り製造される半導体装置を示す縦断面図である。図中、
１は半絶縁性ＧａＡｓを用いた半導体基板、２は半導体
基板１に形成されたエピタキシャル層であり、エピタキ
シャル層２は素子分離のためにメサ形状となっている。
エピタキシャル層２としては、半導体基板１上に不純物
を含有しないＡｌＧａＡｓとＧａＡｓとを交互に積層し
たバッファ層２ａ、ｎ型の不純物を含有したＡｌＧａＡ
ｓからなる電子供給層２ｂ、低濃度のｎ型不純物を含有
したＧａＡｓからなるカバー層２ｃ、高濃度のｎ型不純
物を含有したキャップ層２ｄを順次積層してある。
り製造される半導体装置を示す縦断面図である。図中、
１は半絶縁性ＧａＡｓを用いた半導体基板、２は半導体
基板１に形成されたエピタキシャル層であり、エピタキ
シャル層２は素子分離のためにメサ形状となっている。
エピタキシャル層２としては、半導体基板１上に不純物
を含有しないＡｌＧａＡｓとＧａＡｓとを交互に積層し
たバッファ層２ａ、ｎ型の不純物を含有したＡｌＧａＡ
ｓからなる電子供給層２ｂ、低濃度のｎ型不純物を含有
したＧａＡｓからなるカバー層２ｃ、高濃度のｎ型不純
物を含有したキャップ層２ｄを順次積層してある。
【００１３】３はカバー層２ｃ上に形成されたゲート電
極であり、例えばＰｔが用いられ、ゲート電極直下のキ
ャップ層２ｄ及びカバー層２ｃの一部を掘り下げて、所
望のチャネル厚を得るとともに寄生領域を厚く保ったリ
セス構造となっている。ドレイン電極４は、直列抵抗を
低減させるためのｎ＋型キャップ層２ｄ上に形成され、
ＡｕＧｅ／Ｎｉを積層した積層膜が用いられている。
極であり、例えばＰｔが用いられ、ゲート電極直下のキ
ャップ層２ｄ及びカバー層２ｃの一部を掘り下げて、所
望のチャネル厚を得るとともに寄生領域を厚く保ったリ
セス構造となっている。ドレイン電極４は、直列抵抗を
低減させるためのｎ＋型キャップ層２ｄ上に形成され、
ＡｕＧｅ／Ｎｉを積層した積層膜が用いられている。
【００１４】ソース電極５ａは半導体基板の裏面に例え
ばＡｕを用いて形成され、ソース電極５ａと一体にバイ
アホールに形成された配線５ｂによって半導体基板主面
のソース領域と接続している。本実施の形態では、半導
体基板主面側での接続も可能とするために、裏面のソー
ス電極５ａとは別にドレイン電極４と同様の構成のソー
ス電極６を半導体基板主面側にも設けてある。
ばＡｕを用いて形成され、ソース電極５ａと一体にバイ
アホールに形成された配線５ｂによって半導体基板主面
のソース領域と接続している。本実施の形態では、半導
体基板主面側での接続も可能とするために、裏面のソー
ス電極５ａとは別にドレイン電極４と同様の構成のソー
ス電極６を半導体基板主面側にも設けてある。
【００１５】半導体基板主面の全面は、例えばＣＶＤに
よる酸化珪素膜或いはリンをドープしたＰＳＧ膜を用い
た絶縁膜７によって覆い、この絶縁膜７に設けた開口を
通して、ドレイン電極４或いは主面側ソース電極６と配
線層（図示せず）とを接続する。
よる酸化珪素膜或いはリンをドープしたＰＳＧ膜を用い
た絶縁膜７によって覆い、この絶縁膜７に設けた開口を
通して、ドレイン電極４或いは主面側ソース電極６と配
線層（図示せず）とを接続する。
【００１６】続いて、図１に示す半導体装置の製造方法
について説明する。先ず、半絶縁性ＧａＡｓ半導体基板
１の上にＭＢＥ（Ｍolecular Ｂeam Ｅpitaxy）法によ
って、エピタキシャル層２を成長させる。エピタキシャ
ル層としては、例えば、半導体基板１上に不純物を含有
しないＡｌＧａＡｓとＧａＡｓとを交互に積層したバッ
ファ層２ａ、ｎ型の不純物を含有したＡｌＧａＡｓから
なる電子供給層２ｂ、低濃度ｎ型の不純物を含有したＧ
ａＡｓからなるカバー層２ｃ、高濃度のｎ型不純物を含
有したＧａＡｓからなるキャップ層２ｄを夫々成長させ
る。
について説明する。先ず、半絶縁性ＧａＡｓ半導体基板
１の上にＭＢＥ（Ｍolecular Ｂeam Ｅpitaxy）法によ
って、エピタキシャル層２を成長させる。エピタキシャ
ル層としては、例えば、半導体基板１上に不純物を含有
しないＡｌＧａＡｓとＧａＡｓとを交互に積層したバッ
ファ層２ａ、ｎ型の不純物を含有したＡｌＧａＡｓから
なる電子供給層２ｂ、低濃度ｎ型の不純物を含有したＧ
ａＡｓからなるカバー層２ｃ、高濃度のｎ型不純物を含
有したＧａＡｓからなるキャップ層２ｄを夫々成長させ
る。
【００１７】次に、素子分離のためにエピタキシャル層
２をバッファ層２ａに達するまでメサ形状にエッチング
を行い、続いて、ゲート電極３の形成される領域のキャ
ップ層２ｄ及びカバー層２ｃの一部をエッチング除去
し、露出したカバー層２ｃ上にゲート電極３を形成し、
キャップ層２ｄ上にソース電極６，ドレイン電極４を形
成し、全面にＣＶＤによる酸化珪素膜或いはリンをドー
プしたＰＳＧ膜を堆積させ絶縁膜７を形成し、絶縁膜７
にソース電極６，ドレイン電極４を配線層（図示せず）
と接続するための開口を設ける。
２をバッファ層２ａに達するまでメサ形状にエッチング
を行い、続いて、ゲート電極３の形成される領域のキャ
ップ層２ｄ及びカバー層２ｃの一部をエッチング除去
し、露出したカバー層２ｃ上にゲート電極３を形成し、
キャップ層２ｄ上にソース電極６，ドレイン電極４を形
成し、全面にＣＶＤによる酸化珪素膜或いはリンをドー
プしたＰＳＧ膜を堆積させ絶縁膜７を形成し、絶縁膜７
にソース電極６，ドレイン電極４を配線層（図示せず）
と接続するための開口を設ける。
【００１８】このようなプロセスによって、図１に示す
素子の形成された状態のウェハを図２に示す。このウェ
ハ８の半導体基板主面側全面に光透過性のフィルム９、
より具体的には、例えば膜厚１００μｍ〜１２０μｍ程
度のネガ型のドライフィルムレジストをＵＶ照射或いは
コンタクトアライナによる全面露光を行ない重合させ
る。この状態を、図３に示す。
素子の形成された状態のウェハを図２に示す。このウェ
ハ８の半導体基板主面側全面に光透過性のフィルム９、
より具体的には、例えば膜厚１００μｍ〜１２０μｍ程
度のネガ型のドライフィルムレジストをＵＶ照射或いは
コンタクトアライナによる全面露光を行ない重合させ
る。この状態を、図３に示す。
【００１９】なお、半導体基板主面に形成された素子の
保護は全面に貼り付たフィルム９によって可能である
が、より保護を確実にしたい場合には、フィルム９に重
ねて図中破線にて示すように通常のＢＧテープ１０を貼
り付てもよい。
保護は全面に貼り付たフィルム９によって可能である
が、より保護を確実にしたい場合には、フィルム９に重
ねて図中破線にて示すように通常のＢＧテープ１０を貼
り付てもよい。
【００２０】次に、半導体基板の厚さが８０μｍ〜１０
０μｍ程度まで半導体基板裏面の研磨を行ない、ウエッ
トエッチング或いはポリッシングを５μｍ〜１０μｍ程
度行なって、研磨による歪を除去する。この状態を、図
４に示す。
０μｍ程度まで半導体基板裏面の研磨を行ない、ウエッ
トエッチング或いはポリッシングを５μｍ〜１０μｍ程
度行なって、研磨による歪を除去する。この状態を、図
４に示す。
【００２１】次に、半導体基板裏面にバイアホール形成
のためのレジストマスク１１を形成する。このレジスト
マスク１１では、現像時にフィルム９を溶解させないた
めに、アルカリ現像ができるノボラック樹脂系のポジ型
レジストを用いるのが望ましい。なお、ＢＧテープ１０
を貼り付けた場合には、レジストマスク１１の形成前に
ＢＧテープ１０を剥離除去しておく。この状態を、図５
に示す。
のためのレジストマスク１１を形成する。このレジスト
マスク１１では、現像時にフィルム９を溶解させないた
めに、アルカリ現像ができるノボラック樹脂系のポジ型
レジストを用いるのが望ましい。なお、ＢＧテープ１０
を貼り付けた場合には、レジストマスク１１の形成前に
ＢＧテープ１０を剥離除去しておく。この状態を、図５
に示す。
【００２２】次に、レジストマスク１１を用いたドライ
エッチングによってバイアホールを形成する。このエッ
チングによってフィルム９もエッチングされる可能性が
ある場合には、図中破線にて示すように、石英等を用い
てフィルムの部分を収容する凹部を設けた治具１２によ
ってフィルム９を覆い、フィルム９を保護すればよい。
この状態を、図６に示す。
エッチングによってバイアホールを形成する。このエッ
チングによってフィルム９もエッチングされる可能性が
ある場合には、図中破線にて示すように、石英等を用い
てフィルムの部分を収容する凹部を設けた治具１２によ
ってフィルム９を覆い、フィルム９を保護すればよい。
この状態を、図６に示す。
【００２３】次に、レジストマスク１１を例えば平行平
板型アッシャを用いて除去する。この除去によって、フ
ィルム９が影響を受ける可能性がある場合には、前述し
た場合と同様に石英等を用いてフィルムの部分を収容す
る凹部を設けた治具１２によって覆い、フィルム９を保
護すればよい。この状態を、図７に示す。
板型アッシャを用いて除去する。この除去によって、フ
ィルム９が影響を受ける可能性がある場合には、前述し
た場合と同様に石英等を用いてフィルムの部分を収容す
る凹部を設けた治具１２によって覆い、フィルム９を保
護すればよい。この状態を、図７に示す。
【００２４】次に、バイアホールを形成した半導体基板
裏面の全面にスパッタ等により金属膜１３を形成する。
この状態を、図８に示す。
裏面の全面にスパッタ等により金属膜１３を形成する。
この状態を、図８に示す。
【００２５】次に、金属膜１３を種電極としたメッキに
よって半導体基板裏面の全面に、例えばＡｕを用いて、
ソース電極５ａ及びバイアホール配線５ｂとなる金属膜
５を形成する。この状態を、図９に示す。
よって半導体基板裏面の全面に、例えばＡｕを用いて、
ソース電極５ａ及びバイアホール配線５ｂとなる金属膜
５を形成する。この状態を、図９に示す。
【００２６】次に、フィルム９を例えばＫＯＨ水溶液等
の剥離液を用いて除去し、アッシャによって表面をクリ
ーニングする。この状態を、図１０に示す。
の剥離液を用いて除去し、アッシャによって表面をクリ
ーニングする。この状態を、図１０に示す。
【００２７】本実施の形態では半導体基板主面を覆うフ
ィルムとして光透過性のフィルムを用いているので、フ
ィルムを貼り付けた状態で半導体基板主面を観察するこ
とができる。このため、バイアホールを形成する際の位
置合わせ等が容易となる。これに対して、裏面研磨に従
来用いられているＢＧフィルムでは、遮光性のためフィ
ルムを貼り付けた状態では半導体基板主面の観察ができ
なかった。前記観察のためにフィルムを剥離させた場合
には、ウェハの反りが生じる或いはウェハ強度が不足す
る等の問題があった。
ィルムとして光透過性のフィルムを用いているので、フ
ィルムを貼り付けた状態で半導体基板主面を観察するこ
とができる。このため、バイアホールを形成する際の位
置合わせ等が容易となる。これに対して、裏面研磨に従
来用いられているＢＧフィルムでは、遮光性のためフィ
ルムを貼り付けた状態では半導体基板主面の観察ができ
なかった。前記観察のためにフィルムを剥離させた場合
には、ウェハの反りが生じる或いはウェハ強度が不足す
る等の問題があった。
【００２８】本実施の形態にて用いたドライフィルムレ
ジストは、プリント配線板或いは液晶パネル等のレジス
トマスクに広く用いられており、低コストで信頼性が高
く、溶解除去することができるので、除去の際に半導体
基板に力の加わるのを回避することができる。
ジストは、プリント配線板或いは液晶パネル等のレジス
トマスクに広く用いられており、低コストで信頼性が高
く、溶解除去することができるので、除去の際に半導体
基板に力の加わるのを回避することができる。
【００２９】本発明の方法は、バイアホールを形成しな
い通常の裏面研磨にも適用が可能である。この場合に
は、研磨によって半導体基板が薄くなった場合には、従
来のＢＧテープを用いた場合では、剥離の際に貼り付け
てある半導体基板に力が加わるために、この力によっ
て、半導体基板が今後更に薄くされた場合には、半導体
基板を損傷することも考えられる。本発明の方法ではフ
ィルムを溶解除去できるので、半導体基板に力が加わら
ないため、半導体基板を破損することがない。
い通常の裏面研磨にも適用が可能である。この場合に
は、研磨によって半導体基板が薄くなった場合には、従
来のＢＧテープを用いた場合では、剥離の際に貼り付け
てある半導体基板に力が加わるために、この力によっ
て、半導体基板が今後更に薄くされた場合には、半導体
基板を損傷することも考えられる。本発明の方法ではフ
ィルムを溶解除去できるので、半導体基板に力が加わら
ないため、半導体基板を破損することがない。
【００３０】また、前述した製造方法は、図１１に示す
ＭＭＩＣの半導体基板に適用することもできる。ＭＭＩ
Ｃの場合には、ＧａＡｓの半導体基板１主面に形成した
ｐ型ＨＥＭＴ（High Electron Mobility Transistor）
１４のドレイン電極１４ａと、同じく半導体基板１主面
に形成したＷＳｉＮからなる抵抗１５とを、半導体基板
主面上に絶縁膜１６を介して形成したＡｕ等の金属膜の
伝送線１７ａによって接続する。更に、抵抗１５と接続
された他の伝送線１７ｂの端部は、ＳｉＮ等の誘電体膜
１８を介して、Ａｕ等の別の金属膜１９の端部と重ね合
わされてＭＩＭ（Metal Insulator Metal）容量を形成
する。
ＭＭＩＣの半導体基板に適用することもできる。ＭＭＩ
Ｃの場合には、ＧａＡｓの半導体基板１主面に形成した
ｐ型ＨＥＭＴ（High Electron Mobility Transistor）
１４のドレイン電極１４ａと、同じく半導体基板１主面
に形成したＷＳｉＮからなる抵抗１５とを、半導体基板
主面上に絶縁膜１６を介して形成したＡｕ等の金属膜の
伝送線１７ａによって接続する。更に、抵抗１５と接続
された他の伝送線１７ｂの端部は、ＳｉＮ等の誘電体膜
１８を介して、Ａｕ等の別の金属膜１９の端部と重ね合
わされてＭＩＭ（Metal Insulator Metal）容量を形成
する。
【００３１】半導体基板１の裏面にはＡｕ等のメッキに
よる電極２０ａが形成され、この電極２０ａと一体とな
ったバイアホール配線２０ｂが、他の伝送線２１を介し
てＨＥＭＴ１４のソース電極１４ｂと接続されている。
よる電極２０ａが形成され、この電極２０ａと一体とな
ったバイアホール配線２０ｂが、他の伝送線２１を介し
てＨＥＭＴ１４のソース電極１４ｂと接続されている。
【００３２】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【００３３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明によれば、半導体基板に容易にバイアホー
ルを形成することができるという効果がある。 （２）本発明によれば、上記効果（１）により、ＦＥＴ
のソース抵抗を低減させるとともに寄生容量を減少させ
ることができるという効果がある。 （３）本発明によれば、上記効果（２）により、半導体
装置の性能を向上させることができるという効果があ
る。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明によれば、半導体基板に容易にバイアホー
ルを形成することができるという効果がある。 （２）本発明によれば、上記効果（１）により、ＦＥＴ
のソース抵抗を低減させるとともに寄生容量を減少させ
ることができるという効果がある。 （３）本発明によれば、上記効果（２）により、半導体
装置の性能を向上させることができるという効果があ
る。
【図１】本発明の一実施の形態である半導体装置を示す
縦断面図である。
縦断面図である。
【図２】本発明の一実施の形態である半導体装置の製造
方法を工程毎に示す縦断面図である。
方法を工程毎に示す縦断面図である。
【図３】本発明の一実施の形態である半導体装置の製造
方法を工程毎に示す縦断面図である。
方法を工程毎に示す縦断面図である。
【図４】本発明の一実施の形態である半導体装置の製造
方法を工程毎に示す縦断面図である。
方法を工程毎に示す縦断面図である。
【図５】本発明の一実施の形態である半導体装置の製造
方法を工程毎に示す縦断面図である。
方法を工程毎に示す縦断面図である。
【図６】本発明の一実施の形態である半導体装置の製造
方法を工程毎に示す縦断面図である。
方法を工程毎に示す縦断面図である。
【図７】本発明の一実施の形態である半導体装置の製造
方法を工程毎に示す縦断面図である。
方法を工程毎に示す縦断面図である。
【図８】本発明の一実施の形態である半導体装置の製造
方法を工程毎に示す縦断面図である。
方法を工程毎に示す縦断面図である。
【図９】本発明の一実施の形態である半導体装置の製造
方法を工程毎に示す縦断面図である。
方法を工程毎に示す縦断面図である。
【図１０】本発明の一実施の形態である半導体装置の製
造方法を工程毎に示す縦断面図である。
造方法を工程毎に示す縦断面図である。
【図１１】本発明の一実施の形態である半導体装置の製
造方法によるＭＭＩＣを示す縦断面図である。
造方法によるＭＭＩＣを示す縦断面図である。
１…半導体基板、２…エピタキシャル層、２ａ…バッフ
ァ層、２ｂ…電子供給層、２ｃ…カバー層、２ｄ…キャ
ップ層、３…ゲート電極、４…ドレイン電極、５ａ…ソ
ース電極、５ｂ…バイアホール配線、６…ソース電極、
７…絶縁膜、８…ウェハ、９…フィルム、１０…ＢＧテ
ープ、１１…レジストマスク、１２…治具、１３…金属
膜、１４…ＨＥＭＴ、１４ａ…ドレイン電極、１４ｂ…
ソース電極、１５…抵抗、１６…絶縁膜、１７ａ，１７
ｂ，２１…伝送線、１８…誘電体膜、１９…金属膜、２
０ａ…電極、２０ｂ…バイアホール配線。
ァ層、２ｂ…電子供給層、２ｃ…カバー層、２ｄ…キャ
ップ層、３…ゲート電極、４…ドレイン電極、５ａ…ソ
ース電極、５ｂ…バイアホール配線、６…ソース電極、
７…絶縁膜、８…ウェハ、９…フィルム、１０…ＢＧテ
ープ、１１…レジストマスク、１２…治具、１３…金属
膜、１４…ＨＥＭＴ、１４ａ…ドレイン電極、１４ｂ…
ソース電極、１５…抵抗、１６…絶縁膜、１７ａ，１７
ｂ，２１…伝送線、１８…誘電体膜、１９…金属膜、２
０ａ…電極、２０ｂ…バイアホール配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/095 Ｈ０１Ｌ 29/80 Ｈ 29/778 Ｆターム(参考） 4M104 AA05 CC01 DD07 DD15 DD37 DD52 FF02 GG12 GG13 5F033 GG02 HH13 MM05 MM30 PP15 PP27 QQ07 QQ37 QQ46 XX10 XX24 5F102 FA03 GA16 GA17 GB02 GC01 GD01 GJ05 GK04 GM05 GM06 GN05 GQ01 GR04 GT03 GV07 HC00 HC01 HC15 HC29 HC30
Claims (5)
- 【請求項１】 半導体基板主面に半導体素子の形成され
た半導体装置の製造方法において、 前記半導体基板主面に光透過性のフィルムを貼り付ける
工程と、 前記半導体基板の裏面を研磨する工程と、 前記フィルムを除去する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記半導体基板裏面側からバイアホール
を形成し、前記半導体素子としてＦＥＴを形成し、その
ＦＥＴのソース電極を前記半導体基板の裏面に形成し、
前記バイアホールによって前記ソース電極を半導体基板
主面のソース領域に接続することを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項３】 前記フィルムが感光性樹脂からなること
を特徴とする請求項１又は請求項２に記載の半導体装置
の製造方法。 - 【請求項４】 前記フィルムがドライフィルムレジスト
であることを特徴とする請求項３に記載の半導体装置の
製造方法。 - 【請求項５】 前記ドライフィルムレジストがネガ型で
あることを特徴とする請求項４に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000071414A JP2001267331A (ja) | 2000-03-15 | 2000-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000071414A JP2001267331A (ja) | 2000-03-15 | 2000-03-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001267331A true JP2001267331A (ja) | 2001-09-28 |
Family
ID=18590004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000071414A Pending JP2001267331A (ja) | 2000-03-15 | 2000-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001267331A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004273527A (ja) * | 2003-03-05 | 2004-09-30 | Nitto Denko Corp | 保護テープの貼付・剥離方法 |
| JP2006295073A (ja) * | 2005-04-14 | 2006-10-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2018200957A (ja) * | 2017-05-26 | 2018-12-20 | パナソニックＩｐマネジメント株式会社 | 素子チップの製造方法 |
| WO2020136808A1 (ja) * | 2018-12-27 | 2020-07-02 | 三菱電機株式会社 | 半導体素子構造 |
| WO2024084621A1 (ja) * | 2022-10-19 | 2024-04-25 | 三菱電機株式会社 | 半導体装置 |
-
2000
- 2000-03-15 JP JP2000071414A patent/JP2001267331A/ja active Pending
Cited By (7)
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|---|---|---|---|---|
| JP2004273527A (ja) * | 2003-03-05 | 2004-09-30 | Nitto Denko Corp | 保護テープの貼付・剥離方法 |
| JP2006295073A (ja) * | 2005-04-14 | 2006-10-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2018200957A (ja) * | 2017-05-26 | 2018-12-20 | パナソニックＩｐマネジメント株式会社 | 素子チップの製造方法 |
| WO2020136808A1 (ja) * | 2018-12-27 | 2020-07-02 | 三菱電機株式会社 | 半導体素子構造 |
| JPWO2020136808A1 (ja) * | 2018-12-27 | 2021-09-30 | 三菱電機株式会社 | 半導体素子構造 |
| JP7076576B2 (ja) | 2018-12-27 | 2022-05-27 | 三菱電機株式会社 | 半導体素子構造 |
| WO2024084621A1 (ja) * | 2022-10-19 | 2024-04-25 | 三菱電機株式会社 | 半導体装置 |
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