WO2020136808A1 - 半導体素子構造 - Google Patents

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Definitions

  • This application relates to a semiconductor device structure.
  • Patent Document 1 there is a method in which a barrier metal is provided between the AuSn solder and the Au that is the source electrode so that Au in the upper layer does not diffuse into the AuSn solder so that corrosion does not occur. It is disclosed.
  • JP-A-2016-46306 (paragraph 0021, FIG. 4)
  • the present application discloses a technique for solving the above problems, and an object thereof is to provide a semiconductor element structure capable of preventing corrosion due to a halogen gas and ensuring long-term reliability.
  • a semiconductor device structure disclosed in the present application includes a SiC substrate having a GaN layer stacked on the surface thereof, a source electrode formed on the surface of the GaN layer, an MIM capacitor formed on the surface of the source electrode, and the SiC.
  • a barrier metal layer having resistance to a halogen element is inserted in the source electrode, so that the penetration of the halogen element, particularly Br into the insulating film existing in the MIM capacitor can be suppressed for a long period of time. be able to.
  • FIG. 3 is a cross-sectional view showing the structure of the semiconductor device structure according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing the method of manufacturing the semiconductor device structure according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing the method of manufacturing the semiconductor device structure according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing the method of manufacturing the semiconductor device structure according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing the method of manufacturing the semiconductor device structure according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing the method of manufacturing the semiconductor device structure according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing the method of manufacturing the semiconductor device structure according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing the method of manufacturing the semiconductor device structure according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing the method of manufacturing the semiconductor device structure according to the first embodiment.
  • FIG. 1 is a sectional view showing the structure of the semiconductor device structure according to the first embodiment.
  • the semiconductor device structure 101 includes a SiC substrate 1, a GaN layer 2 formed on the surface of the SiC substrate 1, an MIM capacitor 3 formed on the surface of the GaN layer 2, and an MIM structure of the MIM capacitor 3.
  • the source electrode 4 includes the lower metal layer 30 and the via hole 5 reaching the source electrode 4 from the back surface of the SiC substrate 1.
  • the MIM capacitor 3 is a thin film capacitor having a MIM (Metal-Insulator-Metal) structure in which an insulating film 32 is sandwiched between a lower metal layer 30 as a first metal layer and an upper metal layer 31 as a second metal layer. Yes, it is an intermediate insulating film for producing capacitance.
  • the insulating film 32 is intended to secure the breakdown voltage, and is not particularly limited as long as it is a film classified as an insulating film such as SiN, SiO 2 , or SiON.
  • the source electrode 4 is composed of a Ti layer 40 for adhering the GaN layer 2 and the MIM capacitor 3 to each other and for making ohmic contact, a barrier metal layer 42 for preventing entry of halogen, and an Au layer for preventing oxidation of the barrier metal layer 42. 41 and the metal layer 30 below the MIM capacitor 3.
  • the material of the barrier metal layer 42 Cr or V having resistance to invasion of Br that deteriorates the insulating film 32 existing in the MIM capacitor 3 among the halogen elements is applied. Since the material of the barrier metal layer 42 is highly stressed, Cr is set to 500 nm or less and V is set to 300 nm or less so as not to give stress to the insulating film 32 of the MIM capacitor 3. In any case of Cr and V, there is no problem if the lower limit is equivalent to 10 atomic layers, but from the viewpoint of controllability of a vapor deposition apparatus and a sputtering apparatus at the time of film formation, 10 nm or more is a barrier. As is desirable in maintaining long-term reliability.
  • the barrier metal layer 42 having resistance to the halogen element is inserted in the source electrode 4 including the metal layer 30 below the MIM capacitor 3, so that the insulating film 32 existing in the MIM capacitor 3 is formed.
  • the invasion of halogen elements, especially Br, is suppressed for a long period of time.
  • FIGS. 2 to 8. 2 to 8 are cross-sectional views showing the manufacturing process of the semiconductor device structure 101 according to the first embodiment.
  • a Ti layer 40 as a source electrode, a barrier metal layer 42, and an Au layer 41 are provided on the surface of the GaN layer 2 of the SiC substrate 1 in which the GaN layer 2 is epitaxially grown as shown in FIG. Stack in sequence.
  • the metal film formation in this step may be performed by any method such as sputtering or vapor deposition.
  • the metal layer 30 below the MIM capacitor 3 is laminated on the surface of the laminated Au layer 41 to form the source electrode.
  • the metal layer 30 below the MIM capacitor 3 is formed by vapor deposition or sputtering.
  • the material of the metal layer 30 is not particularly limited. In some cases, the Au layer 41 may also serve as the metal layer 30.
  • an insulating film 32 is formed on the surface of the stacked metal layers 30, and subsequently, as shown in FIG. 6, an upper metal layer is formed on the surface of the formed insulating film 32.
  • 31 are stacked to form the MIM capacitor 3.
  • the material of the metal layer 31 is not particularly limited. Au is mainly used.
  • a via hole 12 reaching from the back surface side of the SiC substrate 1 to the back surface side of the source electrode 4 is formed by dry etching using SF 6 /O 2 gas.
  • Ni, Cr or the like is used as an etching mask. This is because Ni and Cr have a very high selection ratio (Ni or Cr has an etching rate about 20 times slower) and dry etching resistance with respect to the conditions for etching the SiC substrate 1 and the GaN layer 2. is there.
  • the depth of the hole 12 may be between the back surface of the Ti layer 40 and the back surface of the barrier metal layer 42, and the barrier metal layer 42 is not etched.
  • the shape and size of the hole 12 are not particularly limited.
  • a via hole 5 and a back surface electrode 5a are formed on the inside of the hole 12 and the back surface of the SiC substrate 1 by sputtering or vapor deposition. Sputtering is desirable from the aspect of coverage.
  • AuSn is generally used as the material for the via hole 5 and the back electrode 5a, but AuGe or Au alone may be used.
  • the SiC substrate 1 having the GaN layer 2 laminated on the surface, the source electrode 4 formed on the surface of the GaN layer 2, and the source electrode. 4 is provided with a MIM capacitor 3 formed on the front surface of the SiC substrate 1 and a via hole 5 reaching the source electrode 4 from the back surface of the SiC substrate 1.
  • the source electrode 4 includes a barrier metal layer 42, and the bottom of the via hole 5 is the source. Since it is arranged between the back surface of the electrode 4 and the back surface of the barrier metal layer 42, a barrier metal layer having resistance to a halogen element is inserted in the source electrode, so that the insulating film existing in the MIM capacitor can be formed.
  • the present invention is not limited to this. It may have a two-layer structure of a Cr layer and a V layer, or a mixed crystal layer of Cr and V.
  • a chemical that reacts with Cr or V is used in the chemical treatment of acid or alkali in the wafer process after the opening of the via hole, any of the laminated structures is obtained.
  • the stacking order of the Cr layer and the V layer is not particularly limited.
  • it may have a three-layer structure of a Cr layer, a V layer and a Ni layer, or a mixed crystal layer of Cr, V and Ni.
  • a Cr layer, a V layer and a Ni layer, or a mixed crystal layer of Cr, V and Ni may have a three-layer structure of a Cr layer, a V layer and a Ni layer, or a mixed crystal layer of Cr, V and Ni.
  • the order of stacking the Cr layer, the V layer and the Ni layer is not particularly limited.
  • the barrier metal used for the barrier metal layer 42 is not limited to the above types. Any metal having a halogen barrier property can be applied. At the same time, when forming an MIM structure and other electrodes or structures that may be deteriorated by a halogen element not directly under the source electrode but under the drain electrode, for example, it is imaginable that a similar barrier metal can be provided for protection. It's not difficult.

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Abstract

表面にＧａＮ層（２）が積層されたＳｉＣ基板（１）と、ＧａＮ層（２）の表面に形成されたソース電極（４）と、ソース電極（４）の表面に形成されたＭＩＭキャパシタ（３）と、ＳｉＣ基板（１）の裏面からソース電極（４）に達するビアホール（５）とを備え、ソース電極（４）には、バリアメタル層（４２）が含まれ、ビアホール（５）の深さを、ソース電極（４）の裏面からバリアメタル層（４２）の裏面の間とすることで、ＭＩＭキャパシタ中に存在する絶縁膜に対してハロゲン元素、特にＢｒの侵入を長期にわたって抑制する。

Description

半導体素子構造
　本願は、半導体素子構造に関するものである。
　従来、半導体素子においては、ワイヤー配線を設けることで乗ってくる容量により半導体の特に周波数特性が劣化するという問題があった。そのため、現状ではワイヤー配線による容量を少なくするために、ソース電極ないしはソース電極から引き延ばしたパッド裏面から導通を取るためのビアホールを設けることが一般的となっている。この構造は、ウエハプロセス完了後の組立工程で導通を取るワイヤーを打つことと比較して、プロセス途中に形成する必要があるため、ＡｕＳｎはんだで導通を取る際、ソース電極ないしはソース電極から引き出されたパッド下のビアホール内に侵入してきたＡｕＳｎはんだにＡｕが拡散することで、電極の腐食および断線が発生する。
　その問題の対策として、例えば特許文献１では、ＡｕＳｎはんだとソース電極であるＡｕの間にバリアメタルを設けることで上層のＡｕがＡｕＳｎはんだに拡散しないようにすることで腐食などが発生しない手法が開示されている。
特開２０１６－４６３０６号公報（段落００２１、図４）
　しかしながら、上記の手法はＡｕの拡散による腐食および断線とドライ加工時のストッパ層としての効果にだけ注目しており、例えば半導体上に素子を集積したＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ　Ｍｉｃｒｏｗａｖｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ、モノリシック・マイクロ波集積回路）上で多用されるＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）構造のＭＩＭキャパシタ下にビアホールを形成する場合において、ハロゲンガスがＭＩＭキャパシタまで侵入することによるＭＩＭ構造の絶縁膜劣化の抑制に関しては考慮されていない。ＭＩＭキャパシタ直下にビアホールを形成した場合には、ハロゲンガス（特に難燃性基板などに含まれるＢｒ）がＡｕを通して、ＭＩＭキャパシタである絶縁膜に拡散することで容量が変化すること、信頼性に影響を与えるリーク電流が変化すること、またはメタル中に含まれるＴｉ、Ｎｂ、Ｍｏなどが拡散してきたＢｒにより腐食することを防ぐことが困難であるという問題があった。
　本願は、上記のような課題を解決するための技術を開示するものであり、ハロゲンガスによる腐食を防ぎ、長期信頼性を確保可能な半導体素子構造を提供することを目的とする。
　本願に開示される半導体素子構造は、表面にＧａＮ層が積層されたＳｉＣ基板と、前記ＧａＮ層の表面に形成されたソース電極と、前記ソース電極の表面に形成されたＭＩＭキャパシタと、前記ＳｉＣ基板の裏面から前記ソース電極に達するビアホールとを備え、前記ソース電極には、バリアメタル層が含まれ、前記ビアホールの底は、前記ソース電極の裏面から前記バリアメタル層の裏面の間にあることを特徴とする。
　本願によれば、ソース電極に、ハロゲン元素に対する耐性を有するバリアメタル層を挿入した構成とすることで、ＭＩＭキャパシタ中に存在する絶縁膜に対してハロゲン元素、特にＢｒの侵入を長期にわたって抑制することができる。
実施の形態１による半導体素子構造の構成を示す断面図である。 実施の形態１による半導体素子構造の製造方法を示す断面図である。 実施の形態１による半導体素子構造の製造方法を示す断面図である。 実施の形態１による半導体素子構造の製造方法を示す断面図である。 実施の形態１による半導体素子構造の製造方法を示す断面図である。 実施の形態１による半導体素子構造の製造方法を示す断面図である。 実施の形態１による半導体素子構造の製造方法を示す断面図である。 実施の形態１による半導体素子構造の製造方法を示す断面図である。
　実施の形態１．
　図１は、実施の形態１における半導体素子構造の構成を示す断面図である。図１に示すように、半導体素子構造１０１は、ＳｉＣ基板１、ＳｉＣ基板１の表面に形成されたＧａＮ層２、ＧａＮ層２の表面に形成されたＭＩＭキャパシタ３、ＭＩＭキャパシタ３のＭＩＭ構造の下側の金属層３０を含むソース電極４、ＳｉＣ基板１の裏面からソース電極４に達するビアホール５から構成される。
　ＭＩＭキャパシタ３は、絶縁膜３２を第１の金属層としての下層の金属層３０と第２の金属層としての上層の金属層３１で挟んだＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）構造の薄膜キャパシタであり、容量を出すための中間絶縁膜である。絶縁膜３２は、耐圧確保が目的であり、ＳｉＮ、ＳｉＯ２、ＳｉＯＮなど絶縁膜に分類される膜であれば、特に限定されない。ソース電極４は、ＧａＮ層２とＭＩＭキャパシタ３との接着およびオーミックコンタクトを取るためのＴｉ層４０と、ハロゲンの進入を防ぐバリアメタル層４２と、バリアメタル層４２の酸化を防ぐためのＡｕ層４１と、ＭＩＭキャパシタ３の下層の金属層３０とからなる。
　バリアメタル層４２の材質は、特にハロゲン元素の中でもＭＩＭキャパシタ３中に存在する絶縁膜３２を劣化させるＢｒの侵入に耐性をもつＣｒまたはＶを適用する。バリアメタル層４２の厚みは、材料自体のストレスが高いことから、ＭＩＭキャパシタ３の絶縁膜３２にストレスによるひずみを与えないように、Ｃｒは５００ｎｍ以下、Ｖは３００ｎｍ以下とする。また、ＣｒおよびＶのいずれの場合であっても、下限は１０原子層相当あれば問題ないが、成膜時の蒸着装置およびスパッタ装置などの制御性の面から１０ｎｍ以上とすることが、バリアとして長期信頼性を維持する上で望ましい。
　このように、ＭＩＭキャパシタ３の下層の金属層３０を含むソース電極４に、ハロゲン元素に対する耐性を有するバリアメタル層４２を挿入した構成とすることで、ＭＩＭキャパシタ３中に存在する絶縁膜３２に対してハロゲン元素、特にＢｒの侵入を長期にわたって抑制する。
　次に、実施の形態１における半導体素子構造１０１の製造方法について、図２から図８に基づき説明する。図２から図８は、実施の形態１による半導体素子構造１０１の製造工程を示す断面図である。
　まず、図２に示す、エピタキシャル成長によるＧａＮ層２を積層したＳｉＣ基板１のＧａＮ層２の表面に、図３に示すように、ソース電極としてのＴｉ層４０、バリアメタル層４２、Ａｕ層４１を順次積層する。この工程のメタル成膜はスパッタ、蒸着など方式を問わない。
　続いて、図４に示すように、積層されたＡｕ層４１の表面に、ＭＩＭキャパシタ３の下層の金属層３０を積層し、ソース電極が形成される。ＭＩＭキャパシタ３の下層の金属層３０は、蒸着法またはスパッタで成膜する。金属層３０の材質は、特に限定されない。場合によってはＡｕ層４１が金属層３０を兼ねてもよい。
　次いで、図５に示すように、積層された金属層３０の表面に、絶縁膜３２を形成し、続いて、図６に示すように、形成された絶縁膜３２の表面に、上層の金属層３１を積層し、ＭＩＭキャパシタ３が形成される。金属層３１の材質は、特に限定されない。主にＡｕが採用される。
　続いて、図７に示すように、ＳｉＣ基板１の裏面側からソース電極４の裏面側に達するビアホール用の穴１２を、ＳＦ６／Ｏ２ガスを用いたドライエッチングにより形成する。穴１２の形成の際には、エッチングマスクとしてＮｉまたはＣｒなどを用いる。これはＮｉおよびＣｒが、ＳｉＣ基板１およびＧａＮ層２をエッチングする条件に対して、極めて選択比が高く（ＮｉまたはＣｒの方が２０倍程度エッチングレートが遅い）、ドライエッチング耐性を有するからである。穴１２の深さは、Ｔｉ層４０の裏面からバリアメタル層４２の裏面までの間であればよく、バリアメタル層４２はエッチングしない。穴１２の形状および寸法は、特に限定されない。
　最後に、図８に示すように、ソース電極４から裏面側に導通を取るために、穴１２の内側およびＳｉＣ基板１の裏面に、ビアホール５および裏面電極５ａをスパッタもしくは蒸着で形成する。被覆率の面からはスパッタが望ましい。ビアホール５および裏面電極５ａの材質は、一般的にＡｕＳｎが用いられるが、ＡｕＧｅまたはＡｕ単体でもよい。
　以上のように、本実施の形態１にかかる半導体素子構造１０１によれば、表面にＧａＮ層２が積層されたＳｉＣ基板１と、ＧａＮ層２の表面に形成されたソース電極４と、ソース電極４の表面に形成されたＭＩＭキャパシタ３と、ＳｉＣ基板１の裏面からソース電極４に達するビアホール５とを備え、ソース電極４には、バリアメタル層４２が含まれ、ビアホール５の底は、ソース電極４の裏面からバリアメタル層４２の裏面の間にあるようにしたので、ソース電極にハロゲン元素に対する耐性を有するバリアメタル層を挿入した構成とすることで、ＭＩＭキャパシタ中に存在する絶縁膜に対してハロゲン元素、特にＢｒの侵入を長期にわたって抑制するでき、ハロゲン元素が絶縁膜またはメタルに混入することで発生する腐食および絶縁膜の絶縁性低下によるリーク電流の増大（素子信頼性の低下）を長期にわたって抑制し、高信頼性な素子を提供することが可能となる。
　なお、上記実施の形態１では、ソース電極４のバリアメタル層４２が一層構造である場合を示したが、これに限るものではない。Ｃｒ層とＶ層の二層構造としてもよいし、ＣｒとＶの混晶の層としてもよい。この場合、上記実施の形態１での効果に加えて、ビアホールの開口後のウエハプロセスで酸またはアルカリの薬液処理をする際、ＣｒまたはＶと反応する薬品を使った場合でも、積層構造のいずれかの層目で反応を止めたり、混晶比により耐性をコントロールすることで、バリアメタル単体では適用困難な薬液処理を実施することが可能となり、裏面処理プロセスの自由度を拡大することができる。なお、二層構造の場合、Ｃｒ層とＶ層の積層順は特に限定されない。
　また、Ｃｒ層、Ｖ層およびＮｉ層の三層構造としてもよいし、Ｃｒ、ＶおよびＮｉの混晶の層としてもよい。この場合、上記Ｃｒ層とＶ層の二層構造およびＣｒとＶの混晶の層と同様の効果が得られるだけでなく、ビアホールの開口時のドライエッチング耐性の向上を図ることができ、裏面処理プロセスの自由度を拡大することができる。なお、三層構造の場合、Ｃｒ層、Ｖ層およびＮｉ層の積層順は特に限定されない。
　また、バリアメタル層４２に用いるバリアメタルは、上記の種類に限るものではない。ハロゲンバリア性を有するメタルであれば適用可能である。同時にソース電極直下ではなくたとえばドレイン電極直下などにＭＩＭ構造およびその他、ハロゲン元素による劣化が懸念される電極もしくは構造を形成する場合、同様のバリアメタルを設けて保護することが可能なことは想像に難くない。
　本願は、様々な例示的な実施の形態及び実施例が記載されているが、実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の構成要素と組み合わせる場合が含まれるものとする。
　１　ＳｉＣ基板、２　ＧａＮ層、３　ＭＩＭキャパシタ、４　ソース電極、５　ビアホール、４２　バリアメタル層、１０１　半導体素子構造。

Claims (10)

  1. 　表面にＧａＮ層が積層されたＳｉＣ基板と、
    　前記ＧａＮ層の表面に形成されたソース電極と、
    　前記ソース電極の表面に形成されたＭＩＭキャパシタと、
    　前記ＳｉＣ基板の裏面から前記ソース電極に達するビアホールと
    を備え、
    　前記ソース電極には、バリアメタル層が含まれ、
    　前記ビアホールの底は、前記ソース電極の裏面から前記バリアメタル層の裏面の間にあることを特徴とする半導体素子構造。
  2. 　前記バリアメタル層は、ＣｒまたはＶからなることを特徴とする請求項１に記載の半導体素子構造。
  3. 　前記バリアメタル層は、Ｃｒ層とＶ層の二層からなることを特徴とする請求項１に記載の半導体素子構造。
  4. 　前記バリアメタル層は、ＣｒとＶの混晶からなることを特徴とする請求項１に記載の半導体素子構造。
  5. 　前記バリアメタル層は、Ｃｒ層、Ｖ層およびＮｉ層の三層からなることを特徴とする請求項１に記載の半導体素子構造。
  6. 　　前記バリアメタル層は、Ｃｒ、ＶおよびＮｉの混晶からなることを特徴とする請求項１に記載の半導体素子構造。
  7. 　前記ＭＩＭキャパシタは、前記ソース電極の表面に形成された第１の金属層と第２の金属層とで挟んだ絶縁膜であることを特徴とする請求項１から請求項６のいずれか１項に記載の半導体素子構造。
  8. 　前記ソース電極は、前記ＧａＮ層の表面にＴｉ層、前記バリアメタル層、Ａｕ層と順次積層されたことを特徴とする請求項７に記載の半導体素子構造。
  9. 　前記ソース電極のＡｕ層は、前記ＭＩＭキャパシタの第１の金属層を兼ねることを特徴とする請求項８に記載の半導体素子構造。
  10. 　前記ソース電極の代わりに、ドレイン電極であることを特徴とする請求項１から請求項９のいずれか１項に記載の半導体素子構造。
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