KR100368700B1 - 컨택트 홀 - Google Patents

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KR100368700B1
KR100368700B1 KR10-2000-0030945A KR20000030945A KR100368700B1 KR 100368700 B1 KR100368700 B1 KR 100368700B1 KR 20000030945 A KR20000030945 A KR 20000030945A KR 100368700 B1 KR100368700 B1 KR 100368700B1
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닛본 덴기 가부시끼가이샤
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Abstract

층간 절연막이 형성되는 반도체 기판 위에, 컨택트 홀(1)의 일단은 층간 절연막의 표면내에 개구되어 있으며, 컨택트 홀의 다른 단은 반도체 기판의 표면을 관통한다. 반도체 기판에서 오버에칭되는 컨택트 홀의 제2 부분에서, 오버에칭되는 부분의 측면적(S1)이 바닥면적(S2)보다 크도록 오버에칭이 깊게 실시되며, 그 때문에 측면적(S1)은 보다 넓게 점유될 수 있으며, 컨택트 홀과 반도체 기판간의 접촉 면적이 확대될 수 있다.

Description

컨택트 홀{CONTACT HOLE}
본 발명은 반도체 장치에 형성되는 미세한 컨택트 홀 및 특히, 컨택트 홀과 반도체 기판이 서로 접촉하여 큰 접촉 면적을 가지면서 안정된 접촉 저항을 갖는 컨택트 홀에 관한 것이다.
최근에, 반도체 장치의 고집적화로, 반도체 장치에 형성되는 컨택트 홀은 종횡비가 증가되고, 미세해진다. 이렇게 미세하게 형성된 컨택트 홀에서, Ti/TiN의 2층 구조로 형성되는 장벽 금속을 형성하는 고융점 박막 금속을 플라즈마 처리로 형성하는 성막 방법이 일본 공개 특허 공보 제96-176823호에 개시되어 있다(종래 기술 1).
도 1은 종래 기술 1에 설명된 기판 위의 컨택트 홀을 도시하는 단면도이다. 도 1에 도시된 바와 같이, 실리콘 기판(101)에 이르는 직경이 0.2㎛이고 종횡비가 5인 컨택트 홀(103)이 실리콘 기판(101)에 적층된 실리콘 산화물로 이루어진 층간 절연막(102)내에 개구되어 있다. ECR(Electron Cyclotron Resonance) 플라즈마 CVD (Chemical Vapor Deposition) 장치를 사용하여, 실리콘 기판(101)위의 자연 산화막이 소정의 조건 하에서 제거된다. 그 후에, Ti 막(105)은 상기 장치에 의해서 그 전체 표면 위에 형성된다. 즉시 반응(immediate reaction)이 그 위의 Ti와 Si간에서 발생하기 때문에, TiSi2막(106)은 컨택트 홀(103)에 있는 실리콘 기판(101)위에 형성된다는 것에 유의해야 한다. Ti 막(107)은 Ti 막(105) 및 TiSi2막(106)위에 형성되고, TiN 막(108)은 또한 그 위에 형성된다. 상술한 바와 같이, Ti/TiN의 2층 구조를 갖는 장벽 금속을 형성하여 실리콘 기판(101)과 상부 배선 층간의 계면에서 저저항 오믹 접촉(low-resistance ohmic contact)을 보증하고 적은 누설 전류를 실현시키는 것을 가능하게 한다.
일본 공개 특허 공보 제97-232667호는 전극 접촉의 측벽에 고저항 영역이 형성되는 화합물 반도체 장치를 개시하고 있다(종래 기술 2).
도 2는 종래 기술 2에서 설명된 화합물 반도체 장치를 제조하는 방법의 하나의 단계를 도시하는 단면도이다. 반절연성 GaAs 단결정인 기판(201)상에, 다수의 반도체 층을 포함하는 적층 반도체 구조부(207)가 에피택셜 성장되어 있다. 적층 반도체 구조부(207)는 기판(201) 위에 직접적으로 또는 버퍼 층을 개제하여 순차 에피택셜 성장된 제1 도전형에 의한 제1 클래드 층(202), 그 상층의 활성층(203), 다시 그 상층의 제2 도전형에 의한 제2 클래드층(204), 다시 그 상층에, 중앙에서 도 2의 지면과 직교하는 방향으로 신장하는 스트라이프 형상의 전류 통로로서 작용하는 결여부(205a)를 갖는 제1 도전형의 전류 협착층(205), 다시 이들 상층에 결여부(205a)를 통해서 제2 클래드 층에 연접하는 이들과 동일한 도전형(제2 도전형)의 캡층(206)으로 구성되어 있다. 적층 반도체 구조부(207)상에서, 전류 협착층(205)의 결여부(205a)와 소정의 거리에서 에칭 윈도우(208a)로 제공되는 SiO2로 이루어진 절연층(208)이 형성된다. 게다가, 에칭 윈도우(208a)에서 전극 도출을 요하는 반도체 영역의 제1 클래드 층(202)에 접속되어 있는 전극(214)이 형성된다. 전극(214)용으로서, 두께 d1의 고저항 영역(212)이 직경이 Wc인 컨택트 홀의 측면에 형성된다. 또한, 직경 WR의 전극 컨택트 요면부(213)는 컨택트 홀의 하부가 제1 클래드 층(202)과 접촉하는 위치에 형성된다. 컨택트 홀내의 고저항 영역(212)이 적층 반도체 구조부(207)의 제1 클래드 층에 이른다 하여도, 상기 영역(212)은 클래드 층(202)의 전체 두께를 가로지르지 않는 깊이에 형성된다. 고저항 영역(212)내에, 고저항 영역(212)보다 더 깊은 제1 클래드 층(202)에 이르는 전극 컨택트 요면부(213)가 선택적으로 형성된다. 전극 컨택트 요면부(213)를 통해 노출된 클래드 층(202)과 접촉하는 전극(214)은 적층 반도체 구조부(207)에서 도출된다.
표면에 위치하지 않는 전극 도출 반도체 영역(예를 들어, 제1 클래드 층(202))에 대한 컨택트 전극이 표면 측으로 도출되도록 하는 플래너(planar) 구성이 채택된다. 따라서, 이 플래너 구성은 모놀리식(monolithic) 반도체 집적 회로를 완성하고, 또한 각 전극에 외부 배선 또는 회로의 접속을 용이하게 한다.
종래에, 상술한 바와 같은 컨택트 홀, 또는 비아 홀(via hole)의 형상은 다음의 특징이 있다. 도 3은 종래의 컨택트 홀을 도시하는 사시도이다. 도 3에 도시된 바와 같이, 층간 절연막(23)이 형성된 반도체 기판(22)에서, 컨택트 홀(21)의 일단은 층간 절연막(23)의 표면(23a)에 개구되고, 다른 단은 층간 절연막(23)과 반도체 기판(22)의 표면(22a)을 관통한다. 즉, 컨택트 홀(21)은, 반도체 기판(22)에 비하여 오버에칭(overetching)된다. 전극이 도출되는 반도체 기판(22)에서 오버에칭된 컨택트 홀(21)의 일부에서, 반도체 기판(22)에서 오버에칭된 컨택트 홀(21)의 깊이 d2는 반도체 기판(22) 내의 컨택트 홀(21)의 하면의 반경 r2보다 작다.
그러나, 반도체 장치의 고집적화 및 미세화에 따른 결과로 컨택트 홀의 크기가 감소하면, 컨택트 홀의 직경 또한 작아지고, 부득이하게 컨택트 홀의 표면적도 매우 작아진다. 도 4는 반도체 기판과 컨택트 홀간의 접촉 면적에 대한 접촉 저항의 의존성의 한 예를 도시하는 그래프이고, 여기서 수평축은 그들간의 접촉 면적을 표시하고, 수직 축은 접촉 저항을 표시한다. 도 4에 도시한 바와 같이, 접촉 저항은 기판과 컨택트 홀간의 접촉 면적이 감소함에 따라 지수 함수적으로 증가한다. 도 4에 도시된 경향 때문에, 특히 반경이 대략 0.4㎛ 이하인 미세한 컨택트 홀에서, 컨택트 홀과 기판간의 접촉 면적을 충분하게 신장시키고, 안정된 접촉 저항을 얻는 것은 불가능하게 된다.
본 발명의 목적은 반도체 기판과 얇은 금속막간의 접촉 면적을 증가시키고, 접촉 면적이 매우 작을지라도 안정된 접촉 저항을 얻을 수 있는 컨택트 홀을 제공하는 것이다.
본 발명의 제1 특징에 의한 컨택트 홀은 반도체 기판에 제공되는 절연막을 관통하는 제1 부분, 및 반도체 기판에서 오버에칭되는 제2 부분을 포함한다. 상기 제2 부분의 측면적은 상기 제2 부분의 바닥면적보다 크다.
바람직하게는, 반도체 기판의 상기 제2 부분의 하면은 원형 형상을 갖고, 상기 제2 부분의 깊이는 r/2이상이며, 여기서 r은 원의 반경이다.
본 발명의 제2 특징에 의한 컨택트 홀은 반도체 기판에 제공되는 절연막을 관통하는 제1 부분, 및 반도체 기판에서 오버에칭되는 제2 부분을 포함한다. 상기 제2 부분의 표면적은 반도체 기판의 표면이 상기 제2 부분을 절단하는 절단면의 단면적의 2배 이상이 된다.
바람직하게는, 반도체 기판의 표면은 확산층으로 형성되고, 상기 제2 부분은 확산층에서 오버에칭된다.
더욱 바람직하게는, 반도체 기판의 표면은 필드 절연막으로 형성되고, 상기 제1 부분은 상기 필드 절연막에 제공되는 절연막과 필드 절연막을 관통하고, 상기 제2 부분은 반도체 기판에서 오버에칭된다.
본 발명에서, 반도체 기판내로 오버에칭이 깊게 실시됨에 따라 오버에칭되는 반도체 기판의 제2 부분의 표면적, 즉, 제2 부분과 반도체 기판간의 접촉 면적을 증가시키는 것은 가능한 일이다. 이것은 컨택트 홀의 하면 면적이 작아도, 컨택트 홀과 반도체 기판간의 접촉 면적을 증가시키고, 따라서 안정된 접촉 저항을 얻을 수 있게 된다.
본 발명의 제3 특징에 의한 컨택트 홀은 반도체 기판 위에 형성된 도전층에 제공되는 절연막을 관통하는 제1 부분, 및 상기 도전층에서 오버에칭되는 제2 부분을 포함한다. 상기 제2 부분의 측면적은 상기 도전층내에 상기 제2 부분의 바닥면적보다 크다.
본 발명의 제4 특징에 의한 컨택트 홀은 반도체 기판 위에 형성된 도전층에 제공된 절연막을 관통하는 제1 부분, 및 상기 도전층에서 오버에칭되는 제2 부분을 포함한다. 상기 제2 부분의 표면적은 도전층의 표면이 상기 제2 부분을 절단한 절단면의 단면적의 2배 이상이 된다.
본 발명에서, 도전층내로 오버에칭이 깊게 실시됨에 따라 오버에칭된 도전층의 상기 제2 부분의 표면적, 즉, 제2 부분과 도전층간의 접촉 면적을 증가시킬 수 있게 된다. 이것은 컨택트 홀의 하면 면적이 작아도 컨택트 홀과 도전층간의 접촉 면적을 증가시키고, 따라서 안정된 접촉 저항을 얻을 수 있게 된다.
도 1은 일본 공개 특허 공보 제96-176823호에 설명된 컨택트 홀내에 TiN 막이 형성되는 상태를 도시하는 단면도.
도 2는 일본 공개 특허 공보 제97-232667호에 설명된 화합물 반도체 장치를 제조하는 방법의 단계를 도시하는 단면도.
도 3은 종래의 컨택트 홀을 도시하는 사시도.
도 4는 기판 및 컨택트 홀간의 접촉 면적에 대한 접촉 저항의 의존성(dependency)의 한 예를 도시하는 그래프.
도 5는 본 발명의 제1 실시예에 따른 컨택트 홀을 도시하는 사시도.
도 6a 내지 6c는 본 발명의 제1 실시예에 따른 컨택트 홀을 제조하는 방법의 순차적인 단계를 도시하는 단면도.
도 7은 본 발명의 제2 실시예에 따른 컨택트 홀을 도시하는 사시도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11, 103 : 컨택트 홀
2, 12 : 반도체 기판
3, 13 : 절연막
101 : 실리콘 기판
202 : 제1 클래드 층
203 : 활성층
204 : 제2 클래드 층
205 : 전류 협착층
205a : 결여부
207 : 적층 반도체 구조부
208 : 절연층
208a : 에칭 윈도우
본 발명의 제1 실시예에 의한 컨택트 홀은 첨부된 도면을 참조하여 이후에 구체적으로 설명될 것이다. 도 5는 본 발명의 제1 실시예의 컨택트 홀을 도시하는 사시도이다.
도 5에 도시된 바와 같이, 층간 절연막(3)이 형성되는 반도체 기판(2)상에, 컨택트 홀(1)의 일단은 층간 절연막(3)의 표면(3a)에 개구되어 있고, 컨택트 홀의 다른 단은 층간 절연막(3) 및 반도체 기판(2)의 표면(2a)을 관통한다. 즉, 컨택트 홀(1)은 반도체 기판에 제공되는 층간 절연막을 관통하는 제1 부분, 및 반도체 기판에서 오버에칭되는 제2 부분을 갖는다. 컨택트 홀(1)이 반도체 기판(2)의 표면(2a)을 관통하는 반도체 기판(2)에서 오버에칭이 실시되는 제2 부분과 반도체 기판(2)간의 접촉 면적에서, 측면적(S1)과 바닥면적(S2)은 다음의 수학식(1)을 만족한다.
여기서 d는 반도체 기판(2)으로 오버에칭된 깊이이며, r은 반도체 기판(2)내의 컨택트 홀(1)의 바닥의 반경이다.
즉, 컨택트 홀(1)을 반도체 기판(2)내에서 오버에칭할 때, 도 5의 d와 r은 다음의 수학식(2)을 만족한다.
상술한 바와 같이, 컨택트 홀(1)과 반도체 기판(2)간의 접촉 면적에서, 반도체 기판(2)에서 오버에칭되는 부분의 측면적(S1)이 반도체 기판(2)에서 컨택트 홀(1)의 바닥면적(S2)보다 크도록 구성된 컨택트 홀(1)은 반도체 기판(2)의 오버에칭 양을 조정하여 형성된다. 이 관계는 예를 들어, 컨택트 홀(2)의 직경이 0.2㎛이면, 오버에칭의 깊이 d는 50㎚ 이상으로 설정하고, 컨택트 홀(1)의 직경이 0.1㎛이면, 오버에칭의 깊이 d는 25㎚ 이상으로 설정한다. 따라서, 컨택트 홀의 바닥면적이 작더라도 측면적은 확장시킬 수 있으므로, 컨택트 홀과 기판간의 접촉 면적은 증가될 수 있고, 안정된 접촉 저항을 얻을 수 있다.
이제, 본 실시예에 의한 컨택트 홀을 제조하는 방법이 설명될 것이다. 도 6a 내지 6c는 컨택트 홀을 제조하는 방법의 순차적인 단계를 도시하는 단면도이다. 도 6a와 같이, 층간 절연막(3)은 반도체 기판(2)의 표면에 형성된다. 열산화막, CVD 방법으로 형성되는 산화막, BPSG막(예를 들어, B와 P가 부가된 SiO2막), 또는 기타 다른 절연막들은 층간 절연막(3)으로서 사용될 수 있다.
이어서, 도 6b에 도시된 바와 같이, 층간 절연막(3)을 관통하고 반도체 기판(2)에 이르는 컨택트 홀(1)이 형성된다. 컨택트 홀(1)을 형성하는 방법으로서, 예를 들면 포토리소그래피(photolithography)로 선택적인 에칭을 하여 반도체 기판(2)을 개구하고(excavating) 반도체 기판내에 에칭 윈도우를 만드는 방법처럼, 에칭을 선택적으로 실시하는 방법이 있다. 이때에, 반도체 기판(2)에서 오버에칭되는 부분에서의 컨택트 홀의 측면적이 바닥면적보다 크도록 오버에칭이 깊게 실시된다. 상세하게, 상술한 바와 같이, 오버에칭은 d(오버에칭 깊이) ≥r(컨택트 홀 밑 반경)/2가 되도록 깊게 실시된다. 결과적으로, 미세한 컨택트 홀에서 전체 바닥면적이 작더라도, 깊은 오버에칭으로 인해 넓은 측면적이 확보되어 기판과 컨택트 홀간의 접촉 면적이 증가한다.
또한 도 6c에 도시된 바와 같이, 장벽 금속(4), 매립 플러그(embedded plug)(5), 배선(6)등은 종래의 방법으로 형성되고, 배선과 기판은 서로 접속된다.
본 실시예는 반도체 기판의 표면에 개구되는 컨택트 홀의 예를 도시한다. 기판 표면의 상태는 확산층 또는, 필요에 따라 필드 절연막에 의해 생성될 수 있다. 기판 표면이 확산층으로 형성되면, 컨택트 홀은 확산층에서 오버에칭된다. 기판 표면이 필드 절연막으로 형성되면, 컨택트 홀은 필드 절연막 위의 층간 절연막과 필드 절연막을 관통하고 반도체 기판에서 오버에칭된다.
도 4에 도시된 바와 같이 컨택트 홀의 접촉 저항은 주로 기판과 컨택트 홀간의 접촉 면적에 의존하고, 따라서, 그들간의 접촉 면적이 감소함에 따라 접촉 저항은 지수 함수적으로 증가한다. 그러나, 본 실시예의 형상을 갖는 컨택트 홀을 형성함으로써, 기판과 컨택트 홀간의 접촉 면적은 그의 바닥면적이 감소하더라도 그들의 측면적은 증가되도록 설계될 수 있고, 그러므로, 컨택트 홀의 직경이 더욱더 미세해짐에도 불구하고 그들간의 접촉 면적을 감소시킬 필요가 없다. 그러므로, 미세한 컨택트 홀에서조차도 안정된 접촉 저항을 얻을 수 있다.
이제, 본 발명의 제2 실시예가 설명될 것이다. 도 7은 본 실시예에서 형성된 컨택트 홀을 도시하는 사시도이다. 도 7에 도시된 바와 같이, 컨택트 홀(11)의 일단은 층간 절연막(13)의 표면(13a)에 개구되고, 컨택트 홀의 다른 단은 층간 절연막(13) 및 반도체 기판(12)의 표면(12a)을 관통한다. 컨택트 홀(11)이 반도체 기판(12)에서 오버에칭되는 부분(제2 부분)에서, 오버에칭된 부분의 표면적(S3)이 기판 표면(12a)이 오버에칭되는 부분을 절단한 절단면의 단면적(S4)의 2배 이상이 되는 컨택트 홀(11)과 반도체 기판(12)간의 접촉 면적이 되도록 반도체 기판(12)에서 오버에칭이 깊게 실시된다. 본 실시예에서, 반도체 기판(12)내 컨택트 홀(11)의 형상은 바닥 표면에서 평면이 아니라 커브를 이룬다. 이 대신에, 도 5에 도시된 바와 같이 원통형이 될 수도 있다.
또한, 본 실시예에서, 넓은 컨택트 홀과 기판간의 접촉 면적을 얻는 것과 안정된 접촉 저항을 얻는 것은 가능한 일이다.
제1 및 제2 실시예에서, 컨택트 홀은 반도체 기판에 접속되어 있다. 이 대신에, 컨택트 홀은 반도체 기판상에 제공되는 도전층, 또한 도전층 위의 층에 접속될 수 있다. 그 상세는 다음과 같다. 도전층은 반도체 기판과 도전층간에 층간 절연막 사이에 배치되도록 형성된다. 이 도전층 위에 절연막은 추가로 형성된다. 또한 도전층상에 제공되는 절연막에 컨택트 홀을 형성할 때, 컨택트 홀은 도전층상에 제공되는 절연막을 관통하고, 도전층에서 오버에칭되도록 형성된다. 제1 및 제2 실시예에서와 같이, 이 예에서, 도전층에서 오버에칭되는 컨택트 홀 부분의 측면적은 컨택트 홀 부분의 바닥면적보다 크게 된다. 필요에 따라, 도전층에서 오버에칭되는 컨택트 홀의 일부에서, 컨택트 홀과 도전층간의 접촉 표면인 오버에칭되는 부분의 표면적이 도전층의 표면이 오버에칭되는 부분을 절단하는 절단면의 단면의 2배 이상이 되도록 오버에칭이 깊게 실시된다.
이것은 컨택트 홀과 도전층간의 접촉 면적을 확보하고, 기판뿐만 아니라 기판 위에 제공된 도전층에서도 안정된 저항을 갖는 컨택트 홀을 형성할 수 있게 한다.
또한, 이것은 컨택트 홀과 기판 또는 도전층간의 접촉 면적을 충분하게 확보하고, 전체 직경이 예를 들어, 대략 0.4㎛ 이하인 미세한 컨택트 홀에서조차 안정된 접촉 저항을 얻을 수 있게 한다.
본 발명에 따르면, 반도체 기판과 얇은 금속막간의 접촉 면적을 증가시키고, 접촉 면적이 작더라도 안정된 접촉 저항을 얻을 수 있는 효과가 있다.

Claims (14)

  1. 컨택트 홀에 있어서,
    반도체 기판에 제공되는 절연막을 관통하는 제1 부분; 및
    상기 반도체 기판에서 오버에칭되는 제2 부분을 포함하며,
    상기 제2 부분의 측면적은 상기 제2 부분의 바닥면적(base area)보다 큰 컨택트 홀.
  2. 제1항에 있어서,
    상기 제2 부분의 하면(bottom face)은 원형 형상을 갖고, 상기 오버에칭되는 부분의 깊이 d는 r/2 이상이고, 여기서 r은 상기 원의 반경인 컨택트 홀.
  3. 제1항에 있어서,
    상기 반도체 기판의 표면은 확산층으로 형성되고, 상기 제2 부분은 상기 확산층에서 오버에칭되는 컨택트 홀.
  4. 제1항에 있어서,
    상기 반도체 기판의 표면은 필드 절연막으로 형성되고, 상기 제1 부분은 상기 필드 절연막상에 제공되는 상기 절연막과 상기 필드 절연막을 관통하고, 상기 반도체 기판에서 오버에칭되는 컨택트 홀.
  5. 컨택트 홀에 있어서,
    반도체 기판상에 제공되는 절연막을 관통하는 제1 부분; 및
    상기 반도체 기판에서 오버에칭되는 제2 부분을 포함하며,
    상기 제2 부분의 표면적은 상기 반도체 기판의 표면이 상기 제2 부분을 절단하는 절단면의 단면적의 2배 이상인 컨택트 홀.
  6. 제5항에 있어서,
    상기 반도체 기판의 표면은 확산층으로 형성되고, 상기 제2 부분은 상기 확산층에서 오버에칭되는 컨택트 홀.
  7. 제5항에 있어서,
    상기 반도체 기판의 표면은 필드 절연막으로 형성되고, 상기 제1 부분은 상기 필드 절연막상에 제공되는 상기 절연막과 상기 필드 절연막을 관통하고, 상기 제2 부분은 상기 반도체 기판에서 오버에칭되는 컨택트 홀.
  8. 반도체 기판상에 도전층이 형성되고, 상기 도전층상의 절연막에 형성되는 콘택트 홀에 있어서,
    상기 절연막을 관통하여 상기 도전층내에 오버에칭되는 부분의 측면적이 상기 도전층내에 오버에칭되는 부분의 바닥면적보다 큰 컨택트 홀.
  9. 제8항에 있어서,
    상기 도전층내에 오버에칭되는 부분의 하면은 원형 형상을 갖고, 상기 원형의 반경을 r로 한 때 상기 도전층내에 오버에칭되는 부분의 깊이 d는 r/2 이상인 컨택트 홀.
  10. 삭제
  11. 삭제
  12. 반도체 기판상에 도전층이 형성되고, 상기 도전층상의 절연막에 형성되는 콘택트 홀에 있어서,
    상기 절연막을 관통하여 상기 도전층내에 오버에칭되는 부분의 표면적이, 상기 도전층내에 오버에칭되는 부분을 도전층 표면이 절단하는 절단면의 단면적의 2배 이상인 컨택트 홀.
  13. 삭제
  14. 삭제
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