JP6277693B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、例えば、特開平１０−３０３１９８号公報に開示されているように、裏面側から半導体基板を貫通して表面の電極パッドに達するバイアホール（Via Hole）を備え、このバイアホール内に半田を設ける半導体装置が知られている。この公報にかかる半導体装置は、半導体基板の表面に半導体素子の電極が設けられ、電極の下面に達する開口が半導体基板の裏面に設けられている。この開口内にＡｕ膜とＮｉ膜を順次積層したあと、半導体基板とパッケージ基板をＡｕＳｎ半田を用いて接着している。
特開平１０−３０３１９８号公報 特開平７−０６６３８４号公報 特開２００７−０９５８５３号公報
ニッケルは半田をはじく性質を有する。このため、上記従来の技術にかかる半導体装置ではＮｉ膜と半田との密着性低下により半田内に空気が残った領域が発生するおそれがある。半田内に空気が残ったこの領域は、ボイドとも称される。
バイアホール内の半田は、半導体素子の動作時に発生する熱を拡散させる役割もある。半田内にボイドがあるとそのような熱の拡散を妨げられてしまう。その結果、半田を介した放熱がなされず半導体素子に熱が蓄積し、半導体素子の特性を低下させてしまう。
本発明は、上述のような課題を解決するためになされたもので、バイアホール内に半田を設けた際のボイド発生を抑制することができる半導体装置を提供することを目的とする。
本発明にかかる半導体装置は、
表面と裏面を備え、前記表面に半導体素子および前記半導体素子の電極が設けられ、前記電極の下面に達する開口が前記裏面に設けられた半導体基板と、
前記開口の側面および底面を覆う第１金属層と、
前記開口の内において前記第１金属層を覆うように設けられたバリアメタル層と、
前記バリアメタル層の材料よりも半田に対する密着性が高い材料で形成され、前記開口内において前記バリアメタル層の少なくとも一部を覆うように前記バリアメタル層に積層された第２金属層と、
を備え、
前記第２金属層は、前記バリアメタル層のうち前記底面に重ねられた部分を覆い、前記バリアメタル層のうち前記側面に重ねられた部分を露出させることを特徴とする。
本発明によれば、バイアホール内においてバリアメタル層表面に第２金属層を設けることで、第１金属層と半田の間の反応を防止しつつ半田の密着性を高めたので、バイアホール内に半田を設けた際のボイド発生を抑制することができる。
本発明の実施の形態にかかる半導体装置を示す断面図である。 本発明の実施の形態にかかる半導体装置の製造工程を示す断面図である。 本発明の実施の形態にかかる半導体装置の製造工程を示す断面図である。 本発明の実施の形態にかかる半導体装置の製造工程を示す断面図である。 本発明の実施の形態にかかる半導体装置の製造工程を示す断面図である。 本発明の実施の形態の変形例にかかる半導体装置を示す断面図である。 本発明の実施の形態の変形例にかかる半導体装置を示す断面図である。 本発明の実施の形態の変形例にかかる半導体装置を示す断面図である。 本発明の実施の形態の変形例にかかる半導体装置を示す断面図である。 本発明の実施の形態の変形例にかかる半導体装置を示す断面図である。 実施の形態に対する比較例にかかる半導体装置を示す断面図である。 実施の形態に対する比較例にかかる半導体装置を示す断面図である。
図１は、本発明の実施の形態にかかる半導体装置１００を示す断面図である。図２〜５は、本発明の実施の形態にかかる半導体装置の製造工程を示す断面図である。半導体装置１００は、トランジスタ２６が形成された半導体基板１２、バイアホール３０、半導体基板１２の裏面１２ｂに設けられたＡｕ層１８、およびバイアホール３０内を埋める半田層３２を備えている。
バイアホール３０は、半導体基板１２の開口１２ｄ内に、Ａｕ層１４、Ｎｉ層１６、およびＡｕ層１９が設けられたものである。Ｎｉ層１６は、後述するように半田とＡｕ層１４との間のＡｕＳｎ反応をバリアするためのバリアメタル層である。
実施の形態にかかる半導体装置１００に設けた半導体素子は、トランジスタ２６である。トランジスタ２６は電界効果トランジスタ（ＦＥＴ）であり、半導体基板１２の表面１２ａにゲート、ソース、ドレインがこの順に並べて設けられ、ソース電極２０がソースの上に、ゲート電極２２がゲートの上に、ドレイン電極２４がドレインの上にそれぞれ設けられている。なお、本発明はＦＥＴに限られず、半導体基板に形成する公知の半導体素子に適用することができる。
半導体基板１２は、表面１２ａと裏面１２ｂを備えている。表面１２ａには、トランジスタ２６のソース電極２０、ゲート電極２２およびドレイン電極２４が設けられている。ソース電極２０は、上面２０ａおよび下面２０ｂを有する。下面２０ｂに達する開口１２ｄが、裏面１２ｂに設けられている。Ａｕ層１４は、開口１２ｄの側面１２ｃおよび底面すなわち下面２０ｂを覆っている。
Ｎｉ層１６は、開口１２ｄ内においてＡｕ層１４を全て覆うように設けられている。Ｎｉ層１６は半田をはじく性質を持っており、半田に対しバリアメタルとして機能する。Ａｕ層１８、１９と半田層３２との間でＡｕＳｎ反応が発生しても、Ｎｉ層１６がバリアメタルとして機能するのでこのＡｕＳｎ反応は停止する。従って、トランジスタ２６のソース電極２０まで半田が這い上がるのを防止することができる。
本実施の形態において、Ｎｉ層１６は、開口１２ｄの内部から裏面１２ｂにおける開口１２ｄの縁部まで設けられているものの、開口１２ｄの縁部よりも外側には設けられていない。半導体基板１２においてトランジスタ２６を設けた表面１２ａではなく、より凹凸の少ない裏面１２ｂに対してＮｉ層１６を部分的に設けることで、平滑な面に少ない量のＮｉ層を設けるようにしてストレスを低減している。このようにＮｉ層１６を設ける位置および範囲を工夫したので、Ｎｉ層１６の剥がれを抑制することができる。
Ａｕ層１９は、開口１２ｄ内においてＮｉ層１６の一部を覆うようにＮｉ層１６に積層されている。ＡｕはＮｉよりも半田に対する密着性が高い。本実施の形態において、Ａｕ層１９は、Ｎｉ層１６のうち開口１２ｄの底面に重ねられた部分を覆い、Ｎｉ層１６のうち側面１２ｃに重ねられた部分を露出させている。その結果、Ｎｉ層１６は露出部１６ａを有する。この露出部１６ａは、バイアホール３０の側面を構成している。なお、必ずしもＮｉ層１６のうち側面１２ｃに重ねられた部分の全てを露出させなくとも良く、Ｎｉ層１６のうち側面１２ｃに重ねられた部分の一部のみを露出させても良い。
半田層３２は、開口１２ｄ内を埋めるように設けられ、Ｎｉ層１６の一部およびＡｕ層１９と接している。この半田層３２は、半導体装置１００を形成した半導体基板１２をその後ダイシングして半導体チップ化した後、その半導体チップをパッケージ基板（図示せず）などにダイボンドするときにそれらの間に介在する半田である。Ａｕ層１９があることでバイアホール３０内における半田の密着性が確保されているので、半田がバイアホール３０内の隅々まで充填されるようにし、ボイドの発生が抑制されている。
また、Ａｕ層１９よりも１層下にはＮｉ層１６が存在し、かつ、バイアホール３０内の側面１２ｃにおいてＮｉ層１６が露出部１６ａを備えている。Ｎｉ層１６は半田に対してバリアメタルとなり、トランジスタ２６のソース電極２０まで半田が這い上がるのを防止することができる。
以上説明したように、バイアホール３０内においてＮｉ層１６の表面にＡｕ層１９を部分的に設けて、Ａｕ層１４と半田の間の反応を防止しつつ半田の密着性を高めたので、バイアホール３０内でボイドが生ずることを抑制することができる。
［実施の形態にかかる製造方法］
以下図２〜５を用いて説明する製造プロセスで用いるメタル形成方法としては、電解めっき、無電解めっき、蒸着、およびスパッタ等の公知のメタル積層技術を適宜に用いればよい。
先ず、半導体基板１２の表面１２ａに、図示しないソース、ドレイン、ゲートを形成し、さらにこれらの上にソース電極２０、ドレイン電極２４、ゲート電極２２を設けて、トランジスタ２６を形成する。その後、ソース電極２０の直下にバイアホール３０を形成するために、半導体基板１２を裏面１２ｂ側からエッチングする。これにより、半導体基板１２に開口１２ｄが形成される。その結果、図２の構造が得られる。
開口１２ｄを形成した後に、裏面１２ｂ側に、開口１２ｄを含む裏面１２ｂ全体を覆うように、Ａｕ層１４を形成する。その結果、図３の構造が得られる。開口１２ｄの底面であるソース電極２０の下面２０ｂおよび開口１２ｄの側面１２ｃを、Ａｕ層１４が覆う。なお、Ａｕ層１４に代えて、Ａｕ層１４と同じ位置にＴｉ／Ａｕ層、Ｔｉ／Ｐｔ／Ａｕ層を積層してもよい。
その後、Ｎｉ層１６を、裏面１２ｂ側においてＡｕ層１４の上に積層する。具体的には、開口１２ｄを含む裏面１２ｂの全体にＮｉを積層したあと、開口１２ｄ内およびこの開口１２ｄの縁周辺部にのみＮｉが残るようにパターニングを行う。この縁周縁部以外のＮｉをエッチングにより除去する。これにより、Ｎｉ層１６が形成される。その結果、図４の構造が得られる。
次に、Ａｕ層１８、１９を形成する。Ａｕ層１８は、裏面１２ｂの全面に最も表面側に来るように形成する。Ａｕ層１９は、開口１２ｄの底面側に部分的に設ける。Ａｕ層１９は、Ｎｉ層１６のうち開口１２ｄの底面側部分を覆い、その一方でＮｉ層１６のうち開口１２ｄの側面１２ｃに重ねられた部分を覆わない。その結果、図５の構造が得られる。異方性の強いスパッタあるいは蒸着装置などを用いて開口１２ｄの底面と垂直方向にＡｕを積層することで、側面１２ｃ側にＡｕ層を形成することなく、開口１２ｄの底面側に部分的にＡｕ層１９を設けることができる。なお、Ａｕ層１８、１９に代えて、Ａｕ層１８、１９と同じ位置に例えばＴｉ／Ａｕ層またはＴｉ／Ｐｔ／Ａｕ層を積層しても良い。
次に、半田を用いたダイボンドを行う。ダイボンド先のパッケージ基板などは図示を省略している。バイアホール３０を埋めるように裏面１２ｂ全体に半田が設けられることで、半田層３２が形成される。その結果、図１の構造が得られる。
［比較例の説明］
図１１および図１２は、実施の形態に対する比較例にかかる半導体装置２００を示す断面図である。図１１は、比較例にかかる半導体装置２００の断面図であり、実施の形態にかかる半導体装置１００との違いは、Ａｕ層１８、１９を備えていないことである。図１２は、半導体装置２００が形成された半導体基板１２を半田でダイボンドした場合に、Ｎｉ層１６と半田の密着性が悪いので半田層３２内におけるＮｉ層１６周辺にボイド１３２が発生した状態を示している。
トランジスタのソース接地を行うための電気的接続方法として、ソース電極にワイヤを打つ方法と、ソース電極に接続するようにバイアホールを形成する方法がある。ソース電極にバイアホール３０を形成する場合、一般的に、バイアホール３０の内面に設ける金属としてＡｕが使用されている。
半田とＡｕ層（バイアホール３０内およびソース電極部分）が接すると、ＡｕＳｎ反応を引き起こす。ダイボンド時に、バイアホール３０内においてＡｕ層１４が半田と接していると、ＡｕＳｎ反応が生ずる。このＡｕＳｎ反応により半田がソース電極表面まで這い上がるという問題がある。この半田の這い上がりは、トランジスタ領域までＡｕＳｎ反応を拡散させることになり、トランジスタ２６が正常に動作しなくなる。
比較例にかかる半導体装置２００は、この這い上がりの対策として、バイアホール３０内に半田との反応をバリアできるＮｉ層１６を形成している。Ｎｉ層１６により、半田の這い上がりを防止することが可能となる。
しかしながら、その一方で、Ｎｉ層１６は半田との密着性が悪いので、半田内に空気が残った領域が発生してしまうという問題がある。半田内に空気が残ったこの領域は、ボイドとも称される。ボイド１３２はトランジスタ２６の動作時に発生する熱の拡散を妨げることになり、結果として、トランジスタ２６の特性を低下させてしまう。また、ボイド１３２があることで半田と半導体基板１２側との密着性が低くなり、剥がれを誘発してしまうことも考えられる。
この点、実施の形態にかかる半導体装置１００によれば、バイアホール３０内においてＮｉ層１６の表面１２ａ側部分にＡｕ層１９を部分的に設けている。Ｎｉ層１６でＡｕ層１４と半田の間の反応を防止しつつ、バイアホール３０内のＡｕ層１９で半田の密着性を高めたのでバイアホール３０内でボイドが生ずることを抑制することができる。
なお、実施の形態においては、Ａｕ層１９は、開口１２ｄの底面を構成するソース電極２０の下面２０ｂの上方（すなわち、バイアホール３０の底面の上方）にのみ部分的に設けられている。なお、ここでいう「下面２０ｂの上方」は、図１の紙面上方を意味するものではなく、下面２０ｂの法線方向を意味する。その一方で、バイアホール３０の側面（すなわち、開口１２ｄの側面１２ｃ）においては、Ａｕ層１９が設けられていないので、Ｎｉ層１６が露出している。しかしながら、本発明はこれに限られるものではない。バイアホール３０内の少なくとも一部にＡｕ層を設ければよく、その位置は必ずしも開口１２ｄの底面側に限られない。
図６は、本発明の実施の形態の変形例にかかる半導体装置１１１を示す断面図である。半導体装置１１１は、バイアホール４０を備えている点を除き、半導体装置１００と同じである。バイアホール４０は、開口１２ｄ内においてＮｉ層１６の全部を覆うように設けられたＡｕ層３８を備えている。Ａｕ層３８は、開口１２ｄの底面を構成するソース電極２０の下面２０ｂの上方（すなわち、バイアホール４０の底面の上方）と、バイアホール４０の側面（すなわち、開口１２ｄの側面１２ｃ）と、を両方とも覆う。このようにすることで、Ｎｉ層１６と半田層３２とが接する部分がなくなり、バイアホール４０内に隅々まで半田を充填させることができ、ボイドを抑制できる。
なお、バリアメタル層としてＮｉ層１６を設けたが、本発明はこれに限られない。Ｎｉ層１６の代わりに、Ｎｉ層１６と同じ位置に、白金（Ｐｔ）、鉛（Ｐｂ）、チタン（Ｔｉ）、およびコバルト（Ｃｏ）からなる群から選択した１つの材料から形成したバリアメタル層を設けても良い。これらの材料は、ニッケルと同様に半田との反応性が低いからである。
図７は、本発明の実施の形態の変形例にかかる半導体装置１１２を示す断面図である。半導体装置１１２は、Ｎｉ層１６を酸化Ｎｉ層４２に置換した点を除き、半導体装置１００と同じである。すなわち、半導体装置１１２において、Ａｕ層１９は、酸化Ｎｉ層４２のうち底面に重ねられた部分を覆い、酸化Ｎｉ層４２のうち側面に重ねられた部分を覆わない。その結果、酸化Ｎｉ層４２は露出部４２ａを有する。この露出部４２ａは、半導体装置１１２におけるバイアホール３０の側面を構成している。
一般的にＡｕ層と比較してＮｉ層の方がメタルの応力が高い。バリア性を高めるためにＮｉ層１６を厚くすると、半導体基板１２からＮｉ層１６がはがれ易くなってしまう。この剥がれを抑制しようとして単にＮｉ層１６を薄くすると、バリアメタル層としての効果が不十分となる。Ｎｉ層１６と半田もＡｕ層より非常に遅いものの反応が起きるので、単純にＮｉ層１６を薄くすることはできない。
ニッケルよりも、酸化ニッケルのほうが半田を強くはじく性質を持っている。このため、酸化Ｎｉ層４２のほうが、Ｎｉ層１６よりも膜厚を薄くすることが可能となる。
そこで、半導体装置１１２では、バリア性のより高い酸化ニッケルで形成した酸化Ｎｉ層４２を、バリアメタル層として用いている。酸化Ｎｉ層４２はＮｉ層１６より半田を強くはじくことができるため、バリアメタル層の層厚を薄くしてもＡｕ層１４を半田からバリアする効果を十分に得ることができる。これにより、バリアメタルとしての確保しつつ酸化Ｎｉ層４２を薄くし、剥がれの問題を抑制することできる。
半導体装置１１２の製造プロセスとしては、実施の形態１にかかるＮｉ層１６と同様にＮｉ層を形成した後、そのＮｉ層を酸化させ、酸化ニッケル（ＮｉＯｘ）とする。その後に、実施の形態１と同様にＡｕ層１８、１９を積層する。
なお、酸化Ｎｉ層４２の代わりに、白金（Ｐｔ）、鉛（Ｐｂ）、チタン（Ｔｉ）、およびコバルト（Ｃｏ）からなる群から選択した１つの材料の酸化物層を設けても良い。
図８は、本発明の実施の形態の変形例にかかる半導体装置１１３を示す断面図である。半導体装置１１３は、図６に示した半導体装置１１１において、Ｎｉ層１６を酸化Ｎｉ層４２に置換したものである。
図９は、本発明の実施の形態の変形例にかかる半導体装置１１４を示す断面図である。半導体装置１１４は、Ｎｉ層１６をバリアメタル層５０に置換した点を除き、半導体装置１００と同じである。バリアメタル層５０は、Ｎｉ層と、ニッケル以外の後述する材料からなる中間層と、を少なくとも１回以上互いに重ねて積層した多層膜構造を有している。バリアメタル層５０においてＮｉ層は中間層よりも厚くされている。
バリアメタル層５０においては、Ｎｉ層／中間層／Ｎｉ層／中間層／・・・と複数回互いに重ねて積層し、Ｎｉ層と中間層との多層構造とする。中間層の材料は、ニッケルよりも層内の応力が低い材料であり、具体的にはチタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、ニオブ（Ｎｂ）、鉛（Ｐｂ）および銅（Ｃｕ）からなる群から選択した１つの材料を用いてもよい。
多層構造とすることで、Ｎｉ層のひとつひとつを薄くし、かつ、Ｎｉ層の間にニッケルより応力の低いメタルからなる中間層を挿むようにする。これにより、バリアメタル層５０と実施の形態１のＮｉ層１６との間でＮｉ層としてみた場合の最終的な総厚は同じであっても、バリアメタル層５０のほうがＮｉ層１６よりも内部の応力を低減させることができる。
例えば、半導体装置１００においてＮｉ層１６を単層で１００ｎｍとしていた場合を想定する。これに対して、半導体装置１１４においては、Ｎｉ層／中間層／Ｎｉ層／中間層／Ｎｉ層／中間層／Ｎｉ層／中間層／Ｎｉ層というようにＮｉ層が５層と中間層が４層とし、Ｎｉ層を１層あたり２０ｎｍとし、中間層は１層あたり１０ｎｍとする。バリアメタル層５０はＮｉ層が１層あたり２０ｎｍであるものの、合計で５層あるため総厚としてはＮｉ層１６と同じ１００ｎｍの厚さのＮｉ層を有する。このように、Ｎｉ層の厚さを十分に確保して半田に対するバリア性は同じにしつつ、内部の応力を低減することが好ましい。
なお、半導体装置１１４においても、Ａｕ層１９は、バリアメタル層５０のうち開口１２ｄの底面に重ねられた部分を覆い、バリアメタル層５０のうち側面１２ｃに重ねられた部分を覆わない。その結果、バリアメタル層５０は露出部５０ａを有する。この露出部５０ａは、バイアホール３０の側面を構成している。
図１０は、本発明の実施の形態の変形例にかかる半導体装置１１５を示す断面図である。半導体装置１１５は、Ｎｉ層１６をバリアメタル層５０に置換した点を除き、半導体装置１１１と同じである。
１２ 半導体基板、１２ａ 表面、１２ｂ 裏面、１２ｃ 側面、１２ｄ 開口、１４、１８、１９、３８ Ａｕ層、１６ Ｎｉ層、１６ａ 露出部、２０ ソース電極、２０ａ 上面、２０ｂ 下面、２２ ゲート電極、２４ ドレイン電極、２６ トランジスタ、３０、４０ バイアホール、３２ 半田層、４２ 酸化Ｎｉ層、４２ａ 露出部、５０ バリアメタル層、５０ａ 露出部、１００、１１１、１１２、１１３、１１４，１１５ 半導体装置、１３２ ボイド

Claims (9)

  1. 表面と裏面を備え、前記表面に半導体素子および前記半導体素子の電極が設けられ、前記電極の下面に達する開口が前記裏面に設けられた半導体基板と、
    前記開口の側面および底面を覆う第１金属層と、
    前記開口の内において前記第１金属層を覆うように設けられたバリアメタル層と、
    前記バリアメタル層の材料よりも半田に対する密着性が高い材料で形成され、前記開口内において前記バリアメタル層の少なくとも一部を覆うように前記バリアメタル層に積層された第２金属層と、
    を備え、
    前記第２金属層は、前記バリアメタル層のうち前記底面に重ねられた部分を覆い、前記バリアメタル層のうち前記側面に重ねられた部分を露出させることを特徴とする半導体装置。
  2. 前記バリアメタル層は、ニッケル、白金、鉛、チタン、およびコバルトからなる群から選択した１つの材料から形成されたことを特徴とする請求項１に記載の半導体装置。
  3. 前記バリアメタル層は、ニッケル、白金、鉛、チタン、およびコバルトからなる群から選択した１つの材料の酸化物から形成されたことを特徴とする請求項１に記載の半導体装置。
  4. 前記バリアメタル層は、
    第１バリアメタル層と、
    前記第１バリアメタル層の材料よりも、層内の応力が低い材料からなる第２バリアメタル層と、
    を少なくとも１回以上互いに重ねて積層したものであることを特徴とする請求項１に記載の半導体装置。
  5. 前記第１バリアメタル層がニッケルから形成され、
    前記第２バリアメタル層が、白金、鉛、チタン、金、アルミニウム、ニオブ、および銅からなる群から選択した１つの材料から形成されたことを特徴とする請求項４に記載の半導体装置。
  6. 前記第１バリアメタル層は、前記第２バリアメタル層よりも厚いことを特徴とする請求項４または５に記載の半導体装置。
  7. 前記バリアメタル層は、前記開口の内部から前記裏面における前記開口の縁部まで設けられ前記縁部の外側には設けられていないことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
  8. 前記半導体素子がトランジスタであり、前記表面にゲート、ソース、ドレインがこの順に並べて設けられ、
    前記電極が前記ソースの上に設けたソース電極であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
  9. 前記第１金属層および前記第２金属層が金からなり、前記バリアメタル層がニッケルを含むことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
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