JP5868574B2 - 半導体装置及びその製造方法 - Google Patents
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Description
先ず、第1の実施形態について説明する。図2A乃至図2Fは、第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
次に、第2の実施形態について説明する。図7A乃至図7Bは、第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
次に、第3の実施形態について説明する。図8A乃至図8Cは、第3の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
次に、第4の実施形態について説明する。図9A乃至図9Eは、第4の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
基板の表面上に下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に前記基板の表面に接する上部電極を形成する工程と、
前記基板の裏面から前記基板をエッチングすることにより、前記上部電極の前記基板の表面に接する部分に達するビアホールを前記基板に形成する工程と、
前記基板の裏面上に前記ビアホールを介して前記上部電極に接するビア配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記基板は炭化シリコンを含有することを特徴とする付記1に記載の半導体装置の製造方法。
前記基板は、
炭化シリコン基部と、
前記炭化シリコン基部上に形成された窒化ガリウム系結晶層と、
を有することを特徴とする付記1に記載の半導体装置の製造方法。
前記誘電体膜を形成する工程と前記上部電極を形成する工程との間に、前記窒化ガリウム系結晶層の一部を除去して前記炭化シリコン基部の表面を露出する工程を有し、
前記上部電極を前記炭化シリコン基部の表面に接するように形成することを特徴とする付記3に記載の半導体装置の製造方法。
前記誘電体膜を形成する工程と前記上部電極を形成する工程との間に、前記窒化ガリウム系結晶層及び前記炭化シリコン基部に凹部を形成する工程を有し、
前記上部電極を、その一部が前記凹部を埋め込むように形成することを特徴とする付記3に記載の半導体装置の製造方法。
平面視で、前記凹部を前記ビアホールの内側に位置させることを特徴とする付記5に記載の半導体装置の製造方法。
前記誘電体膜の前記基板の表面に平行な方向において前記下部電極及び前記上部電極に挟み込まれる部分を除去する工程を有することを特徴とする付記1乃至6のいずれか1項に記載の半導体装置の製造方法。
基板の表面上に形成された下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成され前記基板の表面に接する上部電極と、
前記基板に形成され、前記上部電極の前記基板の表面に接する部分に達するビアホールと、
前記基板の裏面上に形成され、前記ビアホールを介して前記上部電極に接するビア配線と、
を有することを特徴とする半導体装置。
前記基板は、
炭化シリコン基部と、
前記炭化シリコン基部上に形成された窒化ガリウム系結晶層と、
を有することを特徴とする付記8に記載の半導体装置。
前記基板の表面に平行な方向において前記下部電極と前記上部電極との間に空間が存在することを特徴とする付記8又は9に記載の半導体装置。
1a、1b:ビアホール
1c、1d:凹部
2:GaN系結晶層
11:下部電極
12:誘電体膜
14:Ni膜
14a:上部電極
14e:エッチングストッパ
36:ビア配線
Claims (5)
- 炭化シリコン基部、並びに前記炭化シリコン基部上方のチャネル層及びバリア層を含む窒化ガリウム系結晶層を有する基板を形成する工程と、
前記基板上方にソース電極、ドレイン電極及びゲート電極を形成する工程と、
前記基板の表面上に平面形状が環状の下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜をエッチングして、平面視で前記下部電極の内縁の内側に位置する領域の一部における前記基板を露出する開口部を形成する工程と、
前記誘電体膜上を覆うとともに、前記下部電極の内縁の内側で前記基板の表面に接する上部電極を形成する工程と、
前記基板の裏面から前記基板をエッチングすることにより、前記上部電極の前記基板の表面に接する部分に達するビアホールを前記基板に形成する工程と、
前記基板の裏面上に前記ビアホールを介して前記上部電極に接するビア配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記誘電体膜を形成する工程と前記上部電極を形成する工程との間に、前記窒化ガリウム系結晶層の一部を除去して、平面視で前記下部電極の内縁の内側に位置する領域の一部における前記炭化シリコン基部の表面を露出する工程を有し、
前記上部電極を前記基板の表面に代えて前記露出させた炭化シリコン基部の表面に接するように形成する工程と、
前記基板の裏面から前記基板に代えて前記炭化シリコン基部のみをエッチングすることにより、前記上部電極の前記炭化シリコン基部の表面に接する部分に達するビアホールを前記炭化シリコン基部に形成する工程を有することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記誘電体膜を形成する工程と前記上部電極を形成する工程との間に、前記窒化ガリウム系結晶層及び前記炭化シリコン基部の、平面視で前記下部電極の内縁の内側に位置する領域の一部に凹部を形成する工程を有し、
前記上部電極を、その一部が前記凹部を埋め込むように形成する工程と、
前記基板の裏面から前記基板に代えて前記炭化シリコン基部のみをエッチングすることにより、前記凹部に達するビアホールを前記炭化シリコン基部内に形成する工程を有することを特徴とする請求項1に記載の半導体装置の製造方法。 - 炭化シリコン基部、並びに前記炭化シリコン基部上方のチャネル層及びバリア層を含む窒化ガリウム系結晶層を有する基板を形成する工程と、
前記基板上方にソース電極、ドレイン電極及びゲート電極を形成する工程と、
前記基板の表面上に平面形状が環状の下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜をエッチングして、前記誘電体膜の平面視で前記下部電極の内縁の内側に位置する部分を除去し、前記下部電極の内側面を露出し、平面視で前記下部電極の内縁の内側に位置する領域における前記基板を露出する開口部を形成する工程と、
前記窒化ガリウム系結晶層の上方に、前記誘電体膜を覆うとともに、前記開口部を埋めるポリアミド膜を形成する工程と、
前記下部電極上の前記誘電体膜を露出するように前記ポリアミド膜をエッチバックする工程と、
前記ポリアミド膜の一部を除去して、前記ポリアミド膜を前記下部電極の内縁に沿って残存させる工程と、
前記ポリアミド膜の上方にレジストパターンを形成する工程と、
前記レジストパターンをマスクとした成膜により、前記レジストパターンに伴う孔が形成され、前記誘電体膜上を覆うとともに、前記ポリアミド膜の内縁の内側で前記基板の表面に接する上部電極を形成する工程と、
前記レジストパターンを除去し、前記孔を通じて前記ポリアミド膜を溶解させることで、前記基板の表面に平行な方向において、前記下部電極と前記上部電極との間及び前記誘電体膜と前記上部電極との間に空間を形成する工程と、
前記基板の裏面から前記基板をエッチングすることにより、前記上部電極の前記基板の表面に接する部分に達するビアホールを前記基板に形成する工程と、
前記基板の裏面上に前記ビアホールを介して前記上部電極に接するビア配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 炭化シリコン基部、並びに前記炭化シリコン基部上方のチャネル層及びバリア層を含む窒化ガリウム系結晶層を有する基板と、
前記基板上方に形成されたソース電極、ドレイン電極及びゲート電極と、
前記基板の表面上に形成された平面形状が環状の下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上を覆うとともに、前記下部電極の内縁の内側で前記基板の表面に接する上部電極と、
前記基板に形成され、前記上部電極の前記基板の表面に接する部分に達するビアホールと、
前記基板の裏面上に形成され、前記ビアホールを介して前記上部電極に接するビア配線と、
を有することを特徴とする半導体装置。
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