JP6561804B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
化合物半導体デバイスは高周波特性確保のため、基板裏面から表面のソース電極に導通を取る所謂バイアホール構造をドライエッチングにより形成する。このバイアホール形成は一般的に支持基板上に薬液に容易に溶解し、１５０℃程度の温度で貼り付けと剥がしが可能な接着材で加工基板を貼り付けて行われる。ＧａＮｏｎＳｉＣの場合には、ＳｉＣ基板の難エッチング性から、レジストマスクではなく、ＳｉＣよりもさらに難エッチング性のメタルマスクを用いるのが一般的である（例えば、非特許文献１参照）。
ＧａＮｏｎＳｉＣのような難加工性材料であるＳｉＣを基板に用いた化合物半導体デバイスにバイアホールを形成する場合、ＧａＡｓと同等の加工性を確保しようとすると、反応性を向上させるためにウエハを加工する際に載せるウエハステージを温調機能により２００℃以上とした高温プロセスが要求される。しかし、２００℃以上の高温でも形状が崩れずに剥離又は溶解が容易なレジスト、１５０℃以上で温度による溶解をしないワックス剤（接着材）など、現状で要求を満たす材料が無い。このため、ＳｉＣへのバイアホール形成はＧａＡｓと同等に２０℃程度の低温プロセスを使用せざるを得なかった。
支持基板を用いず直接搬送を行えば一見ワックス接着材の問題は解消するように思える。しかし、表面保護剤を塗布して表面を保護する必要がある。後で除去を考えると耐熱性が最大で１５０℃程度の表面保護剤を使うため、低温プロセスの問題は避けて通ることができない。このことは低レートによる加工の長時間化をもたらし、最終的にレジストでは長時間加工に耐えられないため、メタルマスクを使用することになる。
このメタルマスクはコンタミを大量に生成し、ウエハ上、チャンバー上に天板からのゴミ振りを引き起こし、生産性の低下、歩留まりの低下、メンテナンス頻度の増大を引き起こしていた。この問題に対して、特殊な電極又は構造を設けることで天板やチャンバーへのゴミ付着を抑える方法（例えば、特許文献１，２参照）、プラズマモードを切り替えることで付着を抑える方法（例えば、特許文献３参照）などが開示されている。
特表２００５−５３５１１７号公報 特開平８−３１６２１０号公報 特開２００９−７６７８６号公報
IEEE TRANSACTIONS ON PLASMA SCIENCE, VOL. 32, No3,JUNE 2004
しかし、上述の方法は従来型の装置に改良などで手を加える必要があり、またゴミ振りの原因となる不揮発性生成物の発生を根本的に抑えることはできない。
本発明は、上述のような課題を解決するためになされたもので、その目的は特別な改造などなく従来型の装置を用いて、歩留まりの低下とメンテナンス頻度の増大を防ぎ、生産性を向上させることができる半導体装置の製造方法を得るものである。
本発明に係る半導体装置の製造方法は、ＳｉＣ基板の第１の主面にレジスト剥離層を形成する工程と、前記レジスト剥離層上に２００℃以上で形状が崩れないレジストを塗布する工程と、フォトリソグラフィにより前記レジストをパターニングする工程と、前記ＳｉＣ基板を載せたステージを温調機能によって２００℃以上に加熱し、パターニングした前記レジストをマスクとして用いて前記ＳｉＣ基板をドライエッチングしてバイアホールを形成する工程と、前記バイアホールを形成した後に、前記レジスト剥離層を除去して前記ＳｉＣ基板から前記レジストを剥離する工程とを備えることを特徴とする。
本発明では、エッチング時に揮発せずに天板に付着することでゴミ振りの原因となるメタルマスクを用いずに、レジストをマスクとして用いて難エッチング材料であるＳｉＣ基板をドライエッチングする。これにより、ゴミ振りで引き起こされる歩留まりの低下とメンテナンス頻度の増大を防ぐことができる。また、レジスト剥離層上にレジストを塗布するため、レジスト剥離層を除去することで、通常では剥離及び溶解が困難なレジストでもＳｉＣ基板から剥離することができる。従って、２００℃以上で形状が崩れないレジストをマスクとして用いてＳｉＣ基板を２００℃以上に加熱してドライエッチングすることができる。これにより、加工レートが向上するため、生産性を向上させることができる。また、特別な改造などなく従来型の装置を用いることができる。
本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態２に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態２に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態２に係る半導体装置の製造方法を示す断面図である。
本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１から図５は、本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。まず、図１に示すように、ＳｉＣ基板１の表面にＧａＮエピ層２をエピタキシャル成長させてＧａＮｏｎＳｉＣ基板を形成する。ＧａＮエピ層２上にソース電極３を形成する。
次に、図２に示すように、ＳｉＣ基板１の裏面に、４００℃の高温でも硬化せずに薬液への溶解性を担保するレジスト剥離層４を塗布する。レジスト剥離層４は、永久レジスト用の犠牲層の材料として開発された例えば脂肪族ポリイミド系レジストであるＯｍｎｉｃｏａｔなどである。
次に、レジスト剥離層４上に、ドライレジスト耐性が高く、２００℃以上４００℃程度まで形状が崩れないレジスト５をＳｉＣ基板１の加工基板厚と同等以上（通常１００ｕｍ〜２００ｕｍ）塗布する。レジスト５は、高温にも耐えられるという条件を満たす必要があるため、２００℃以上で形状崩れが発生しないエポキシ型永久レジスト、例えばＳＵ−８、Ｓｕ８＿３０００、ＫＩ−１０００、ＴＭＭＲ−Ｓ２０００などのエポキシ型のネガレジストである。なお、これらの層の塗布方法として一般的にスピンコートが用いられるが、スプレー塗布又はドライフィルム貼り付けなど方式は限定されない。
次に、フォトリソグラフィによりレジスト剥離層４及びレジスト５をパターニングして開口６を形成する。さらに、レジスト形状のパターン崩れを防ぐためのハードベークを実施する。このハードベークの温度は材料によって違うが、一般的には２００〜４００℃であり、例に挙げるＳＵ−８では２７０℃以上のため３００℃以上で形状固定処理を行う。
次に、図３に示すように、ウエハ状態のＳｉＣ基板１をステージ７に載せる。そして、ＳｉＣ基板１を載せたステージ７を温調機能によって２００℃以上に加熱し、図４に示すように、パターニングしたレジスト５をマスクとして用いてＳｉＣ基板１及びＧａＮエピ層２をドライエッチングしてバイアホール８を形成する。ステージ７を２００℃以上にすることで、ドライエッチングに用いるＦ系の加工ガスとＳｉＣ材料との反応性が良くなり加工のレートが上昇する。なお、ここでは２００℃以上としたが、加工レートを稼ぐ意図がない場合は常温である２０℃付近まで温度を下げた状態で加工してもよい。
レジスト５は硬化しており通常の薬液では溶解できない。そこで、図５に示すように、レジスト剥離層４を薬液により除去してＳｉＣ基板１からレジスト５を剥離する。ここで、レジスト剥離層４がＯｍｎｉｃｏａｔの場合には、Ｒｅｍｏｖｅｒ ＰＧのような専用の薬液を用い、５０〜８０℃に温度を上げた状態で３０〜９０ｍｉｎ程度浸漬する。レジスト剥離層４が脂肪族ポリイミド系を材料の場合には、例えば東京応化工業株式会社製１１６５などのＮＭＰベースの薬液を用いる。また、他の手段としてＯ２（酸素）でプラズマアッシングを実施することでレジスト５とレジスト剥離層４の両方を除去することができる。
以上説明したように、本実施の形態では、エッチング時に揮発せずに天板に付着することでゴミ振りの原因となるメタルマスクを用いずに、レジスト５をマスクとして用いて難エッチング材料であるＳｉＣ基板１をドライエッチングする。これにより、ゴミ振りで引き起こされる歩留まりの低下とメンテナンス頻度の増大を防ぐことができる。
また、レジスト剥離層４上にレジスト５を塗布するため、レジスト剥離層４を除去することで、通常では剥離及び溶解が困難なレジスト５でもＳｉＣ基板１から剥離することができる。従って、２００℃以上で形状が崩れないレジスト５をマスクとして用いて２００℃以上の高温でドライエッチングを行うことができる。これにより、加工レートが向上するため、生産性を向上させることができる。また、特別な改造などなく従来型の装置を用いることができる。
実施の形態２．
図６から図８は、本発明の実施の形態２に係る半導体装置の製造方法を示す断面図である。本実施の形態は実施の形態１に支持基板を用いたより現実のＧａＮｏｎＳｉＣのバイアホール加工形態に沿ったものである。
図６に示すように、ＧａＮエピ層２及びソース電極３が形成されたＳｉＣ基板１の表面側に基板剥離層９を形成する。表面側のＧａＮエピ層２及びソース電極３を保護するため、基板剥離層９として脂肪族ポリイミド系レジストであるｏｍｎｉｃｏａｔを用いることが望ましい。
次に、基板剥離層９上に接着材１０を塗布する。そして、２００℃以上、例えば３００℃程度のハードベークで接着材１０を硬化させてＳｉＣ基板１を支持基板１１に接着させる。接着材１０は、貼り付け装置（脱泡装置）の処理温度１５０〜２００℃程度では流動性があるが、２００〜４００℃で硬化して流動性が無くなる液体材料である。接着材１０の材料として、２００℃以上で接着力を持つエポキシ型永久レジスト、例えばＳＵ−８、Ｓｕ８＿３０００、ＫＩ−１０００、ＴＭＭＲ−Ｓ２０００などエポキシ型の永久ネガレジストを用いる。なお、支持基板１１はガラス、サファイア、Ｓｉなどであるが、接着するＳｉＣ基板１より系が大きなものであればその材料は限定されない。
次に、実施の形態１と同様にレジスト剥離層４及びレジスト５を形成する。次に、ＳｉＣ基板１が支持基板１１に接着された状態で、ウエハ状態のＳｉＣ基板１をステージ７に載せる。そして、実施の形態１と同様に、ＳｉＣ基板１を載せたステージ７を温調機能によって２００℃以上に加熱し、パターニングしたレジスト５をマスクとして用いてＳｉＣ基板１及びＧａＮエピ層２をドライエッチングしてバイアホール８を形成する。その後、実施の形態１と同様に、ＳｉＣ基板１からレジスト５を剥離する。この際にレジスト剥離層４を除去しつつ基板剥離層９は除去しないように薬液等の除去方法を選択する。これにより、ＳｉＣ基板１が支持基板１１に接着されたままでレジスト５を剥離することができる。
次に、図７に示すように、ＳｉＣ基板１の裏面とバイアホール８内に裏面電極１２を形成してソース電極３の裏面に接続させる。なお、ここでは裏面電極１２を形成したが、裏面電極１２は無くてもよい。
次に、図８に示すように、基板剥離層９をＮ−メチルプロピレンを含む薬液で除去して支持基板１１からＳｉＣ基板１を剥離する。Ｎ−メチルプロピレンを含む薬液として、例えばＲｅｍｏｖｅｒ ＰＧや１１６５などが挙げられる。
本実施の形態では接着材１０を硬化させてＳｉＣ基板１を支持基板１１に接着させるため、ＳｉＣ基板１が支持基板１１に貼り付けられた状態で２００℃以上の高温でドライエッチングを行うことができる。これにより、加工レートが向上するため、生産性を向上させることができる。
また、接着材１０は硬化されているが、基板剥離層９は２００℃以上に加熱されても除去可能であるため、基板剥離層９を除去することで支持基板１１からＳｉＣ基板１を剥離することができる。
なお、本実施の形態の基板剥離層９を用いてＳｉＣ基板１を支持基板１１に接着させる方法はメタルマスクを使用した場合にも適用できる。ただし、実施の形態１と組み合わせることで実施の形態１の効果も得ることができる。
また、実施の形態１，２ではレジスト剥離層４及び基板剥離層９は２００℃以上に昇温してもＮ−メチルピロリドンを含む溶剤で溶解できる脂肪族ポリイミド系レジストである。特に、レジスト剥離層４としてＯｍｎｉｃｏａｔを用い、フォトリソグラフィでレジスト５と同時にパターニングすることで、工程が簡便となる。これに限らず、レジスト剥離層４及び基板剥離層９として、例えばＳｉＯ，ＳｉＮ，ＴｉのようにＢＨＦなどの酸に可溶な材料、又は、ＸｅＦ又はＦの化活性ガスを用いたドライエッチングで容易に除去可能なポリシリコンなどを用いることができる。
１ ＳｉＣ基板、４ レジスト剥離層、５ レジスト、７ ステージ、８ バイアホール、９ 基板剥離層、１０ 接着材、１１ 支持基板

Claims (12)

  1. ＳｉＣ基板の第１の主面にレジスト剥離層を形成する工程と、
    前記レジスト剥離層上に、２００℃以上で形状が崩れないレジストを塗布する工程と、
    フォトリソグラフィにより前記レジストをパターニングする工程と、
    前記ＳｉＣ基板を載せたステージを温調機能によって２００℃以上に加熱し、パターニングした前記レジストをマスクとして用いて前記ＳｉＣ基板をドライエッチングしてバイアホールを形成する工程と、
    前記バイアホールを形成した後に、前記レジスト剥離層を除去して前記ＳｉＣ基板から前記レジストを剥離する工程とを備えることを特徴とする半導体装置の製造方法。
  2. 前記ＳｉＣ基板の前記第１の主面に対向する第２の主面に基板剥離層を形成する工程と、
    前記基板剥離層上に接着材を塗布する工程と、
    ２００℃以上で前記接着材を硬化させて前記ＳｉＣ基板を支持基板に接着させる工程と、
    前記ＳｉＣ基板が前記支持基板に接着された状態で前記バイアホールを形成する工程と、
    前記バイアホールを形成した後に、前記基板剥離層を除去して前記支持基板から前記ＳｉＣ基板を剥離する工程とを更に備えることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記レジスト剥離層は酸に可溶な材料からなることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記基板剥離層は酸に可溶な材料からなることを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記レジスト剥離層はポリシリコンであり、ドライエッチングで除去されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  6. 前記基板剥離層はポリシリコンであり、ドライエッチングで除去されることを特徴とする請求項２に記載の半導体装置の製造方法。
  7. 前記レジスト剥離層は２００℃以上に昇温してもＮ−メチルピロリドンを含む溶剤で溶解できる脂肪族ポリイミド系レジストであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  8. 前記基板剥離層は２００℃以上に昇温してもＮ−メチルピロリドンを含む溶剤で溶解できる脂肪族ポリイミド系レジストであることを特徴とする請求項２に記載の半導体装置の製造方法。
  9. 前記レジストは２００℃以上で形状崩れが発生しないエポキシ型永久レジストであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  10. 前記接着材は２００℃以上で接着力を持つエポキシ型永久レジストであることを特徴とする請求項２に記載の半導体装置の製造方法。
  11. ＳｉＣ基板に基板剥離層を形成する工程と、
    前記基板剥離層上に接着材を塗布する工程と、
    ２００℃以上で前記接着材により前記ＳｉＣ基板を支持基板に接着させる工程と、
    前記支持基板に接着された前記ＳｉＣ基板を載せたステージを温調機能によって２００℃以上に加熱して前記ＳｉＣ基板をドライエッチングしてバイアホールを形成する工程と、
    前記バイアホールを形成した後に、前記基板剥離層を除去して前記支持基板から前記ＳｉＣ基板を剥離する工程とを備え、
    前記基板剥離層は２００℃以上に昇温してもＮ−メチルピロリドンを含む溶剤で溶解できる脂肪族ポリイミド系レジストであることを特徴とする半導体装置の製造方法。
  12. ＳｉＣ基板に基板剥離層を形成する工程と、
    前記基板剥離層上に接着材を塗布する工程と、
    ２００℃以上で前記接着材により前記ＳｉＣ基板を支持基板に接着させる工程と、
    前記支持基板に接着された前記ＳｉＣ基板を載せたステージを温調機能によって２００℃以上に加熱して前記ＳｉＣ基板をドライエッチングしてバイアホールを形成する工程と、
    前記バイアホールを形成した後に、前記基板剥離層を除去して前記支持基板から前記ＳｉＣ基板を剥離する工程とを備え、
    前記接着材は２００℃以上で接着力を持つエポキシ型永久レジストであることを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6327622A (ja) 1986-07-18 1988-02-05 Raito Kogyo Kk 法面安定化工法
US4871630A (en) * 1986-10-28 1989-10-03 International Business Machines Corporation Mask using lithographic image size reduction
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
JPS63204727A (ja) * 1987-02-20 1988-08-24 Fujitsu Ltd パタ−ン形成方法
JPH0364758A (ja) 1989-08-02 1991-03-20 Hitachi Ltd フォトレジスト剥離方法
JP3442726B2 (ja) * 1995-03-10 2003-09-02 株式会社半導体エネルギー研究所 表示装置の半導体集積回路の実装方法
JP3429391B2 (ja) 1995-05-22 2003-07-22 株式会社アルバック プラズマ処理方法及び装置
JPH11111695A (ja) 1997-10-07 1999-04-23 Fujitsu Ltd 白金薄膜パターンの形成方法及び半導体装置の製造方法
US7125786B2 (en) * 2000-04-11 2006-10-24 Cree, Inc. Method of forming vias in silicon carbide and resulting devices and circuits
US6996894B2 (en) * 2002-03-28 2006-02-14 Hitachi Global Storage Technologies Netherlands B.V. Methods of making magnetic heads with improved contiguous junctions
CN100353484C (zh) 2002-07-31 2007-12-05 兰姆研究有限公司 用于调整带电的法拉第屏蔽上的电压的方法
US7259106B2 (en) * 2004-09-10 2007-08-21 Versatilis Llc Method of making a microelectronic and/or optoelectronic circuitry sheet
JP2007109758A (ja) * 2005-10-12 2007-04-26 Mitsubishi Electric Corp 化合物半導体素子の製造方法
JP2008244020A (ja) * 2007-03-26 2008-10-09 Zno Lab:Kk ドライエッチング方法
JP2009076786A (ja) 2007-09-21 2009-04-09 Fujifilm Corp プラズマエッチング方法及びプラズマエッチング装置
JP5868574B2 (ja) 2010-03-15 2016-02-24 富士通株式会社 半導体装置及びその製造方法
JP5877982B2 (ja) * 2011-09-22 2016-03-08 Ｓｐｐテクノロジーズ株式会社 プラズマエッチング方法
JP5978600B2 (ja) * 2011-11-21 2016-08-24 富士通株式会社 半導体装置の製造方法
JP2012054616A (ja) 2011-12-14 2012-03-15 Sumitomo Precision Prod Co Ltd プラズマエッチング方法

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