JP6155745B2 - 半導体装置の製造方法及び半導体基板の製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 303
- 239000004065 semiconductor Substances 0.000 title claims description 73
- 238000004519 manufacturing process Methods 0.000 title claims description 47
- 238000000034 method Methods 0.000 claims description 97
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 58
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 58
- 238000005530 etching Methods 0.000 claims description 53
- 150000001875 compounds Chemical class 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 230000003287 optical effect Effects 0.000 claims description 9
- 238000003825 pressing Methods 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 246
- 239000007789 gas Substances 0.000 description 28
- 239000011347 resin Substances 0.000 description 21
- 229920005989 resin Polymers 0.000 description 21
- 239000011241 protective layer Substances 0.000 description 19
- 238000001020 plasma etching Methods 0.000 description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000005253 cladding Methods 0.000 description 5
- 238000004090 dissolution Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 239000003960 organic solvent Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000004528 spin coating Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 238000004380 ashing Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 238000005411 Van der Waals force Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
本発明は、半導体装置の製造方法及び半導体基板の製造方法に関する。
半導体基板同士を接合する方法には、金属や樹脂からなる接合のための膜を設けることなく、半導体基板同士を直接に接合する方法がある。この接合方法によれば、それぞれの半導体基板に設けられた構造を、光学的、電気的又は熱的に結合できる。従って、半導体基板同士を直接に接合する方法は、光デバイスおよび電子デバイス等を製造する方法として注目されている。この接合方法を利用して製造されたデバイスは、非特許文献１に記載されたように従来のデバイスには無い新しい機能や性能を発揮することができる。
半導体基板同士を直接に接合する方法には、例えば、特許文献１に記載された表面活性化常温接合法がある。この接合法では、真空チャンバに配置された半導体基板の表面にアルゴンビームを照射して半導体基板の表面を活性化させる。そして、活性化させた半導体基板の表面同士を接触させて圧接することにより半導体基板同士を接合する。
また、別の方法として、親水化処理を用いた方法がある。この方法では、接合する半導体基板の表面を親水化処理する。次に、親水化処理した表面同士を圧接して仮接合する。そして、仮接合された基板を熱処理することにより基板の結合強度を高める。親水化処理を用いた接合方法は、酸化シリコン層を介して半導体基板同士を接合する場合に用いられることがある。特許文献２には、ＥＣＲスパッタ法を用いて半導体基板に酸化膜を形成し、酸化膜を介して半導体基板同士を接合する方法が記載されている。
ECOC2009,20-24 September, 2009, Viena, Austria, Paper 1.7.1
エピタキシャル層を有する基板を別基板に貼り合わせた後に、当該別基板に設けられたアライメントマークを製造プロセスに用いることがある。この場合には、別基板のアライメントマークがエピタキシャル層を有する基板に覆われるので、アライメントマークを露出させる開口をエピタキシャル層に形成する。エピタキシャル層をエッチングして開口を形成する場合、エピタキシャル層と別基板との界面でエッチングを停止させることが困難である。従って、開口の形成工程においてアライメントマークまでエッチングされ、開口形成後の製造プロセスにアライメントマークを用いることができないおそれがあった。
本発明は、上記事情に鑑みてなされたものであり、製造プロセスに用いることが可能なアライメントマークを有する半導体装置及び半導体基板を製造する方法を提供することを目的とする。
本発明に係る半導体装置の製造方法は、第１の領域及び前記第１の領域を囲む第２の領域を有し、シリコンを含む第１の基板を準備する工程と、前記第２の領域にアライメントマークを形成する工程と、前記第２の領域をエッチングして、前記第１の領域と前記第２の領域との間に段差を形成する工程と、III−Ｖ族化合物半導体を含むウェハ上にIII−Ｖ族化合物半導体のエピタキシャル層を成長して、第２の基板を形成する工程と、前記アライメントマーク及び前記段差を形成した後に、前記第１の基板の前記第１の領域を前記第２の基板の前記エピタキシャル層に対面させる工程と、第１の領域を前記エピタキシャル層に対面させた後に、前記第１の基板に前記第２の基板を貼り合わせて、第３の基板を形成する工程と、前記第３の基板から前記ウェハを除去して、第４の基板を形成する工程と、前記第４の基板から前記第２の領域上の前記エピタキシャル層を除去して、第５の基板を形成する工程と、を有する。
また、本発明に係る半導体基板の製造方法は、第１の領域及び前記第１の領域を囲む第２の領域を有し、シリコンを含む第１の基板を準備する工程と、前記第２の領域にアライメントマークを形成する工程と、前記第２の領域をエッチングして、前記第１の領域と前記第２の領域との間に段差を形成する工程と、III−Ｖ族化合物半導体を含むウェハ上にIII−Ｖ族化合物半導体のエピタキシャル層を成長して、第２の基板を形成する工程と、前記アライメントマーク及び前記段差を形成した後に、前記第１の基板の前記第１の領域を前記第２の基板の前記エピタキシャル層に対面させる工程と、第１の領域を前記エピタキシャル層に対面させた後に、前記第１の基板に前記第２の基板を貼り合わせて、第３の基板を形成する工程と、前記第３の基板から前記ウェハを除去して、第４の基板を形成する工程と、前記第４の基板から前記第２の領域上の前記エピタキシャル層を除去して、第５の基板を形成する工程と、を有する。
この製造方法では、第１の基板には、第１の領域と第２の領域との間に段差が形成されているので、第２の領域より第１の領域が突出している。第１の基板に第２の基板を貼り合わせて形成された第３の基板では、第２の基板が第１の基板の第１の領域に接合される。一方、第２の基板と第１の基板の第２の領域との間には隙間が形成されるので、第２の基板は第２の領域とは接合されない。第３の基板からウェハを除去して形成された第４の基板は、第１の基板上にエピタキシャル層が配置されている。エピタキシャル層の厚さは薄いので、第２の領域と接合されていないエピタキシャル層を除去して第２の領域に形成されたアライメントマークを露出させることができる。アライメントマークを露出させる工程において、アライメントマークにダメージを与えることがない。従って、製造プロセスに用いることが可能なアライメントマークを有する半導体装置及び半導体基板が製造される。
また、本発明に係る製造方法では、前記第２の領域は前記第１の基板のエッジを含んでいる。第２の領域が第１の基板のエッジを含んでいるので、エピタキシャル層は、第１の領域と接合された部分から第１の基板のエッジに向かって庇状に延びた部分を有する。庇状に延びたエピタキシャル層の部分は容易に除去することができる。
また、本発明に係る製造方法では、前記アライメントマークを形成する工程の後に、前記第１の領域をエッチングして第１の光導波路のための第１のメサ構造を形成する工程を有し、前記第１のメサ構造を形成する工程は、前記アライメントマークを基準として前記第１の基板に対して第１のフォトマスクを位置決めする工程と、前記第１のメサ構造を形成するための第１のマスクを前記第１の領域上に前記第１のフォトマスクを用いて形成する工程と、前記第１のマスクを用いて前記第１の領域をエッチングして前記第１のメサ構造を形成する工程と、を含む。第１のメサ構造が形成された第１の基板上にエピタキシャル層が貼り合わされた半導体装置を製造することができる。
また、本発明に係る製造方法では、前記第５の基板を形成した後に、前記エピタキシャル層をエッチングして第２の光導波路のための第２のメサ構造を形成する工程を有する。第１のメサ構造上に第２のメサ構造が貼り合わされた半導体装置を製造することができる。
また、本発明に係る製造方法では、前記第２のメサ構造が、前記第１のメサ構造の延在方向へ延びるように形成されている部分を含む。シリコンの屈折率を有する第１のメサ構造と、III−Ｖ族化合物半導体の屈折率を有する第２のメサ構造とを含む光導波路を備えた半導体装置を製造することができる。
また、本発明に係る製造方法の前記第２のメサ構造を形成する工程は、前記アライメントマークを基準として前記第５の基板に対してフォトマスクを位置決めする工程と、前記第２のメサ構造を形成するためのマスクを前記エピタキシャル層上に前記フォトマスクを用いて形成する工程と、前記マスクを用いて前記エピタキシャル層をエッチングして前記第２のメサ構造を形成する工程と、を含む。フォトマスクは、第１の基板に形成されたアライメントマークを用いて第５の基板に対して位置決めされる。フォトマスクの開口が第１のメサ構造上に精度よく位置決めされるので、第１のメサ構造上に第２のメサ構造を形成することができる。
また、本発明に係る製造方法では、前記第１の基板が、ＳＯＩ基板である。ＳＯＩ基板上にIII−Ｖ族化合物半導体のエピタキシャル層が接合された半導体装置を製造することができる。これにより、ＳＯＩ基板上に形成された導波路を提供することができる。この場合、導波路の下部にＳｉＯ２を設けたことにより、光を導波路中に閉じ込めることができる。
また、本発明に係る製造方法では、前記第２の基板を形成する工程が、前記エピタキシャル層の表面に酸化シリコン層を成長する工程を含む。酸化シリコン層を介して第１の基板に第２の基板のエピタキシャル層が貼り合わされるので、貼り合わせの際に生じるダメージからエピタキシャル層を保護することができる。
また、本発明に係る製造方法は、前記第２の基板を形成する工程と前記第１の領域を前記エピタキシャル層に対面させる工程との間に、前記第１の領域及び前記第２の基板の前記酸化シリコン層の表面を親水化する工程を有し、前記第３の基板を形成する工程は、前記第１の領域に前記酸化シリコン層を接触させる工程と、前記第１の基板の一部及び前記第２の基板の一部の少なくとも一方を押圧する工程と、押圧した後に、第１及び第２の基板を熱処理する工程と、を含む。親水化された酸化シリコン層の表面と親水化された第１の領域とを接触させて、第２の基板の一部を押圧すると、ファンデルワールス力により第１の領域の全体に酸化シリコン層が接合される。そして、第１の領域と酸化シリコン層の間の接合強度は熱処理により高められる。従って、第１の領域と酸化シリコン層とが接合される領域の全体に対して加圧処理を実施することなく第１の基板に第２の基板を貼り合わせることができる。
また、本発明に係る製造方法の前記第３の基板を形成する工程では、前記第１の基板と前記第２の基板とを表面活性化接合法を用いて貼り合わせる。この工程によれば、第１の基板に第２の基板を貼り合わせるときに、第１及び第２の基板を熱処理する必要がないので、熱処理に晒されていない半導体装置を製造することができる。
本発明によれば、製造プロセスに用いることが可能なアライメントマークを有する半導体装置を製造する方法が提供される。
以下、図１〜図１５を参照しながら半導体装置及び半導体基板の製造方法の一実施形態を詳細に説明する。図面の説明において同一の要素には同一の符号を付す。本実施形態の半導体装置及び半導体基板は、III−Ｖ族化合物半導体のエピタキシャル層をＳＯＩ基板に貼り合わせた基板を一例とする。そして、半導体基板にマッハツェンダー変調器の位相制御部を構成する導波路を製造する工程を例に説明する。位相制御部は、導波路の屈折率を変化させて導波路を伝播する光の位相を制御するものである。
図１に示すように、第１の基板としてのＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板１を準備する工程Ｓ１を実施する。まず、ＳＯＩ基板１について説明をする。図２の（ａ）部は、本実施形態に用いられるＳＯＩ基板（第１の基板）１の平面図である。図２の（ｂ）部は、ＳＯＩ基板１のII−II線に沿う断面を示す図である。
図２の（ｂ）部に示すように、ＳＯＩ基板１は、シリコン基板２、ボックス層３、及びデバイス層４が積層された構造を有している。ボックス層３は、シリコン基板２とデバイス層４との間に配置された酸化シリコン（ＳｉＯ２）からなる絶縁層である。ボックス層３の厚さは、例えば２．０μｍである。また、デバイス層４は、単結晶シリコン（Ｓｉ）からなる。デバイス層４の厚さは例えば０．７μｍである。
図２の（ａ）部に示すように、ＳＯＩ基板１は、円板状の基板であり、エッジ６の一部にオリエンテーションフラット（ＯＦ）７が設けられている。ＳＯＩ基板１は、第１の領域Ａ１及び第２の領域Ａ２を有している。
第１の領域Ａ１には、第１の領域Ａ１の全体又は一部に第２の基板が貼り付けられる。また、第１の領域Ａ１は、光デバイスの素子構造が形成される素子区画領域である。第１の領域Ａ１には、１次元又は２次元に配列された複数の素子構造が形成される。第１の領域Ａ１に形成される素子構造には、例えば、マッハツェンダー変調器の導波路構造がある。第１の領域Ａ１は、平面視して矩形状の外形形状を有しているが、この形状に限定されることはない。第２の領域Ａ２は、アライメントマークＭが形成される領域である。第２の領域Ａ２は、ＳＯＩ基板１の周縁部に設定され、第１の領域Ａ１を囲んでいる。また、第２の領域Ａ２は、ＳＯＩ基板１のエッジ６を含んでいる。
次に、第２の領域Ａ２のデバイス層４にアライメントマークを形成する工程Ｓ１ａを実施する（図１参照）。図３の（ａ）部〜（ｃ）部は、ＳＯＩ基板１の断面を示す。アライメントマークＭは、製造プロセスにおいてフォトマスクをＳＯＩ基板１に対して位置合わせするためのものである。より詳細には、アライメントマークはＳＯＩ基板１に形成される第１の半導体メサを形成する工程に用いられる。さらに、アライメントマークは第２の基板に形成される第２の半導体メサを形成する工程にも用いられる。アライメントマークＭは、第１の領域Ａ１の外側の第２の領域Ａ２に形成される。
図３の（ａ）部に示すように、デバイス層４にＣＶＤ法を用いて絶縁層１４を形成する。次に、絶縁層１４に所定のパターン１６を有するレジストマスク１７を形成する。パターン１６は、アライメントマークＭを形成するためのものであり、第２の領域Ａ２上に開口が形成されている。
図３の（ｂ）部に示すように、ＲＩＥ法を用いて絶縁層１４をエッチングする。このエッチングにより、レジストマスク１７のパターン１６が絶縁層１４に転写される。絶縁層１４にパターン１６を転写した後に、レジストマスク１７を除去する。
図３の（ｃ）部に示すように、パターニングされた絶縁層１４を用いてデバイス層４をエッチングする。エッチングでは、デバイス層４の表面から深さＤ１のアライメントマークを形成する。深さＤ１は、例えば５０〜５００ｎｍであり、一例として２００ｎｍである。深さＤ１は、例えば、エッチング時間に基づいて制御される。そして、アライメントマークＭを形成した後に、絶縁層１４をバッファードフッ酸で除去する。以上の工程Ｓ１ｓにより、第２の領域Ａ２にアライメントマークＭが形成される。
図４の（ａ）部〜（ｄ）部は、図２の（ａ）部におけるIII―III線に沿った素子区画５の断面を示している。また、図４の（ｅ）部は、図２の（ａ）部におけるII―II線に沿ったＳＯＩ基板１の断面を示している。第１の領域Ａ１をエッチングして第１のメサ構造８を形成する工程Ｓ２を実施する（図１参照）。第１の光導波路のための第１のメサ構造８は、溝９ａ、９ｂに挟まれている（図４の（ｄ）部参照）。図４の（ａ）部に示すように、デバイス層４上に絶縁層１１を形成する。絶縁層１１は、窒化シリコン（ＳｉＮ）からなり、化学気相成長法（ＣＶＤ法）により成長される。絶縁層１１に、所定の形状にパターニングされたレジストマスク１２を形成する。このレジストマスク１２を形成する際、当該パターニングの位置合わせは、アライメントマークＭを用いて行われる。レジストマスク１２は、レジスト材料からなり、スピン塗布法及びフォトリソグラフィ法によって形成される。レジストマスク１２には、フォトリソグラフィ法によりパターン１３が形成される。パターン１３は、第１のメサ構造８を形成するためのものである。
図４の（ｂ）部に示すように、レジストマスク１２を用いて絶縁層１１をエッチングする。絶縁層１１は、ＣＦ４ガスをエッチングガスとして用いた反応性イオンエッチング法（ＲＩＥ法）によりエッチングされる。このエッチングによりレジストマスク１２のパターン１３が絶縁層１１に転写される。絶縁層１１をエッチングした後にレジストマスク１２を除去する。レジストマスク１２は、Ｏ２ガスを用いたアッシング処理や有機溶剤による溶解処理等によって除去される。
図４の（ｃ）部に示すように、パターニングされた絶縁層１１を用いてデバイス層４をエッチングする。デバイス層４は、ＲＩＥ法等のドライエッチング法によってエッチングされる。
図４の（ｄ）部及び図４の（ｅ）部に示すように、エッチングが終了した後に、絶縁層１１をバッファードフッ酸で除去する。以上の工程Ｓ２によりデバイス層４に第１のメサ構造８及び溝９が形成される。第１のメサ構造８が形成された第１の領域Ａ１は、溝９に挟まれたテラス１０を有している。第１のメサ構造８は、アライメントマークＭを用いて形成されているので、アライメントマークＭとの関係において、ＳＯＩ基板１の所定の位置に位置決めされて配置される。
デバイス層４に、段差を形成する工程Ｓ３を実施する（図１参照）。図５の（ａ）部〜（ｄ）部は、ＳＯＩ基板１の断面を示す。図５の（ａ）部に示すように、デバイス層４の第１の領域Ａ１及び第２の領域Ａ２の表面に絶縁層１８を形成する。絶縁層１８は、ＳｉＮからなり、ＣＶＤ法により形成される。所定のパターンを有するレジストマスク１９を絶縁層１８上に形成する。レジストマスク１９は、スピン塗布法及びフォトリソグラフィ法を用いて形成される。レジストマスク１９は、第１のメサ構造８が形成された第１の領域Ａ１を覆っている。一方、レジストマスク１９は、アライメントマークＭが形成された第２の領域Ａ２を覆っていない。すなわち、レジストマスク１９からは、アライメントマークＭが形成された第２の領域Ａ２が露出している。
図５の（ｂ）部に示すように、レジストマスク１９を用いて絶縁層１８をエッチングする。絶縁層１８は、ＣＦ４ガスをエッチングガスとして用いたＲＩＥ法によりエッチングされる。エッチングによりレジストマスク１９のパターンが絶縁層１８に転写される。エッチングの後、Ｏ２ガスを用いたアッシング処理や有機溶剤による溶解処理等を用いてレジストマスク１９を除去する。
図５の（ｃ）部に示すように、パターニングされた絶縁層１８を用いてデバイス層４をエッチングする。エッチングでは、エッチング時間を制御して第２の領域Ａ２の表面４ｂから深さＤ２だけデバイス層４を除去する。深さＤ２は、例えば１〜２００ｎｍであり、一例として１０ｎｍである。工程Ｓ３のエッチングの深さＤ２は、工程Ｓ２のエッチング深さＤ１よりも浅くなるようにされている（Ｄ２＜Ｄ１）。従って、アライメントマークＭの崩れ等は生じない。
このエッチングにより、デバイス層４における第２の領域Ａ２の一部が除去され、第２の領域Ａ２の新たな表面４ｃが形成される。この表面４ｃは、第１の領域Ａ１の表面４ａから深さＤ２だけ離間している。従って、第１の領域Ａ１の表面４ａと第２の領域Ａ２の表面４ｃとの間には、段差Ｄが形成される。また、この第２の領域Ａ２の表面４ｃは、ＳＯＩ基板１の新たなエッジ６Ｂを含んでいる。
図５の（ｄ）部に示すように、エッチングが終了した後に、マスクとして用いた絶縁層１８をバッファードフッ酸で除去する。以上の工程Ｓ３によりデバイス層４に段差Ｄが形成される。
第２の基板２１を形成する工程Ｓ４を実施する（図１参照）。図６の（ａ）部は、第２の基板２１の断面を示す。図６の（ａ）部に示すように、ウェハ２２にエピタキシャル層２３を成長する（工程Ｓ４ａ）。ウェハ２２は、ＩｎＰといったIII−Ｖ族化合物半導体からなる。エピタキシャル層２３は、III−Ｖ族化合物半導体からなる複数の半導体層を含んでいる。エピタキシャル層２３は、有機金属気相成長法（ＭＯＣＶＤ法）を用いて成長される。
エピタキシャル層２３について詳細に説明する。エピタキシャル層２３は、バッファー層２３ａと、エッチストップ層２３ｂと、下部クラッド層２３ｃと、量子井戸層２３ｄと、上部クラッド層２３ｅとがこの順に積層された構造を有している。バッファー層２３ａは、ＩｎＰからなる厚さが５０ｎｍの層である。エッチストップ層２３ｂは、ＩｎＧａＡｓからなる厚さが２５０ｎｍの層である。エッチストップ層２３ｂは、後述する工程Ｓ８においてウェハ２２を除去する際のエッチストップ層として機能する。下部クラッド層２３ｃは、ＩｎＰからなる厚さが１２５０ｎｍの層である。量子井戸層２３ｄは、ＡｌＧａＩｎＡｓからなる厚さが５ｎｍの第１の層とＡｌＩｎＡｓからなる厚さが５ｎｍの第２の層とが２５層だけ積層された層である。上部クラッド層２３ｅは、ＩｎＰからなる厚さが３６０ｎｍの層である。
エピタキシャル層２３を成長した後に、エピタキシャル層２３の上部クラッド層２３ｅに酸化シリコン層（ＳｉＯ２）２４を成長する工程Ｓ４ｂを実施する。酸化シリコン層２４は、５０〜３００ｎｍ、一例として１００ｎｍの厚さを有する。
ここで、基板の接合を行うためには、接合する基板の表面のマイクロラフネス（Ｒａ）が１ｎｍ程度以下であることが望まれる。マイクロラフネスが大きくなると、基板間の実効的な接触面積が小さくなり、接合強度を維持することが出来なくなるためである。基板に酸化シリコン層２４を成長する方法には、ＣＶＤ法やスパッタ法などがある。しかし、成膜方法によっては、膜形成後の酸化シリコン層２４の表面２４ａのマイクロラフネスが大きく、直接接合に適さない場合がある。
発明者らが鋭意検討したところ、常圧の熱ＣＶＤ法により成長した酸化シリコン層２４の表面はマイクロラフネスが大きい。従って、直接接合に用いる酸化シリコン層２４の成長法には適さないことがわかった。一方、ＥＣＲスパッタ法により成長した酸化シリコン層２４の表面は、マイクロラフネスが小さい。従って、直接接合に用いる酸化シリコン層２４の成長法に適していることがわかった。
本実施形態では、酸化シリコン層２４の成長にＥＣＲスパッタ法を用いた。酸化シリコン層２４の成長には、以下のパラメータを用いた。
Ａｒ流量、２０ｓｃｃｍ。
Ｏ２流量、８ｓｃｃｍ。
マイクロ波パワー、５００Ｗ。
ＲＦパワー、５００Ｗ。
Ａｒ流量、２０ｓｃｃｍ。
Ｏ２流量、８ｓｃｃｍ。
マイクロ波パワー、５００Ｗ。
ＲＦパワー、５００Ｗ。
なお、酸化シリコン層を成長させる基板がシリコンである場合には、表面熱酸化法を用いて酸化シリコン層を形成してもよい。酸化シリコン層を成長させる基板がＧａＡｓ又はＩｎＰからなる場合には、スパッタ法等により酸化シリコン層２４を成長してもよい。
酸化シリコン層２４を形成した後に、酸化シリコン層２４に含まれるガスを放出させるために、第２の基板２１をアニール処理する。このアニール処理では、第２の基板２１を３５０℃の温度の加熱雰囲気中に１時間晒す。以上の工程Ｓ４により、第２の基板２１が形成される。
ＳＯＩ基板１の表面及び第２の基板２１の表面を親水化させる工程Ｓ５を実施する（図１参照）。図６の（ｂ）部は、ＳＯＩ基板１の表面及び第２の基板２１の表面を活性化させる工程を示す。図６の（ｂ）部に示すように、ＳＯＩ基板１及び第２の基板２１をプラズマチャンバ２６内に配置する。ＳＯＩ基板１及び第２の基板２１を配置した後に、プラズマチャンバ２６内を減圧して、Ｎ２、Ｏ２またはＡｒガスの少なくともひとつをプラズマチャンバ２６内に導入する。そして、電極２７から所定の高周波電力パワーをガスに加えることにより、ガスをプラズマ化する。当該プラズマにさらすことによりＳＯＩ基板１の表面及び第２の基板２１の表面が活性化される。ＳＯＩ基板１の表面及び第２の基板２１の表面が活性化には、以下のパラメータを用いた。
上部電極高周波電力 ２００Ｗ。
下部電極高周波電力 １００Ｗ。
ガス種 Ｎ２。
ガス流量 ２０ｓｃｃｍ。
ガス圧 ０．３ｍｂａｒ。
時間 ３０秒。
上部電極高周波電力 ２００Ｗ。
下部電極高周波電力 １００Ｗ。
ガス種 Ｎ２。
ガス流量 ２０ｓｃｃｍ。
ガス圧 ０．３ｍｂａｒ。
時間 ３０秒。
図６の（ｃ）部は、ＳＯＩ基板１の表面及び第２の基板２１の表面を親水化させる工程を示す。図６の（ｃ）部に示すように、活性化されたＳＯＩ基板１及び第２の基板２１を、水分を含む液体２８ａ（例えば純水）又は気体２８ｂ（たとえば室内雰囲気程度の湿度を有する空気）に晒す。この処理により、ＳＯＩ基板１の表面及び第２の基板２１の表面にＯＨ基が吸着されて表面が親水化する。
ＳＯＩ基板１の第１の領域Ａ１を第２の基板のエピタキシャル層２３に対面させる工程Ｓ６を実施する（図１参照）。図７の（ａ）部は、工程Ｓ６におけるＳＯＩ基板１及び第２の基板２１の断面を示す。図７の（ａ）部に示すように、第２の基板２１のエピタキシャル層２３は、接合領域Ｂ１と、未接合領域Ｂ２とを有している。接合領域Ｂ１は、ＳＯＩ基板１の第１の領域Ａ１と貼り合わされる領域である。より詳細には、接合領域Ｂ１は、第１のメサ構造８及びテラス１０に接合される。一方、接合領域Ｂ１は、溝９とは接合されない。また、未接合領域Ｂ２と、第２の領域Ａ２との間には隙間が形成されるので、ＳＯＩ基板１と貼り合わされない。工程Ｓ６では、デバイス層４の第１の領域Ａ１に、第２の基板２１の接合領域Ｂ１を対面させると共に、第２の領域Ａ２と未接合領域Ｂ２を対面させるように配置する。
第３の基板２９を形成する工程Ｓ７を実施する（図１参照）。図７の（ｂ）部は、工程Ｓ７ａにおけるＳＯＩ基板１及び第２の基板２１の断面を示す。図７の（ｂ）部に示すように、第２の基板２１をＳＯＩ基板１に接触させる（工程Ｓ７ａ）。このとき、第２の基板２１の酸化シリコン層２４にデバイス層４の第１の領域Ａ１が接触する。より詳細には、第１の領域Ａ１のテラス１０が酸化シリコン層２４に接触する。さらに、第１のメサ構造８が酸化シリコン層２４に接触する。一方、酸化シリコン層２４とデバイス層４の第２の領域Ａ２との間には、隙間が形成されるので、酸化シリコン層２４は、デバイス層４と接触しない。従って、第２の基板２１の酸化シリコン層２４は、デバイス層４の第２の領域Ａ２と接合されない。
図７の（ｃ）部は、工程Ｓ７ｂにおけるＳＯＩ基板１及び第２の基板２１の断面を示す。図７の（ｃ）部に示すように、ＳＯＩ基板１及び第２の基板２１の少なくとも一方を押圧する。ＳＯＩ基板１を支持台２５上に載置する。本実施形態では、押圧具３１を用いて第２の基板２１をＳＯＩ基板１に押圧する。押圧具３１には、例えばピンセットを用いることができる。また、第２の基板２１を押圧する場合には、第２の基板２１のウェハ２２の裏面２２ａを押圧する。より詳細には、接合領域Ｂ１上の裏面２２ａを押圧する。また、押圧する荷重は、２０〜５００ｇ、一例として１００ｇ程度である（工程Ｓ７ｂ）。この押圧により、ＳＯＩ基板１の第１の領域Ａ１と、第２の基板２１の酸化シリコン層２４とがファンデルワールス力により接合（自発接合）する。より詳細には、第１の領域Ａ１のテラス１０と酸化シリコン層２４が接合する。さらに、第１の領域Ａ１の第１のメサ構造８と酸化シリコン層２４が接合する。なお、第１の領域Ａ１において、溝９は、酸化シリコン層２４と接触していないので、酸化シリコン層２４と接合されない。
工程Ｓ７ｂによれば、第１の領域Ａ１と酸化シリコン層２４とが接合される領域の全体に対して加圧処理を実施することなくＳＯＩ基板１に第２の基板２１を貼り合わせることができる。従って、押圧によるＳＯＩ基板１及び第２の基板２１の破損を抑制できる。また、押圧によるＳＯＩ基板１の第１のメサ構造８の破損を抑制できる。
なお、工程Ｓ７ｂでは、ＳＯＩ基板１のシリコン基板２の裏面２ａを押圧してもよく、第２の基板２１の裏面２２ａとＳＯＩ基板１の裏面２ａとを挟むようにして両面から押圧してもよい。
図８の（ａ）部は、工程Ｓ７ｃにおける第３の基板２９の断面を示す。図８の（ａ）部に示すように、第３の基板２９をアニール処理する（工程Ｓ７ｃ）。このアニール処理は、酸化シリコン層２４とデバイス層４との接合強度を高めるために実施される。第３の基板２９を加熱炉３２に配置して、第３の基板２９を２００℃〜５００℃程度の温度に加熱する。この加熱により、酸化シリコン層２４とデバイス層４との接合界面ＪからＨ２Ｏが脱離する。接合界面Ｊは、デバイス層４のテラス１０と酸化シリコン層２４との接合界面、及びデバイス層４の第１のメサ構造８と酸化シリコン層２４との接合界面を含む。Ｈ２Ｏの脱離により、接合界面Ｊの結合状態がＯＨ基によるファンデルワールス力による結合から、「−Ｏ−」による架橋結合に変化する。
ところで、基板表面を親水化して基板を接合する方法では、アニール処理をする際に接合界面ＪからＨ２Ｏが発生する。このＨ２Ｏは接合界面Ｊにボイドを発生させる場合がある。ボイドの発生を抑制するためには、発生したＨ２Ｏを排出させるための溝や孔をあらかじめ基板に設ける必要がある。一方、第２の基板２１のエピタキシャル層２３上に酸化シリコン層２４が形成されている場合には、アニール処理で生じたＨ２Ｏが酸化シリコン層２４に吸収される。従って、溝や孔といったボイド発生抑止のための工夫をしなくても、Ｈ２Ｏによるボイドの発生を抑制できる。
さらに、第２の基板２１のエピタキシャル層２３上に酸化シリコン層２４が形成されている場合には、貼り合わせの際に生じるダメージからエピタキシャル層２３Ｄを保護することができる。
第３の基板２９からウェハ２２を除去して第４の基板３３を形成する工程Ｓ８を実施する（図１参照）。ＩｎＰからなるウェハ２２は、第３の基板２９を塩酸溶液中に浸すことにより除去される。この工程Ｓ８では、ウェハ２２が除去される。また、工程Ｓ８では、エピタキシャル層２３のバッファー層２３ａが除去され、エピタキシャル層２３Ｂが形成される。そしてバッファー層２３ａ上のエッチストップ層２３ｂによりエッチングが停止される（図６の（ａ）部参照）。以上の工程Ｓ８により、図８の（ｂ）部に示すように、第４の基板３３が形成される。
第４の基板３３からエピタキシャル層２３Ｂの一部を除去して第５の基板（半導体装置、半導体基板）３４を形成する工程Ｓ９を実施する（図１参照）。未接合領域Ｂ２は、第１の領域Ａ１と接合された接合領域Ｂ１からＳＯＩ基板１のエッジ６に向かって庇状に延びている。未接合領域Ｂ２は、いわゆる片持ち梁構造を有している。このような未接合領域Ｂ２は、強度がとれず非常にもろくなっているため、容易に除去することができる。
図８の（ｃ）部は、エピタキシャル層２３Ｃを有する第５の基板（半導体装置、半導体基板）３４の断面を示す。図８の（ｃ）部に示すように、第４の基板３３を超音波印加装置３０に配置して超音波を印加すると、未接合領域Ｂ２が第４の基板３３から除去される。なお、未接合領域Ｂ２の除去は、超音波を印加する方法の他に、例えば、未接合領域Ｂ２にクリーンスティックで力を加えて除去したり、未接合領域Ｂ２を粘着シートに貼り付けた後に剥がすことにより除去してもよい。
エピタキシャル層２３Ｂの未接合領域Ｂ２を除去すると、エピタキシャル層２３Ｃが形成される。エピタキシャル層２３Ｃからは、第２の領域Ａ２に形成されたアライメントマークＭが露出している。このアライメントマークＭは崩れていないので、後工程の製造プロセスで使用することができる。従って、本実施形態の製造方法によれば、自己整合的にエピタキシャル層２３Ｂの未接合領域Ｂ２を除去できるため、半導体装置の製造プロセスを簡易にすることができる。
なお、エピタキシャル層２３Ｂの接合領域Ｂ１はＳＯＩ基板１の第１の領域Ａ１と貼り合わされていない未接合部Ｂ１ａを含むが、この接合領域Ｂ１に含まれた未接合部Ｂ１ａは除去されない。
第２のメサ構造３６を形成する工程Ｓ１０を実施する（図１参照）。図９の（ａ）部は、フォトマスク３９を位置合わせする工程Ｓ１０ａにおける第５の基板３４の断面を示す。図９の（ａ）部に示すように、エピタキシャル層２３Ｃに絶縁層３７を成長する。絶縁層３７は、ＣＶＤ法により成長されたＳｉＮからなる厚さが５００ｎｍの層である。絶縁層３７にレジスト層３８を形成する。レジスト層３８は、例えばスピン塗布法によって絶縁層３７上の全面に塗布される。
絶縁層３７及びレジスト層３８を形成した第５の基板３４の上方に、フォトマスク３９を配置する（工程Ｓ１０ａ）。このフォトマスク３９は、第２のメサ構造３６（図９の（ｃ）部参照）を形成するためのパターンを有している。フォトマスク３９は、アライメントマークＭを基準として、第５の基板３４に対して位置決めされる。一方、第１のメサ構造８を形成するためのパターン１３も、当該アライメントマークＭを基準にして所定の位置に形成される（工程Ｓ２）。アライメントマークＭを基準にしたフォトマスク３９の位置決めにより、ＳＯＩ基板１の第１のメサ構造８上にフォトマスク３９のパターンを精度よく形成することができる。従って、第１のメサ構造８と、当該第１のメサ構造８上に形成される第２のメサ構造３６は、同一のアライメントマークＭを用いて、位置決めされて形成されるため、第１のメサ構造８上に第２のメサ構造３６を高精度で形成することができる。また、工程Ｓ１０に加えて、後述する電極を形成する工程Ｓ１１、素子をアイソレーションする工程Ｓ１２においても、アライメントマークＭが用いられ、当該アライメントマークＭを基準にして、パターン電極の位置決め、並びに素子分離を行うことができる。このため、メサ構造３６上に高精度でパターン電極を形成することができる。また、素子の分離も高精度で行うことができる。
フォトマスク３９を用いてマスク４１を形成する（工程Ｓ１０ｂ）。フォトマスク３９を位置決めした後に、フォトマスク３９を介してレジスト層３８に光を照射する露光工程を実施する。露光工程が終了した後に、フォトマスク３９を第５の基板３４の上方から取り外す。そして、露光されたレジスト層３８を現像液に浸して、レジスト層３８の一部を除去する。これにより第２のメサ構造３６を形成するためのパターンを有するレジストマスクが形成される。続いて、レジストマスクを用いて絶縁層３７をエッチングする。絶縁層３７は、ＣＦ４ガスをエッチングガスとして用いたＲＩＥ法によりエッチングされる。
図９の（ｂ）部は、マスク４１が形成された第５の基板３４の一部Ｐの断面を示す。Ｏ２ガスを用いたアッシング処理や有機溶剤による溶解処理等によってレジストマスクを除去すると、図９の（ｂ）部に示すように、マスク４１が形成される。
エピタキシャル層２３Ｃをエッチングして第２のメサ構造３６を形成する（工程Ｓ１０ｃ）。図９の（ｃ）部は、工程Ｓ１０ｃにおける第５の基板３４の一部Ｐの断面を示す。図９の（ｃ）部に示すように、マスク４１を用いてエピタキシャル層２３Ｃをエッチングする。このエッチングには、ＲＩＥ法等のドライエッチング法が用いられる。エッチングの深さＤ３は、１．７６〜２．１μｍであり、一例として２．０μｍである。そして、マスク４１をバッファードフッ酸で除去する。
以上の工程Ｓ１０により、第２のメサ構造３６を有するエピタキシャル層２３Ｄが形成される。エピタキシャル層２３Ｄは、ＳＯＩ基板１上に貼りつけられているので、エピタキシャル層２３Ｄの第２のメサ構造３６は、ＳＯＩ基板１の第１のメサ構造８より上に配置されている。さらに、第２のメサ構造３６は、第１のメサ構造８の延在方向へ延びるように形成された部分を含んでいる。すなわち、第１のメサ構造８及び第２のメサ構造３６を平面視すると、第１のメサ構造８と第２のメサ構造３６とは重なるように光学的に接合されている。このような導波路構造によれば、第１のメサ構造８と第２のメサ構造３６が近接して接合しているため、短い結合長で相互に光を遷移することができる。
電極を形成する工程Ｓ１１を実施する。工程Ｓ１１では、第２のメサ構造３６の上面３６ａにｐ電極Ｅｐを形成し、エピタキシャル層２３Ｄの表面２３ｐにｎ電極Ｅｎを形成する（図１３の（ｂ）部参照）。図１０の（ａ）部〜（ｃ）部は、工程Ｓ１１における第５の基板３４に形成される一素子の断面を示す。
図１０の（ａ）部に示すように、保護層４２を成長する。保護膜４２は、エピタキシャル層２３Ｄの表面２３ｐ、第２のメサ構造３６の上面３６ａ及び側面３６ｂを覆っている。保護層４２は、ＣＶＤ法により形成されたＳｉＯ２等の絶縁材料からなる。また、保護層４２の厚さは、例えば２００ｎｍ〜４００ｎｍである。
図１０の（ｂ）部に示すように、保護層４２に、樹脂層４３を形成する。樹脂層４３は、ベンゾシクロブテン（以下ＢＣＢ）からなり、スピン塗布法により形成される。保護層４２の表面４２ａから樹脂層４３の表面４３ａまでの高さＨ４は、保護層４２の表面４２ａから第２のメサ構造３６の上面３６ａまでの高さＨ５よりも高くなるように形成されている。第２のメサ構造３６上における樹脂層４３の厚さＨ６は、例えば１．５μｍ〜３．０μｍである。
図１０の（ｃ）部に示すように、樹脂層４３にレジストマスク４４を形成する。レジストマスク４４は、第２のメサ構造３６上の樹脂層４３に開口４３ｂを設けるためマスクである。開口４３ｂは、第２のメサ構造３６の上面３６ａを露出させるためのものである（図１２の（ｂ）部参照）。
レジストマスク４４のパターンは第２のメサ構造３６が延在する方向に沿って延びている。レジストマスク４４は、樹脂層４３上の全面にレジストを塗布し、フォトリソグラフィ法によってレジスト層をパターニングすることにより形成される。なお、アライメントマークＭを基準として、レジストマスク４４を形成するためのフォトマスクを位置決めしてもよい。
レジストマスク４４を用いて樹脂層４３をエッチングする。この工程では、第２のメサ構造３６上の保護層４２が露出するまで樹脂層４３をエッチングする。また、この工程には、ＣＦ４ガスとＯ２ガスをエッチングガスとしたＲＩＥ法を用いる。エッチングの後に、有機溶剤による溶解処理等によってレジストマスク４４を除去して樹脂層４３の表面４３ａを露出させる。
図１１の（ａ）部は、工程Ｓ１１における第５の基板３４に形成される一素子を平面視した図を示す。図１１の（ｂ）部及び（ｃ）部は、図１１の（ａ）部のXI−XI線に沿った断面を示す。図１１の（ａ）部及び（ｂ）部に示すように、開口４３ｃを形成する。開口４３ｃは、エピタキシャル層２３Ｄの表面２３ｐを露出させるものである（図１２の（ｂ）部参照）。以上の工程により、図１１の（ｃ）部に示すように、樹脂層４３には、樹脂層４３の表面４３ａから保護層４２ａ、４２ｐに至る開口４３ｂ、４３ｃが形成される。
図１２の（ａ）部及び（ｂ）部は、工程Ｓ１１における第５の基板３４に形成される一素子の断面を示す。図１２の（ａ）部に示すように、開口４３ｂ、４３ｃを有する樹脂層４３をマスクとして保護層４２をエッチングする。このエッチングにより、図１２の（ｂ）部に示すように、開口４３ｂからは第２のメサ構造３６の上面３６ａが露出される。また、開口４３ｃからは、エピタキシャル層２３Ｄの表面２３ｐが露出される。
図１３の（ａ）部は、工程Ｓ１１における第５の基板３４に形成される一素子を平面視した図を示す。図１３の（ｂ）部は、図１３の（ａ）部のXIII−XIII線に沿った断面を示す。図１３の（ａ）部及び（ｂ）部に示すように、ｐ電極Ｅｐを形成する。ｐ電極Ｅｐは、第２のメサ構造３６の上面３６ａから開口４３ｂを通じて樹脂層４３の表面４３ａに至る。第２のメサ構造３６の上面３６ａとｐ電極Ｅｐとはオーミック接合されている。また、ｎ電極Ｅｎを形成する。ｎ電極Ｅｎは、エピタキシャル層２３Ｄの表面２３ｐから開口４３ｃを通じて樹脂層４３の表面４３ａに至る。エピタキシャル層２３Ｄの表面２３ｐとｎ電極Ｅｎとはオーミック接合されている。これらｐ電極Ｅｐ及びｎ電極Ｅｎは、例えば真空蒸着法によって形成される。ｐ電極Ｅｐ及びｎ電極Ｅｎは、金属等の導電材料で構成されている。以上の工程Ｓ１１により、ｐ電極Ｅｐ及びｎ電極Ｅｎが形成される。
エピタキシャル層２３Ｄに形成された素子のそれぞれをアイソレーションする工程Ｓ１２を実施する。図１４の（ａ）部〜（ｃ）部は、工程Ｓ１２における第５の基板３４に形成される一素子の断面を示す。図１４の（ａ）部に示すように、樹脂層４３の表面４３ａ、ｐ電極Ｅｐ及びｎ電極Ｅｎに保護層４６を形成する。保護層４６は、ＳｉＮからなる。保護層４６上にスピン塗布法及びフォトリソグラフィ法によりレジストマスク４７を形成する。なお、アライメントマークＭを基準として、レジストマスク４７を形成するためのフォトマスクを位置決めしてもよい。
図１４の（ｂ）部に示すように、レジストマスク４７を用いて、エピタキシャル層２３Ｄが露出するまで保護層４６、樹脂層４３及び保護層４２をエッチングする。保護層４６、４２のエッチングには、例えばＣＦ４ガスをエッチングガスとしたＲＩＥ法を用いることができる。樹脂層４３のエッチングには、例えばＣＦ４ガスとＯ２ガスをエッチングガスとしたＲＩＥ法を用いることができる。
図１４の（ｃ）部に示すように、エピタキシャル層２３Ｄをドライエッチングする。このときのエッチング深さは、エピタキシャル層２３Ｄが若干残る程度とする。その後、塩酸系のエッチャントで酸化シリコン層２４が露出するまでエッチングを行う。以上の工程Ｓ１２により、各マッハツェンダー変調器１００が電気的にアイソレーションされる。
図１５の（ａ）部は、工程Ｓ１３における第５の基板３４に形成される一素子を平面視した図を示す。図１５の（ｂ）部及び（ｃ）部は、図１５の（ａ）部のXV−XV線に沿った断面を示す。図１５の（ａ）部及び（ｂ）部に示すように、ｐ電極Ｅｐ及びｎ電極Ｅｎ上の保護層４６に開口４６ａ、４６ｂを設ける。保護層４６上の全面に、レジスト層を形成した後に、フォトリソグラフィ法によりレジストマスクを形成する。なお、アライメントマークＭを基準として、レジストマスクを形成するためのフォトマスクを位置決めしてもよい。そして、例えばＣＦ４ガスをエッチングガスとして用いたＲＩＥ法によりレジスト層をマスクとして、ｐ電極Ｅｐ及びｎ電極Ｅｎが露出するまで保護層４６をエッチングする。その後、Ｏ２ガスを用いたアッシング処理や有機溶剤による溶解処理等によってレジストマスクを除去する。
図１５の（ｃ）部に示すように、ＳＯＩ基板１のシリコン基板２の裏面２ａを研磨する工程Ｓ１３を実施する。この工程Ｓ１３を経た後に、ＳＯＩ基板１をマッハツェンダー変調器１００ごとに分離すると、ＳＯＩ基板１上に貼り付けられたマッハツェンダー変調器１００が完成する。このようなマッハツェンダー変調器１００によれば、高性能なＩｎＰ系マッハツェンダー変調器と曲げ半径が小さい小型導波路を併せ持つ、マッハツェンダー変調器となる。
ここで、比較例である半導体基板の製造方法について説明する。従来の工程では、素子構造を形成するための第１の領域とアライメントマークを形成した第２の領域との間に段差を設けることなく、アライメントマークを有する基板と、エピタキシャル層を有する基板とが貼り合わされる。このような工程によれば、第２の領域はエピタキシャル層に接合される。従って、アライメントマークを露出させるために、アライメントマーク上のエピタキシャル層を除去する必要がある。
この場合、第２の領域までエッチングすると、アライメントマークが読み取れなくなる可能性がある。従って、エピタキシャル層と第２の領域との接合界面でエッチングを停止させることが求められる。エッチング深さは、例えば、エッチング処理を行う時間で制御する方法がある。しかし、この方法により正確にエッチング深さを制御することは困難であり、アライメントマークが形成された第２の領域までエッチングするおそれがある。さらに、工程数が増加するので、素子の製造には不向きである。
一方、本実施形態の半導体素子の製造方法によれば、ＳＯＩ基板１の第２の領域Ａ２は、第２の基板２１の酸化シリコン層２４に接合されていない。第１の基板１と接合されていない酸化シリコン層２４及び酸化シリコン層２４上のエピタキシャル層２３Ｄの厚さは薄いので、これら酸化シリコン層２４及びエピタキシャル層２３Ｄは容易に除去できる。従って、第２の領域Ａ２に形成されたアライメントマークＭを露出させることができる。このアライメントマークＭは、アライメントマークＭを露出させる工程においてエッチング等によりダメージを受けていないので、製造プロセスに用いることができる。
本発明は、本実施形態に開示された特定の構成に限定されるものではない。
本実施形態の半導体装置の製造方法では、ＳＯＩ基板１と第２の基板２１との貼り合わせに親水化処理による接合方法を用いたが、接合方法はこれに限定されない。接合方法には、表面活性化接合法を用いてもよい。表面活性化接合法では、ＳＯＩ基板１及び第２の基板２１を真空チャンバに配置し、それぞれの表面にＡｒビームを照射して活性化させる。そして、活性化させた表面同士を接触させることにより接合される。この接合法によれば、ＳＯＩ基板１に第２の基板２１を貼り合わせるときに、ＳＯＩ基板１及び第２の基板２１を熱処理する必要がないので、熱処理に晒されていないマッハツェンダー変調器１００及び半導体基板３４を製造することができる。また、表面活性化接合法では、活性化させたＳＯＩ基板１及び第２の基板２１の表面を親水化させないので、第２の基板２１に酸化シリコン層２４を成長させなくてもよい。この場合には、ＳＯＩ基板１のデバイス層４に第２の基板２１のエピタキシャル層２３が直接に接合される。
また、接合方法には、間接接合法を用いてもよい。間接接合法では、ＳＯＩ基板１と第２の基板２１との接合界面Ｊに金属や樹脂等を配置して接合する。
第２の基板２１を形成する工程Ｓ４は、酸化シリコン層２４を成長する工程Ｓ４ｂの後に、酸化シリコン層２４の表面を研磨する工程を更に有していてもよい。研磨により表面のマイクロラフネスが小さくされるので、酸化シリコン層２４と第１の領域Ａ１とを確実に接合することができる。
本実施形態の半導体装置の製造方法では、アライメントマークＭを用いて第１のメサ構造８が形成される。また、第２のメサ構造３６も、アライメントマークＭを用いて形成される。つまりアライメントマークＭを介して、第１のメサ構造８及び第２のメサ構造３６の位置合わせが行われるため、精度よく、第１のメサ構造８上に第２のメサ構造３６を形成することができる。また、その後の電極形成や素子分離工程もアライメントマークＭを基準に実施することができるため、これらの電極形成や素子分離を精度良く行うことができる。
上記実施形態では、ＳＯＩ基板１にアライメントマークＭを形成する工程Ｓ１ａを実施した後に、ＳＯＩ基板１に段差Ｄを形成する工程Ｓ３を実施したが、この順に限定されることはない。段差Ｄを設ける工程Ｓ３を実施した後に、アライメントマークＭを形成する工程Ｓ１ａを実施してもよい。
上記実施形態では、ＳＯＩ基板１を準備する工程Ｓ１が第１のメサ構造８を形成する工程Ｓ２を有していたが、これに限定されることはない。第１のメサ構造８を形成する工程Ｓ２は、必要に応じて実施すればよく、工程Ｓ２が実施されなくてもよい。
上記実施形態では、アライメントマークＭを形成（工程Ｓ１ａ）した後に、そのアライメントマークＭを基準として第１のメサ構造８を形成（工程Ｓ２）したが、アライメントマークＭと第１のメサ構造８とは１回のエッチングにより一緒に形成してもよい。
１…ＳＯＩ基板（第１の基板）、４…デバイス層、８…第１のメサ構造、２１…第２の基板、２２…ウェハ、２３、２３Ｂ、２３Ｃ、２３Ｄ…エピタキシャル層、２４…酸化シリコン層、２９…第３の基板、３３…第４の基板、３４…第５の基板（半導体基板、半導体装置）、３６…第２のメサ構造、４３…樹脂層、４６…保護層、１００…マッハツェンダー変調器、Ａ１…第１の領域、Ａ２…第２の領域、Ｂ１…接合領域、Ｂ２…未接合領域、Ｅｎ…ｐ電極、Ｅｐ…ｎ電極、Ｍ…アライメントマーク。
Claims (11)
- 第１の領域及び前記第１の領域を囲む第２の領域を有し、シリコンを含む第１の基板を準備する工程と、
前記第２の領域にアライメントマークを形成する工程と、
前記第２の領域をエッチングして、前記アライメントマークの深さより小さい深さの段差を前記第１の領域と前記第２の領域との間に形成する工程と、
III−Ｖ族化合物半導体を含むウェハ上にIII−Ｖ族化合物半導体のエピタキシャル層を成長して、第２の基板を形成する工程と、
前記アライメントマーク及び前記段差を形成した後に、前記第１の基板の前記第１の領域を前記第２の基板の前記エピタキシャル層に対面させる工程と、
第１の領域を前記エピタキシャル層に対面させた後に、前記第１の基板に前記第２の基板を貼り合わせて、第３の基板を形成する工程と、
前記第３の基板から前記ウェハを除去して、第４の基板を形成する工程と、
前記第４の基板から前記第２の領域上の前記エピタキシャル層を除去して、第５の基板を形成する工程と、を有する半導体装置の製造方法。 - 前記第２の領域は前記第１の基板のエッジを含んでいる、請求項１に記載の半導体装置の製造方法。
- 前記アライメントマークを形成する工程の後に、前記第１の領域をエッチングして第１の光導波路のための第１のメサ構造を形成する工程を有し、
前記第１のメサ構造を形成する工程は、
前記アライメントマークを基準として前記第１の基板に対して第１のフォトマスクを位置決めする工程と、
前記第１のメサ構造を形成するための第１のマスクを前記第１の領域上に前記第１のフォトマスクを用いて形成する工程と、
前記第１のマスクを用いて前記第１の領域をエッチングして前記第１のメサ構造を形成する工程と、
を含む、請求項１又は２に記載の半導体装置の製造方法。 - 前記第５の基板を形成した後に、前記エピタキシャル層をエッチングして第２の光導波路のための第２のメサ構造を形成する工程を有する、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
- 前記第５の基板を形成した後に、前記エピタキシャル層をエッチングして第２の光導波路のための第２のメサ構造を形成する工程を有し、
前記第２のメサ構造は、前記第１のメサ構造上において前記第１のメサ構造の延在方向へ延びるように形成されている部分を含む、請求項３に記載の半導体装置の製造方法。 - 前記第２のメサ構造を形成する工程は、
前記アライメントマークを基準として前記第５の基板に対して第２のフォトマスクを位置決めする工程と、
前記第２のメサ構造を形成するための第２のマスクを前記エピタキシャル層上に前記第２のフォトマスクを用いて形成する工程と、
前記第２のマスクを用いて前記エピタキシャル層をエッチングして前記第２のメサ構造を形成する工程と、
を含む、請求項４又は５に記載の半導体装置の製造方法。 - 前記第１の基板は、ＳＯＩ基板である、請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
- 前記第２の基板を形成する工程は、前記エピタキシャル層の表面に酸化シリコン層を成長する工程を含む、請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
- 前記第２の基板を形成する工程と前記第１の領域を前記エピタキシャル層に対面させる工程との間に、前記第１の領域及び前記第２の基板の前記酸化シリコン層の表面を親水化する工程を有し、
前記第３の基板を形成する工程は、
前記第１の領域に前記酸化シリコン層を接触させる工程と、
前記第１の基板の一部及び前記第２の基板の一部の少なくとも一方を押圧する工程と、
押圧した後に、第１及び第２の基板を熱処理する工程と、を含む、請求項８に記載の半導体装置の製造方法。 - 前記第３の基板を形成する工程では、前記第１の基板と前記第２の基板とを表面活性化接合法を用いて貼り合わせる、請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
- 第１の領域及び前記第１の領域を囲む第２の領域を有し、シリコンを含む第１の基板を準備する工程と、
前記第２の領域にアライメントマークを形成する工程と、
前記第２の領域をエッチングして、前記アライメントマークの深さより小さい深さの段差を前記第１の領域と前記第２の領域との間に形成する工程と、
III−Ｖ族化合物半導体を含むウェハ上にIII−Ｖ族化合物半導体のエピタキシャル層を成長して、第２の基板を形成する工程と、
前記アライメントマーク及び前記段差を形成した後に、前記第１の基板の前記第１の領域を前記第２の基板の前記エピタキシャル層に対面させる工程と、
第１の領域を前記エピタキシャル層に対面させた後に、前記第１の基板に前記第２の基板を貼り合わせて、第３の基板を形成する工程と、
前記第３の基板から前記ウェハを除去して、第４の基板を形成する工程と、
前記第４の基板から前記第２の領域上の前記エピタキシャル層を除去して、第５の基板を形成する工程と、を有する半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013064526A JP6155745B2 (ja) | 2013-03-26 | 2013-03-26 | 半導体装置の製造方法及び半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013064526A JP6155745B2 (ja) | 2013-03-26 | 2013-03-26 | 半導体装置の製造方法及び半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014192233A JP2014192233A (ja) | 2014-10-06 |
| JP6155745B2 true JP6155745B2 (ja) | 2017-07-05 |
Family
ID=51838254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013064526A Active JP6155745B2 (ja) | 2013-03-26 | 2013-03-26 | 半導体装置の製造方法及び半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6155745B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111819662B (zh) * | 2018-03-14 | 2024-03-26 | 东京毅力科创株式会社 | 基板处理系统、基板处理方法以及计算机存储介质 |
| US20210296119A1 (en) * | 2018-07-19 | 2021-09-23 | Tokyo Electron Limited | Substrate processing system and substrate processing method |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2870492B2 (ja) * | 1995-09-28 | 1999-03-17 | 日本電気株式会社 | Ｓｏｉ基板およびその製造方法 |
| JP2001257139A (ja) * | 2000-01-07 | 2001-09-21 | Canon Inc | 半導体基板とその作製方法 |
| JP2003078115A (ja) * | 2001-08-30 | 2003-03-14 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハのレーザーマーク印字方法、及び、ｓｏｉウェーハ |
| US20080083818A1 (en) * | 2006-10-06 | 2008-04-10 | Asml Netherlands B.V. | Measuring the bonding of bonded substrates |
-
2013
- 2013-03-26 JP JP2013064526A patent/JP6155745B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014192233A (ja) | 2014-10-06 |
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