JP2870492B2 - Soi基板およびその製造方法 - Google Patents

Soi基板およびその製造方法

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  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体多層構造基
板に関し、特に貼り合わせSOI基板における基板構造
およびその製造方法、およびその目合わせ方法に関す
る。
【0002】
【従来の技術】基板の貼り合わせによる、SOI(Si
licon−On−Insulator)に代表される
多層構造基板の応用分野は、近年その接合性の向上とと
もに拡大の一途をたどっている。特に埋め込み層として
シリコン酸化膜などの絶縁層を有するSOI基板は、パ
ワーICなどの高耐圧を要求される分野において誘電体
分離基板として実用化されている。このパワー素子の分
野では、高集積化、高耐圧化の要求に対して、基板面内
に部分的にSOI構造を形成することにより、高耐圧の
縦形パワーMOSFET素子領域と低耐圧の制御回路素
子領域とを単一チップに組み込むことを可能とする、複
合構造素子用基板が提案されている。これは、例えば特
開平4−29353号公報により公知となっている。図
16は、前記公報に記載された実施例をもとにして製造
された、貼り合わせSOI基板の断面構造模式図であ
る。以下に、図17を用いてこの基板の製造方法を説明
する。
【0003】はじめに、図17(a)に示すように、N
- (100)の第2の単結晶シリコン基板200の表面
の所定の部分をRIE(Reactive Ion E
tching)法等で約1μmの深さの段差を形成し、
熱酸化法等によりシリコン酸化膜30を形成する。次に
凸部に形成されたシリコン酸化膜を機械的な研磨により
除去して、単結晶シリコンとシリコン酸化膜の混在した
平坦な表面を得る(図17(b))。次に前記単結晶シ
リコン基板200の平坦化された表面と、N+(10
0)の第1の単結晶シリコン基板100とを対向させて
貼り合わせ、熱処理を行って接合する(図17
(c))。最後に、単結晶シリコン基板200の接合さ
れない側の主表面を研削、研磨加工によって所定の厚さ
まで薄膜化する(図17(d))。このようにして、部
分的に形成されたシリコン酸化膜30上には、薄膜化さ
れた単結晶シリコン層(以降、SOI層という)が形成
される。
【0004】SOI層は後の工程で制御回路素子領域2
0となる。制御回路素子領域20は、シリコン酸化膜3
0と、後に形成されるV字形の溝40の内側に形成され
た酸化物50とによって縦形パワーMOSFET素子の
形成される領域21と誘電体分離される。
【0005】ところで、埋め込み酸化膜は上部のSOI
層に形成する制御回路素子のパターンに依存した任意の
形状でパターニングされている。そこで、SOI層表面
の素子形成加工の初期段階に、フォトリソグラフィ用マ
スクパターンと埋め込み酸化膜パターンとの目合わせが
必要となる。ところが埋め込み酸化膜パターンは、上部
に接合されたSOI層によって覆われているので、可視
光で観察することができない。
【0006】貼り合わせによるシリコン基板において、
可視光で観察不可能な埋設構造を観察する手段として、
赤外線による透過像を利用する方法がある。これは、例
えば特開平2−312220号公報にこの方法を利用し
た目合わせ装置が開示されている。この装置は、2枚あ
るいはそれ以上のデバイス層の形成された、複数の基板
どうしの目合せを行うものである。
【0007】図16を用いて、この目合わせ装置の原理
を利用した埋め込み酸化膜をパターンとマスクパターン
との目合わせ方法を説明する。図16は、貼り合わせS
OI基板の最初の目合わせ・露光工程を示している。第
1のシリコン基板1には酸化膜パターン1が形成され、
素子の絶縁分離用の酸化膜1bと目合わせ用の酸化膜1
aからなる。SOI層200aがその上に接合され、貼
り合わせ基板を構成している。SOI層の表面にはフォ
トレジスト5が塗布されてる。貼り合わせ基板の上方に
マスクパターン11の描かれた石英基板6があり、石英
基板あるいは貼り合わせSOI基板はともに移動できる
ようになっている(ウェーハチャックなどの装置は図示
されていない)。
【0008】このようにして、目合わせ用マスクパター
ン11aと上記目合わせ用酸化膜パターン1aとを、基
板下方の赤外線光源(図示なし)から照射した赤外線2
の透過像で目合わせする。赤外線透過像は2台以上の赤
外顕微鏡(図示なし)で観察する。
【0009】
【発明が解決しようとする課題】目合わせパターンが内
部に埋め込まれたSOI基板では、従来広く利用されて
きた可視光による目合わせ・露光装置が利用できず、赤
外線光源や赤外線顕微鏡、赤外線の透過可能なウェーハ
チャックなどを新たに用意する必要がある。また、赤外
線光源の制限により基板全面を照射できず視野が限られ
ていることや、透過像のためコントラストが弱く、微細
な目合わせパターン形状を捉えにくいので目合わせが難
しい。そのため目合わせ精度が悪い(位置合わせ精度約
±1μm)という欠点がある。そのため、目合わせ時の
目ずれによる素子特性不良の発生が避けられなかった。
【0010】本発明の目的は、従来の上記欠点を解消す
るために、可視光による目合わせ装置の利用できる高精
度な目合わせ方法と、それを実現するSOI基板構造お
よびその製造方法を提供することにある。
【0011】
【課題を解決するための手段】本発明は、第1のシリコ
ン基板と第2のシリコン基板を接合した後に、第2のシ
リコン基板の接合していない主表面を研削、研磨加工し
て形成されるSOI基板において、前記第2のシリコン
基板の接合側の主表面に目合わせ用パターンが形成され
ており、前記第1のシリコン基板と前記第2のシリコン
基板の接合後に、該第2のシリコン基板の接合していな
い主表面を研削、研磨加工して目合わせ用パターンが裏
側から露出するように形成されたことを特徴とするSO
I基板に関する。
【0012】また、本発明は、第1のシリコン基板と第
2のシリコン基板を接合した後に、第2のシリコン基板
の接合していない主表面を研削、研磨加工するSOI基
板の製造方法において、前記第2のシリコン基板の接合
側の主表面上に目合わせ用パターンを形成する工程と、
該目合わせ用パターンの表面を含む前記第2のシリコン
基板表面に第1のシリコン基板を重ね合わせて接合する
工程と、前記目合わせ用パターン位置の第2のシリコン
基板を、接合していない主表面から研削、研磨加工して
目合わせ用パターンを裏側から露出させる工程とを含む
ことを特徴とするSOI基板の製造方法に関する。
【0013】本発明のSOI基板は、表面に可視光によ
り認識できる目合わせパターンが露出しているので、フ
ォトリソグラフィ工程時にマスク上の目合わせパターン
との目合わせが、通常用いられる目合わせ露光装置を用
いて容易にできる。従って、SOI基板上に、種々のデ
バイスを高精度で歩留まり良く形成することができる。
【0014】
【発明の実施の形態】本発明では、第2のシリコン基板
が、デバイスパターンと目合わせ用パターンを同一主表
面上に有していると、工程が簡略化されるので好まし
い。
【0015】また、このデバイスパターンは、一般的な
SOI基板を形成するときは、誘電体分離するための酸
化膜パターンであるが、必要に応じて溝や不純物拡散が
なされた下部デバイスパターンであっても良い。
【0016】前記目合わせ用パターンは、フォトリソグ
ラフィ工程時にマスクパターンと目合わせするときに認
識できるように形成されていれば制限はないが、半導体
製造において常用される手段でパターンできるものが好
ましく、例えば絶縁膜、溝または不純物拡散層のパター
ンを挙げることができる。
【0017】この目合わせ用パターンは、前記第2のシ
リコン基板のどの部分に形成されていてもよいが、通常
は基板中央部は素子形成のために使用されるので基板周
辺部に設けるのが特に好ましい。
【0018】
【実施例】以下に実施例を示し、本発明をさらに具体的
に説明する。
【0019】[参考例1] 図1は本発明に関連のあるSOI基板およびその目合わ
せ方法を説明するための断面構造模式図である。また、
図2はこのSOI基板の平面図である。第1のシリコン
基板100の一方の主表面上には酸化膜パターン1が部
分的に複数個形成されている。そのうち酸化膜パターン
1bは、接合された第2のシリコン基板200(図1で
は、すでに研削、研磨により薄膜化され、SOI層20
0aとなっている)の下層に埋め込まれている。この酸
化膜パターン1bは上部のSOI層に形成される素子の
分離絶縁膜として機能し、その形状は任意である。一
方、第1のシリコン基板100において酸化膜パターン
1bの形成されている表面のうち、第2のシリコン基板
200の接合されていない部分には目合わせ用酸化膜パ
ターン1aが形成されている。この目合わせ用酸化膜パ
ターン1aは、図2に示すようにウェーハ周縁部に配置
されている。なお、酸化膜パターン1aの大きさは、通
常のフォトリソグラフィ法で用いられる目合わせ用パタ
ーンと同程度に微細であるが、ここでは基板上の位置を
示すために強調して描かれている。
【0020】フォトリソグラフィ用のフォトレジスト5
は、SOI層200aの表面を含む基板全面に塗布され
ている。さらに、SOI基板の上方には、フォトリソグ
ラフィのマスク用の石英基板6があり、その表面にはマ
スクパターン11が形成されている。
【0021】前記マスクパターンのうち、石英基板6の
周縁部に配置した目合わせ用マスクパターン11aと、
前記酸化膜パターン1aとを用いて、可視光により目合
わせを行う。これより、石英基板6上のマスクパターン
11bと酸化膜パターン1bを精度よく目合わせするこ
とができる。この後、SOI層200aの表明に塗布し
たフォトリソグラフィ用のフォトレジスト5を、例えば
波長400nmの紫外線で露光し、マスクパターン11
bをフォトレジスト5に転写する。ここまでの目合わせ
作業は通常用いられる目合わせ露光機が使用可能であ
る。次にこの参考例によるSOI基板の製造方法を図
2、3、4を用いて説明する。
【0022】図3は、図2に示したSOI基板の、貼り
合わせ前における第1、第2のシリコン基板をそれぞれ
描いたものである。図4(a)は、第1のシリコン基板
における目合わせ用酸化膜パターン1aの存在する位置
の断面構造模式図である。
【0023】はじめに5インチ径の、面方位(100)
である、第1のシリコン基板100と第2のシリコン基
板200を、それぞれ用意する。
【0024】まず、第1のシリコン基板100上の酸化
膜パターン1a、1bの形成方法を述べる。第1のシリ
コン基板の主表面上に熱酸化法などによりシリコン酸化
膜を形成し、その一方の主表面にフォトリソグラフィ法
およびドライエッチング法を適用して、所定の部分のシ
リコン酸化膜を除去し開口部を作り、その部分の単結晶
シリコンを露出させる(図なし)。次にシリコン酸化膜
をマスクとして開口部の単結晶シリコンをドライエッチ
ング法などでエッチングし、約1μmの深さをもつ段差
を形成する(図なし)。この深さはデバイスの特性より
決定される。次にマスクとしたシリコン酸化膜を除去し
た後、熱酸化または低温CVD等によって前記段差を埋
め合わせる程度に一様の膜厚の酸化膜を形成する(図4
(a))。最後に、前記段差に埋め込まれた酸化膜を残
すように酸化膜を研削・研磨して除去し(図4
(b))、図3(a)に示すような酸化膜パターン1を
形成する。酸化膜パターン1bと目合わせ用の酸化膜パ
ターン1aは、このようにしてひとつのマスクパターン
で同時にパターニングされる。図4(b)に示すよう
に、目合わせ用酸化膜パターン1aは接合後に露出させ
るために基板周縁部に配置される。
【0025】なお、酸化膜パターン1は本参考例で説明
した方法の他にLOCOS酸化膜を利用してもよい。
【0026】第2のシリコン基板200は、図3(b)
に示すように、3箇所オリエンテーションフラット10
を形成しておく。このうち、第1のオリエンテーション
フラット10aは第1のシリコン基板100との方位を
一致させるのに用いる。第2、第3のオリエンテーショ
ンフラット10b、10cは、上記目合わせ用酸化膜パ
ターン1aを露出させるのに必要な長さ(例えば<11
0>方向で長さ40mm)で形成される。
【0027】第2、第3のオリエンテーションフラット
10b、10cを、第1のシリコン基板100上に形成
された目合わせ用酸化膜パターン1aに被らないよう位
置合わせし、目合わせ用酸化膜パターン1aを露出させ
て貼り合わせる(図2参照)。これより、第1のシリコ
ン基板上の酸化膜パターン1bは第2のシリコン基板2
00との接合界面に埋め込まれる(図4(c))。
【0028】貼り合わされ、一体化した基板に対して、
酸化性雰囲気で1100℃〜1200℃、2時間の熱処
理を行い、接合を強固なものとする。
【0029】次に3箇所のオリエンテーションフラット
10および第2のシリコン基板200の周縁部を研削で
除去する(図4(d))。さらに第2のシリコン基板2
00の接合されていない側の主表面を研削・研磨によっ
て薄膜化し、約10μmのSOI層200aを形成す
る。SOI層厚さは素子動作上必要な厚さを選択する。
最後に熱処理工程で形成された酸化膜3を希弗酸でエッ
チング除去し、貼り合わせSOI基板を得る(図4
(e))。
【0030】[参考例2] 図5は、本発明に関連のあるSOI基板の第2の参考例
を示す平面図である。目合わせ用酸化膜パターン1a
は、第1のシリコン基板の周縁部に配置され、第2のシ
リコン基板200の周縁部を研削加工およびエッチング
して除去することにより露出させる。
【0031】次にこの基板の製造方法について説明す
る。図6(a)は、第1のシリコン基板100において
目合わせ用酸化膜パターン1aの存在する位置の断面構
造模式図である。酸化膜パターン1の形成方法は第1の
実施例と同じである。次に第2のシリコン基板200を
用意し、第1のシリコン基板100の酸化膜パターン1
の形成された面と対向させて貼り合わせる(図6
(b))。熱処理条件は第1の実施例と同じである。次
に、第2のシリコン基板200のウェーハエッジから約
1mmの幅の周縁部を、約50μmの厚さになるまで研
削し(図6(c))、続いて図6(d)に示すように水
酸化カリウム溶液などのアルカリ性の異方性エッチング
溶液に浸漬し、研削で露出した単結晶シリコンを除去す
る。エッチング時間や液温などは、目合わせ用酸化膜パ
ターン1aが露出するように決定する。最後に第1の参
考例で説明したようにSOI層200aを形成し、酸化
膜3を除去してSOI基板を得る(図6(e))。
【0032】本参考例によれば、第1の参考例で示した
ような目合わせパターンを露出させるためのオリエンテ
ーションフラットを形成する必要がなく、従来の単結晶
シリコン基板をそのまま用いることができる。また、第
2のシリコン基板200の周縁部が除去されるので、周
縁部に残る未接合部分や弱接合部分も同時に除去でき
る。これにより、基板周縁部の割れや欠けを防止するこ
とができるという利点がある。
【0033】[参考例3] 図7は、本発明に関連のあるSOI基板の第3の参考例
を示す平面図である。目合わせ用酸化膜パターン1a
は、第1のシリコン基板の周縁部に配置されている。一
方第2のシリコン基板200の周縁部にはノッチ(切り
欠き)12が形成され、ノッチ12によって上記目合わ
せ用酸化膜パターン1aを露出させている。
【0034】次にこの基板の製造方法について説明す
る。第2のシリコン基板200には、切り欠き開口長さ
約2mm、切り欠き深さ約2mmのV字型ノッチ12を
2箇所形成する。ノッチ形状はこれ以外にも図8に示す
ようなU字型でもよく、その他台形、矩形など任意の形
状が可能である。
【0035】本参考例のようにノッチによって目合わせ
パターンを露出させると、上述のようなオリエンテーシ
ョンフラットの場合より加工面積が小さくて済むので、
同一径の基板からより多くの製品チップを得ることがで
きる。
【0036】この基板と第1のシリコン基板100の酸
化膜パターン1の形成された面と対向させ、目合わせ用
酸化膜パターン1aがノッチ12によって露出するよう
に位置合わせして貼り合わせる。次に、第2のシリコン
基板200の周縁部を研削・エッチングして未接合部を
取り除く。最後にSOI層200a形成し、さらに酸化
膜3を除去してSOI基板を得る。
【0037】[参考例4] 図9は、本発明に関連のあるのSOI基板の第4の参考
例を示す平面図である。目合わせ用酸化膜パターン1a
は、基板周縁部に複数個露出している。目合わせ用酸化
膜パターン1aは、このように複数配置してもよい。本
参考例では、マスクパターンとの目合わせに複数個の目
合わせ用酸化膜パターンを用いるので、上述のような2
つの場合に比べてより高精度の目合わせが可能である。
【0038】この基板の製造方法は、第1のシリコン基
板に酸化膜パターンを第1の参考例で説明した方法で形
成し、次に第1のシリコン基板より小さい半径の第2の
シリコン基板を用意し、上記目合わせ用酸化膜パターン
1aをすべて露出するように位置合わせして貼り合わせ
る。後工程は第1の参考例と同じである。
【0039】[参考例5] 図10は、本発明に関連のあるSOI基板の第5の参考
例を示す平面図である。このように、目合わせ用酸化膜
パターン1aを複数個、基板周縁部にノッチによって露
出させてもよい。本参考例は第3の参考例で説明した製
造方法によって製作可能である。
【0040】[参考例6] 第1の参考例では、複数の酸化膜パターンを形成し、そ
の一部に目合わせパターンを同時に形成する方法を説明
したが、基板周縁部に露出させる目合わせパターンは酸
化膜に限られるものではなく、上述した目合わせ方法に
支障のない形状を有するものであればよい。以下に、第
6の参考例を図11を用いて説明する。
【0041】図11(a)は、第6の参考例を示す断面
図である。このように、露出させる目合わせパターンは
トレンチ(凹状の溝60)でも目合わせ可能である。マ
スクパターンとの目合わせには前記トレンチのエッジを
利用する。目合わせパターンに用いるトレンチの形状は
任意であるが、第1の参考例において説明した露光機を
用いて視認できる程度(約1μm)の幅が必要である。
次に本参考例による基板の製造方法を述べる。
【0042】第1のシリコン基板の一主表面上に、部分
的に開口された酸化膜を形成し、所定の箇所に例えばプ
ラズマによるドライエッチング法を用いて、複数の目合
わせパターンを有するトレンチを形成する。この目合わ
せパターンを露出させるようにして第2のシリコン基板
を貼り合わせる。この後の加工工程は第1の参考例で説
明したものに準ずる。
【0043】また、上記トレンチの代わりに、例えば水
酸化カリウム溶液などのアルカリ異方性エッチング液を
用いて図11(b)に示すようなV字形溝40を形成
し、所定の形状の目合わせパターンを形成してもよい。
【0044】本参考例は、上述してきたような酸化膜を
埋め込み構造にもつ貼り合わせSOI基板の他に、目合
わせパターンと同時に形成された多数の凹状溝を、貼り
合わせ面内に有する多層構造貼り合わせ基板にも適用可
能である。
【0045】[参考例7] 本参考例は、単結晶シリコン基板の導電型判定で用いら
れる弗硝酸系溶液によるエッチングを利用して、シリコ
ン基板上に露出させるようにして形成した目合わせパタ
ーンを、コントラスト(明暗差)として視認できるよう
にするものである。図12は、第7の参考例を示す断面
構造模式図である。この図を参照しながら本参考例によ
る基板の製造方法を説明する。
【0046】N型の第1のシリコン基板の一主表面に、
部分的に開口された酸化膜を形成し、所定の箇所にP型
不純物を熱拡散、あるいはイオン注入を行う。これより
所定の形状のP型拡散層による目合わせパターンを形成
する。次にこれを露出させるようにして第2のシリコン
基板を貼り合わせる。第2のシリコン基板は、例えば第
3の参考例で説明したような切り欠きを有するものが用
いられる。接合した基板について、1100℃、約2時
間の熱処理を行い、第2のシリコン基板を研削・研磨し
て所定の厚さになるまで薄膜化する。
【0047】この後、SOI層表面のデバイス形成層を
耐酸性粘着シート等でマスクした後、弗硝酸系エッチン
グ溶液(例えばステイン液、液組成 フッ酸:硝酸=1
00:0.1〜0.5)に浸漬して、第1のシリコン基
板上に露出させたP型拡散層による目合わせパターンを
黒変させる。このようにして、第1のシリコン基板上の
露出部に前記目合わせパターンがコントラストをつけて
視認できるようになり、マスクパターンと目合わせが可
能となる。
【0048】本参考例は従来の熱拡散法が利用でき、第
6の参考例のような溝形成工程を必要としないので、低
コストで簡単な製造工程で目合わせパターンを形成でき
る。
【0049】[実施例1] 上述の参考例は、いずれも目合わせパターンを含む酸化
膜パターンを第1のシリコン基板に形成している。しか
し、この酸化膜パターンは第2のシリコン基板に形成し
てもよい。以下に図13を用いて実施例1による基板の
製造方法を説明する。なお、目合わせパターンを含む酸
化膜パターンの形成方法は、参考例1と同様である。
【0050】図13(a)は基板貼り合わせ後の断面構
造を示している。このように、目合わせパターン1aを
含む酸化膜パターン1の形成された第2のシリコン基板
200と、第1のシリコン基板100とを貼り合わせる
と、目合わせ用酸化膜パターンはふたつの基板の間に埋
め込まれる。そこで、参考例2で説明した基板周縁部の
加工方法(第2のシリコン基板の研削およびアルカリ異
方性エッチング)を用いて目合わせ用酸化膜パターンが
露出するまで加工する(図13(b))。本実施例を用
いると埋め込み酸化膜の下側が接合界面となるので、貼
り合わせ時に取り込まれた金属などの汚染物が埋め込み
酸化膜上に拡散しにくく、埋め込み酸化膜上のSOI層
に形成するデバイスの信頼性が向上する。
【0051】[実施例2] 実施例1では、第2のシリコン基板に形成した酸化膜パ
ターンをマスクパターンとの目合わせに用いたが、酸化
膜の代わりに参考例6において説明したようなトレンチ
あるいはV字形溝を第2のシリコン基板に形成してもよ
い。本実施例による基板の製造方法は図14に示すよう
に、第2のシリコン基板に、前記トレンチあるいはV字
形溝70を形成した後、第1のシリコン基板を貼り合わ
せて、熱処理を行った後、参考例2の基板周縁部の加工
方法(すなわち研削加工と異方性エッチング)を用いて
前記トレンチあるいはV字形溝70の底部を露出させ
る。このようにして露出させたパターンをマスクパター
ンとの目合わせに用いる。
【0052】[参考例8] 上述した本発明の実施例および参考例では、特に埋め込
み酸化膜が部分的にパターニングされた貼り合わせSO
I基板に関するものである。本発明は、埋めこみ酸化膜
を持つSOI構造に限定されるものではなく、これ以外
の多層構造基板にも適用可能である。図15は本参考例
による多層構造基板の断面構造模式図である。第1のシ
リコン基板100の一主表面上には、予め所定の位置に
形成された下部デバイスパターン210があり、この面
と対向させるようにして第2のシリコン基板200が貼
り合わされている。第2のシリコン基板200は所定の
厚さに薄膜化加工され、活性層220を形成している。
また、第1のシリコン基板100の周縁部には酸化膜、
溝などによる目合わせパターン1bが形成されている。
後の工程で活性層220に形成するデバイスパターン
(図示なし)と下部デバイスパターン210を一致させ
るために、目合わせパターン1bを用いて、これまでに
説明したような方法でマスクパターンとの目合わせを行
うことができる。本参考例は、例えば多層のデバイス構
造を有する3次元ICに適用できる。
【0053】以上、本発明の実施例を説明したが、本発
明はこれらの実施例に限定されるものではなく、本発明
の要旨を逸脱しない範囲において各種の変更が可能であ
る。例えば、参考例で説明した事項は、本発明に適合す
る範囲において、本発明のSOI基板およびその製造方
法に用いることができる。
【0054】また、例えば、目合わせ用酸化膜パターン
は、埋め込まれる酸化膜パターンと同時に形成されるの
でその厚さは任意である(ただし素子特性に依存する)
が、上述のようなSOI基板加工工程を通して消滅せ
ず、目合わせ時に認識できる程度の膜厚(約100nm
以上)が必要である。さらに本発明の実施例ではシリコ
ン酸化膜のパターンを形成したが、シリコン窒化膜(S
34 )やドープトシリケートガラス等の材料でパタ
ーニングしてもよい。
【0055】同時に、トレンチあるいはV字形溝は任意
の深さで形成可能であるが、上述のような基板加工工程
を通して消滅せず、目合わせ時に認識できる程度の深さ
(約500nm以上)が必要である。また、目合わせパ
ターンの形状は通常の可視光による目合わせ方法に準ず
るので、帯、矩形、直格子、斜格子など任意のものが利
用できる。
【0056】
【発明の効果】以上説明したように、本発明のSOI基
板およびその目合わせ方法を用いることにより、従来か
ら用いられてきた可視光による目合わせ・露光装置がそ
のまま利用可能である。従って精度の悪い赤外線透過光
を用いる方法を使用しなくても良いので、より高精度
(位置合わせ精度約±0.2μm)の合わせが可能とな
る。また、本発明を応用すれば、SOI層表面と埋め込
み層の両方にデバイスを形成するような多層構造のデバ
イスにおける縦方向の目合わせにも適用可能である。
【図面の簡単な説明】
【図1】本発明に関連のある貼り合わせSOI基板およ
び目合わせ方法を説明するための断面図である。
【図2】第1の参考例のSOI基板を示した平面図であ
る。
【図3】第1の参考例のSOI基板の製造方法を説明す
るための平面図である。
【図4】第1の参考例のSOI基板の製造方法を説明す
るための工程順断面図である。
【図5】第2の参考例のSOI基板を示した平面図であ
る。
【図6】第2の参考例のSOI基板の製造方法を説明す
るための工程順断面図である。
【図7】第3の参考例のSOI基板を示した平面図であ
る。
【図8】第3の参考例のSOI基板におけるノッチ形状
を説明するための平面図である。
【図9】第4の参考例のSOI基板を示した平面図であ
る。
【図10】第5の参考例のSOI基板を示した平面図で
ある。
【図11】第6の参考例のSOI基板を示した断面図で
ある。
【図12】第7の参考例のSOI基板を示した断面図で
ある。
【図13】本発明の実施例のSOI基板を示した断面図
である。
【図14】本発明の実施例のSOI基板を示した断面図
である。
【図15】第8の参考例の多層構造基板を示した断面図
である。
【図16】従来技術による目合わせ方法を説明するため
の断面図である。
【図17】従来技術による貼り合わせSOI基板の製造
方法を説明するための工程順断面図である。
【符号の説明】
1a 目合わせ用酸化膜パターン 1b 酸化膜パターン 2 赤外線 3 酸化膜 4 溝 5 フォトレジスト 6 石英基板 10 オリエンテーションフラット 10a 第1のオリエンテーションフラット 10b 第2のオリエンテーションフラット 10c 第3のオリエンテーションフラット 11a 目合わせ用マスクパターン 11b マスクパターン 12 ノッチ 20 制御回路素子領域 21 縦形パワーMOSFET領域 30 シリコン酸化膜 40 V字形溝 50 酸化膜 60 トレンチ 70 V字形溝 80 P型拡散層 81 黒変した領域 100 第1のシリコン基板 200 第2のシリコン基板 200a SOI層 210 下部デバイス層 220 活性層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 27/12 H01L 21/02 H01L 21/027

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1のシリコン基板と第2のシリコン基
    板を接合した後に、第2のシリコン基板の接合していな
    い主表面を研削、研磨加工して形成されるSOI基板に
    おいて、 前記第2のシリコン基板の接合側の主表面に目合わせ用
    パターンが形成されており、前記第1のシリコン基板と
    前記第2のシリコン基板の接合後に、該第2のシリコン
    基板の接合していない主表面を研削、研磨加工して目合
    わせ用パターンが裏側から露出するように形成されたこ
    とを特徴とするSOI基板。
  2. 【請求項2】 前記第2のシリコン基板は、目合わせ用
    パターンと同一主表面上にデバイスパターンを有してい
    ることを特徴とする請求項1記載のSOI基板。
  3. 【請求項3】 前記デバイスパターンの少なくとも一部
    が、絶縁膜で形成されていることを特徴とする請求項2
    記載のSOI基板。
  4. 【請求項4】 前記目合わせ用パターンが、絶縁膜、溝
    または不純物拡散層のいずれかで形成されたパターンで
    あることを特徴とする請求項1〜3のいずれかに記載の
    SOI基板。
  5. 【請求項5】 第1のシリコン基板と第2のシリコン基
    板を接合した後に、第2のシリコン基板の接合していな
    い主表面を研削、研磨加工するSOI基板の製造方法に
    おいて、 前記第2のシリコン基板の接合側の主表面上に目合わせ
    用パターンを形成する工程と、 該目合わせ用パターンの表面を含む前記第2のシリコン
    基板表面に第1のシリコン基板を重ね合わせて接合する
    工程と、 前記目合わせ用パターン位置の第2のシリコン基板を、
    接合していない主表面から研削、研磨加工して目合わせ
    用パターンを裏側から露出させる工程とを含むことを特
    徴とするSOI基板の製造方法。
  6. 【請求項6】 前記目合わせ用パターンが、絶縁膜、溝
    または不純物拡散層のいずれかであることを特徴とする
    請求項5記載のSOI基板の製造方法。
  7. 【請求項7】 前記第2のシリコン基板の前記目合わせ
    パターンが形成された主表面上に、デバイスパターンを
    形成する工程をさらに含むことを特徴とする請求項5ま
    たは6に記載のSOI基板の製造方法。
  8. 【請求項8】 請求項1〜4のいずれかに記載のSOI
    基板を用いて、該SOI基板上に露出している目合わせ
    用パターンとフォトリソグラフィ用マスク上の目合わせ
    用パターンとにより位置合わせを行い、フォトリソグラ
    フィによって第2のシリコン基板の表面をパターニング
    する工程を含む半導体装置の製造方法。
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WO2001003191A1 (fr) 1999-07-02 2001-01-11 Mitsubishi Materials Silicon Corporation Substrat soi, procede de fabrication de celui-ci et dispositif de semi-conducteur utilisant le substrat soi
TW587332B (en) * 2000-01-07 2004-05-11 Canon Kk Semiconductor substrate and process for its production
JP2007036279A (ja) * 2000-01-07 2007-02-08 Canon Inc 半導体基板の作製方法
JP2004119943A (ja) 2002-09-30 2004-04-15 Renesas Technology Corp 半導体ウェハおよびその製造方法
FR2876219B1 (fr) * 2004-10-06 2006-11-24 Commissariat Energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.
JP5933289B2 (ja) * 2012-02-23 2016-06-08 三菱電機株式会社 Soiウエハおよびその製造方法
JP6155745B2 (ja) * 2013-03-26 2017-07-05 住友電気工業株式会社 半導体装置の製造方法及び半導体基板の製造方法
CN113728425B (zh) * 2019-06-17 2024-06-11 罗姆股份有限公司 SiC半导体装置及其制造方法
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