JPH09153603A - Soi基板およびその製造方法 - Google Patents

Soi基板およびその製造方法

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JPH09153603A
JPH09153603A JP8176646A JP17664696A JPH09153603A JP H09153603 A JPH09153603 A JP H09153603A JP 8176646 A JP8176646 A JP 8176646A JP 17664696 A JP17664696 A JP 17664696A JP H09153603 A JPH09153603 A JP H09153603A
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soi
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智宏 濱嶋
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  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】 【課題】 本発明は、フォトリソグラフィの際にSOI
基板とフォトマスクの目合わせを行うときに、赤外線透
過光を用いなくても、可視光による目合わせ装置の利用
できる高精度な目合わせ方法と、それを実現するSOI
基板構造およびその製造方法を提供することを目的とす
る。 【解決手段】 第1のシリコン基板と第2のシリコン基
板を接合した後に、第2のシリコン基板の接合していな
い主表面を研削、研磨加工して形成されるSOI基板に
おいて、前記シリコン基板の一方は、表面に露出した目
合わせ用パターンを有していることを特徴とするSOI
基板。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体多層構造基
板に関し、特に貼り合わせSOI基板における基板構造
およびその製造方法、およびその目合わせ方法に関す
る。
【0002】
【従来の技術】基板の貼り合わせによる、SOI(Si
licon−On−Insulator)に代表される
多層構造基板の応用分野は、近年その接合性の向上とと
もに拡大の一途をたどっている。特に埋め込み層として
シリコン酸化膜などの絶縁層を有するSOI基板は、パ
ワーICなどの高耐圧を要求される分野において誘電体
分離基板として実用化されている。このパワー素子の分
野では、高集積化、高耐圧化の要求に対して、基板面内
に部分的にSOI構造を形成することにより、高耐圧の
縦形パワーMOSFET素子領域と低耐圧の制御回路素
子領域とを単一チップに組み込むことを可能とする、複
合構造素子用基板が提案されている。これは、例えば特
開平4−29353号公報により公知となっている。図
16は、前記公報に記載された実施例をもとにして製造
された、貼り合わせSOI基板の断面構造模式図であ
る。以下に、図17を用いてこの基板の製造方法を説明
する。
【0003】はじめに、図17(a)に示すように、N
- (100)の第2の単結晶シリコン基板200の表面
の所定の部分をRIE(Reactive Ion E
tching)法等で約1μmの深さの段差を形成し、
熱酸化法等によりシリコン酸化膜30を形成する。次に
凸部に形成されたシリコン酸化膜を機械的な研磨により
除去して、単結晶シリコンとシリコン酸化膜の混在した
平坦な表面を得る(図17(b))。次に前記単結晶シ
リコン基板200の平坦化された表面と、N+(10
0)の第1の単結晶シリコン基板100とを対向させて
貼り合わせ、熱処理を行って接合する(図17
(c))。最後に、単結晶シリコン基板200の接合さ
れない側の主表面を研削、研磨加工によって所定の厚さ
まで薄膜化する(図17(d))。このようにして、部
分的に形成されたシリコン酸化膜30上には、薄膜化さ
れた単結晶シリコン層(以降、SOI層という)が形成
される。
【0004】SOI層は後の工程で制御回路素子領域2
0となる。制御回路素子領域20は、シリコン酸化膜3
0と、後に形成されるV字形の溝40の内側に形成され
た酸化物50とによって縦形パワーMOSFET素子の
形成される領域21と誘電体分離される。
【0005】ところで、埋め込み酸化膜は上部のSOI
層に形成する制御回路素子のパターンに依存した任意の
形状でパターニングされている。そこで、SOI層表面
の素子形成加工の初期段階に、フォトリソグラフィ用マ
スクパターンと埋め込み酸化膜パターンとの目合わせが
必要となる。ところが埋め込み酸化膜パターンは、上部
に接合されたSOI層によって覆われているので、可視
光で観察することができない。
【0006】貼り合わせによるシリコン基板において、
可視光で観察不可能な埋設構造を観察する手段として、
赤外線による透過像を利用する方法がある。これは、例
えば特開平2−312220号公報にこの方法を利用し
た目合わせ装置が開示されている。この装置は、2枚あ
るいはそれ以上のデバイス層の形成された、複数の基板
どうしの目合せを行うものである。
【0007】図16を用いて、この目合わせ装置の原理
を利用した埋め込み酸化膜をパターンとマスクパターン
との目合わせ方法を説明する。図16は、貼り合わせS
OI基板の最初の目合わせ・露光工程を示している。第
1のシリコン基板1には酸化膜パターン1が形成され、
素子の絶縁分離用の酸化膜1bと目合わせ用の酸化膜1
aからなる。SOI層200aがその上に接合され、貼
り合わせ基板を構成している。SOI層の表面にはフォ
トレジスト5が塗布されてる。貼り合わせ基板の上方に
マスクパターン11の描かれた石英基板6があり、石英
基板あるいは貼り合わせSOI基板はともに移動できる
ようになっている(ウェーハチャックなどの装置は図示
されていない)。
【0008】このようにして、目合わせ用マスクパター
ン11aと上記目合わせ用酸化膜パターン1aとを、基
板下方の赤外線光源(図示なし)から照射した赤外線2
の透過像で目合わせする。赤外線透過像は2台以上の赤
外顕微鏡(図示なし)で観察する。
【0009】
【発明が解決しようとする課題】目合わせパターンが内
部に埋め込まれたSOI基板では、従来広く利用されて
きた可視光による目合わせ・露光装置が利用できず、赤
外線光源や赤外線顕微鏡、赤外線の透過可能なウェーハ
チャックなどを新たに用意する必要がある。また、赤外
線光源の制限により基板全面を照射できず視野が限られ
ていることや、透過像のためコントラストが弱く、微細
な目合わせパターン形状を捉えにくいので目合わせが難
しい。そのため目合わせ精度が悪い(位置合わせ精度約
±1μm)という欠点がある。そのため、目合わせ時の
目ずれによる素子特性不良の発生が避けられなかった。
【0010】本発明の目的は、従来の上記欠点を解消す
るために、可視光による目合わせ装置の利用できる高精
度な目合わせ方法と、それを実現するSOI基板構造お
よびその製造方法を提供することにある。
【0011】
【課題を解決するための手段】本発明は、第1のシリコ
ン基板と第2のシリコン基板を接合した後に、第2のシ
リコン基板の接合していない主表面を研削、研磨加工し
て形成されるSOI基板において、前記シリコン基板の
一方は、表面に露出した目合わせ用パターンを有してい
ることを特徴とするSOI基板に関する。
【0012】また本発明は、SOI基板上に露出してい
る目合わせ用パターンとフォトリソグラフィ用マスク上
の目合わせ用パターンにより位置合わせを行い、フォト
リソグラフィによって第2のシリコン基板の表面をパタ
ーニングする工程を含む半導体装置の製造方法に関す
る。
【0013】本発明のSOI基板は、表面に可視光によ
り認識できる目合わせパターンが露出しているので、フ
ォトリソグラフィ工程時にマスク上の目合わせパターン
との目合わせが、通常用いられる目合わせ露光装置を用
いて容易にできる。従って、SOI基板上に、種々のデ
バイスを高精度で歩留まり良く形成することができる。
【0014】
【発明の実施の形態】本発明では、シリコン基板の一方
が、デバイスパターンと目合わせ用パターンを同一主表
面上に有していると、工程が簡略化されるので好まし
い。
【0015】また、このデバイスパターンは、一般的な
SOI基板を形成するときは、誘電体分離するための酸
化膜パターンであるが、必要に応じて溝や不純物拡散が
なされた下部デバイスパターンであっても良い。
【0016】前記目合わせ用パターンは、フォトリソグ
ラフィ工程時にマスクパターンと目合わせするときに認
識できるように形成されていれば制限はないが、半導体
製造において常用される手段でパターンできるものが好
ましく、例えば絶縁膜、溝または不純物拡散層のパター
ンを挙げることができる。
【0017】この目合わせ用パターンは、前記第1また
は第2のシリコン基板のどの部分に形成されていてもよ
いが、通常は基板中央部は素子形成のために使用される
ので基板周辺部に設けるのが特に好ましい。
【0018】本発明において、前記目合わせ用パターン
が、前記第1のシリコン基板の貼り合わせ側の主表面に
形成されている場合には、前記第2のシリコン基板は、
前記第1のシリコン基板上の目合わせ用パターンとは重
なり合う部分がない。
【0019】具体的には、例えば、第2のシリコン基板
を予め加工して例えばオリエンテーションフラットまた
は切り欠き等の基板除去部を設け、基板除去部と目合わ
せパターンとを合わせるようにして貼り合わせると、目
合わせパターンは第2のシリコン基板に覆われないの
で、表面に露出させることができる。
【0020】また、目合わせパターンが基板の周辺部に
設けられているときは、目合わせパターン位置より径の
小さい第2の基板を用いてもよい。
【0021】さらに、第1のシリコン基板上に形成され
た目合わせターンを覆うように第2のシリコン基板と接
合した後に、目合わせターン位置の第2のシリコン基板
を研削、研磨して取り除くことでも、目合わせターンを
露出させることができる。
【0022】また本発明では、前記目合わせパターン
を、第2のシリコン基板上に形成しても良い。この場
合、第1のシリコン基板と接合した後に目合わせパター
ン位置の第2のシリコン基板を、接合していない主表面
から研削、研磨加工し、目合わせパターンを露出させ
る。
【0023】
【実施例】以下に実施例を示し、本発明をさらに具体的
に説明する。
【0024】[実施例1]図1は本発明の一実施例によ
るSOI基板およびその目合わせ方法を説明するための
断面構造模式図である。また、図2はこのSOI基板の
平面図である。第1のシリコン基板100の一方の主表
面上には酸化膜パターン1が部分的に複数個形成されて
いる。そのうち酸化膜パターン1bは、接合された第2
のシリコン基板200(図1では、すでに研削、研磨に
より薄膜化され、SOI層200aとなっている)の下
層に埋め込まれている。この酸化膜パターン1bは上部
のSOI層に形成される素子の分離絶縁膜として機能
し、その形状は任意である。一方、第1のシリコン基板
100において酸化膜パターン1bの形成されている表
面のうち、第2のシリコン基板200の接合されていな
い部分には目合わせ用酸化膜パターン1aが形成されて
いる。この目合わせ用酸化膜パターン1aは、図2に示
すようにウェーハ周縁部に配置されている。なお、酸化
膜パターン1aの大きさは、通常のフォトリソグラフィ
法で用いられる目合わせ用パターンと同程度に微細であ
るが、ここでは基板上の位置を示すために強調して描か
れている。
【0025】フォトリソグラフィ用のフォトレジスト5
は、SOI層200aの表面を含む基板全面に塗布され
ている。さらに、SOI基板の上方には、フォトリソグ
ラフィのマスク用の石英基板6があり、その表面にはマ
スクパターン11が形成されている。
【0026】前記マスクパターンのうち、石英基板6の
周縁部に配置した目合わせ用マスクパターン11aと、
前記酸化膜パターン1aとを用いて、可視光により目合
わせを行う。これより、石英基板6上のマスクパターン
11bと酸化膜パターン1bを精度よく目合わせするこ
とができる。この後、SOI層200aの表明に塗布し
たフォトリソグラフィ用のフォトレジスト5を、例えば
波長400nmの紫外線で露光し、マスクパターン11
bをフォトレジスト5に転写する。ここまでの目合わせ
作業は通常用いられる目合わせ露光機が使用可能であ
る。次に本発明の一実施例によるSOI基板の製造方法
を図2、3、4を用いて説明する。
【0027】図3は、図2に示したSOI基板の、貼り
合わせ前における第1、第2のシリコン基板をそれぞれ
描いたものである。図4(a)は、第1のシリコン基板
における目合わせ用酸化膜パターン1aの存在する位置
の断面構造模式図である。
【0028】はじめに5インチ径の、面方位(100)
である、第1のシリコン基板100と第2のシリコン基
板200を、それぞれ用意する。
【0029】まず、第1のシリコン基板100上の酸化
膜パターン1a、1bの形成方法を述べる。第1のシリ
コン基板の主表面上に熱酸化法などによりシリコン酸化
膜を形成し、その一方の主表面にフォトリソグラフィ法
およびドライエッチング法を適用して、所定の部分のシ
リコン酸化膜を除去し開口部を作り、その部分の単結晶
シリコンを露出させる(図なし)。次にシリコン酸化膜
をマスクとして開口部の単結晶シリコンをドライエッチ
ング法などでエッチングし、約1μmの深さをもつ段差
を形成する(図なし)。この深さはデバイスの特性より
決定される。次にマスクとしたシリコン酸化膜を除去し
た後、熱酸化または低温CVD等によって前記段差を埋
め合わせる程度に一様の膜厚の酸化膜を形成する(図4
(a))。最後に、前記段差に埋め込まれた酸化膜を残
すように酸化膜を研削・研磨して除去し(図4
(b))、図3(a)に示すような酸化膜パターン1を
形成する。酸化膜パターン1bと目合わせ用の酸化膜パ
ターン1aは、このようにしてひとつのマスクパターン
で同時にパターニングされる。図4(b)に示すよう
に、目合わせ用酸化膜パターン1aは接合後に露出させ
るために基板周縁部に配置される。
【0030】なお、酸化膜パターン1は本実施例で説明
した方法の他にLOCOS酸化膜を利用してもよい。
【0031】第2のシリコン基板200は、図3(b)
に示すように、3箇所オリエンテーションフラット10
を形成しておく。このうち、第1のオリエンテーション
フラット10aは第1のシリコン基板100との方位を
一致させるのに用いる。第2、第3のオリエンテーショ
ンフラット10b、10cは、上記目合わせ用酸化膜パ
ターン1aを露出させるのに必要な長さ(例えば<11
0>方向で長さ40mm)で形成される。
【0032】第2、第3のオリエンテーションフラット
10b、10cを、第1のシリコン基板100上に形成
された目合わせ用酸化膜パターン1aに被らないよう位
置合わせし、目合わせ用酸化膜パターン1aを露出させ
て貼り合わせる(図2参照)。これより、第1のシリコ
ン基板上の酸化膜パターン1bは第2のシリコン基板2
00との接合界面に埋め込まれる(図4(c))。
【0033】貼り合わされ、一体化した基板に対して、
酸化性雰囲気で1100℃〜1200℃、2時間の熱処
理を行い、接合を強固なものとする。
【0034】次に3箇所のオリエンテーションフラット
10および第2のシリコン基板200の周縁部を研削で
除去する(図4(d))。さらに第2のシリコン基板2
00の接合されていない側の主表面を研削・研磨によっ
て薄膜化し、約10μmのSOI層200aを形成す
る。SOI層厚さは素子動作上必要な厚さを選択する。
最後に熱処理工程で形成された酸化膜3を希弗酸でエッ
チング除去し、貼り合わせSOI基板を得る(図4
(e))。
【0035】[実施例2]図5は、本発明のSOI基板
の第2の実施例を示す平面図である。目合わせ用酸化膜
パターン1aは、第1のシリコン基板の周縁部に配置さ
れ、第2のシリコン基板200の周縁部を研削加工およ
びエッチングして除去することにより露出させる。
【0036】次にこの基板の製造方法について説明す
る。図6(a)は、第1のシリコン基板100において
目合わせ用酸化膜パターン1aの存在する位置の断面構
造模式図である。酸化膜パターン1の形成方法は第1の
実施例と同じである。次に第2のシリコン基板200を
用意し、第1のシリコン基板100の酸化膜パターン1
の形成された面と対向させて貼り合わせる(図6
(b))。熱処理条件は第1の実施例と同じである。次
に、第2のシリコン基板200のウェーハエッジから約
1mmの幅の周縁部を、約50μmの厚さになるまで研
削し(図6(c))、続いて図6(d)に示すように水
酸化カリウム溶液などのアルカリ性の異方性エッチング
溶液に浸漬し、研削で露出した単結晶シリコンを除去す
る。エッチング時間や液温などは、目合わせ用酸化膜パ
ターン1aが露出するように決定する。最後に第1の実
施例で説明したようにSOI層200aを形成し、酸化
膜3を除去してSOI基板を得る(図6(e))。
【0037】本実施例によれば、第1の実施例で示した
ような目合わせパターンを露出させるためのオリエンテ
ーションフラットを形成する必要がなく、従来の単結晶
シリコン基板をそのまま用いることができる。また、第
2のシリコン基板200の周縁部が除去されるので、周
縁部に残る未接合部分や弱接合部分も同時に除去でき
る。これにより、基板周縁部の割れや欠けを防止するこ
とができるという利点がある。
【0038】[実施例3]図7は、本発明のSOI基板
の第3の実施例を示す平面図である。目合わせ用酸化膜
パターン1aは、第1のシリコン基板の周縁部に配置さ
れている。一方第2のシリコン基板200の周縁部には
ノッチ(切り欠き)12が形成され、ノッチ12によっ
て上記目合わせ用酸化膜パターン1aを露出させてい
る。
【0039】次にこの基板の製造方法について説明す
る。第2のシリコン基板200には、切り欠き開口長さ
約2mm、切り欠き深さ約2mmのV字型ノッチ12を
2箇所形成する。ノッチ形状はこれ以外にも図8に示す
ようなU字型でもよく、その他台形、矩形など任意の形
状が可能である。
【0040】本実施例のようにノッチによって目合わせ
パターンを露出させると、上述のようなオリエンテーシ
ョンフラットの場合より加工面積が小さくて済むので、
同一径の基板からより多くの製品チップを得ることがで
きる。
【0041】この基板と第1のシリコン基板100の酸
化膜パターン1の形成された面と対向させ、目合わせ用
酸化膜パターン1aがノッチ12によって露出するよう
に位置合わせして貼り合わせる。次に、第2のシリコン
基板200の周縁部を研削・エッチングして未接合部を
取り除く。最後にSOI層200a形成し、さらに酸化
膜3を除去してSOI基板を得る。
【0042】[実施例4]図9は、本発明のSOI基板
の第4の実施例を示す平面図である。目合わせ用酸化膜
パターン1aは、基板周縁部に複数個露出している。目
合わせ用酸化膜パターン1aは、このように複数配置し
てもよい。本実施例では、マスクパターンとの目合わせ
に複数個の目合わせ用酸化膜パターンを用いるので、上
述のような2つの場合に比べてより高精度の目合わせが
可能である。
【0043】この基板の製造方法は、第1のシリコン基
板に酸化膜パターンを第1の実施例で説明した方法で形
成し、次に第1のシリコン基板より小さい半径の第2の
シリコン基板を用意し、上記目合わせ用酸化膜パターン
1aをすべて露出するように位置合わせして貼り合わせ
る。後工程は第1の実施例と同じである。
【0044】[実施例5]図10は、本発明のSOI基
板の第5の実施例を示す平面図である。このように、目
合わせ用酸化膜パターン1aを複数個、基板周縁部にノ
ッチによって露出させてもよい。本実施例は第3の実施
例で説明した製造方法によって製作可能である。
【0045】[実施例6]第1の実施例では、複数の酸
化膜パターンを形成し、その一部に目合わせパターンを
同時に形成する方法を説明したが、基板周縁部に露出さ
せる目合わせパターンは酸化膜に限られるものではな
く、上述した目合わせ方法に支障のない形状を有するも
のであればよい。以下に、本発明の第6の実施例を図1
1を用いて説明する。
【0046】図11(a)は、本発明の第6の実施例を
示す断面図である。このように、露出させる目合わせパ
ターンはトレンチ(凹状の溝60)でも目合わせ可能で
ある。マスクパターンとの目合わせには前記トレンチの
エッジを利用する。目合わせパターンに用いるトレンチ
の形状は任意であるが、第1の実施例において説明した
露光機を用いて視認できる程度(約1μm)の幅が必要
である。次に本実施例による基板の製造方法を述べる。
【0047】第1のシリコン基板の一主表面上に、部分
的に開口された酸化膜を形成し、所定の箇所に例えばプ
ラズマによるドライエッチング法を用いて、複数の目合
わせパターンを有するトレンチを形成する。この目合わ
せパターンを露出させるようにして第2のシリコン基板
を貼り合わせる。この後の加工工程は第1の実施例で説
明したものに準ずる。
【0048】また、上記トレンチの代わりに、例えば水
酸化カリウム溶液などのアルカリ異方性エッチング液を
用いて図11(b)に示すようなV字形溝40を形成
し、所定の形状の目合わせパターンを形成してもよい。
【0049】本実施例は、上述してきたような酸化膜を
埋め込み構造にもつ貼り合わせSOI基板の他に、目合
わせパターンと同時に形成された多数の凹状溝を、貼り
合わせ面内に有する多層構造貼り合わせ基板にも適用可
能である。
【0050】[実施例7]本実施例は、単結晶シリコン
基板の導電型判定で用いられる弗硝酸系溶液によるエッ
チングを利用して、シリコン基板上に露出させるように
して形成した目合わせパターンを、コントラスト(明暗
差)として視認できるようにするものである。図12
は、本発明の第7の実施例を示す断面構造模式図であ
る。この図を参照しながら本実施例による基板の製造方
法を説明する。
【0051】N型の第1のシリコン基板の一主表面に、
部分的に開口された酸化膜を形成し、所定の箇所にP型
不純物を熱拡散、あるいはイオン注入を行う。これより
所定の形状のP型拡散層による目合わせパターンを形成
する。次にこれを露出させるようにして第2のシリコン
基板を貼り合わせる。第2のシリコン基板は、例えば第
3の実施例で説明したような切り欠きを有するものが用
いられる。接合した基板について、1100℃、約2時
間の熱処理を行い、第2のシリコン基板を研削・研磨し
て所定の厚さになるまで薄膜化する。
【0052】この後、SOI層表面のデバイス形成層を
耐酸性粘着シート等でマスクした後、弗硝酸系エッチン
グ溶液(例えばステイン液、液組成 フッ酸:硝酸=1
00:0.1〜0.5)に浸漬して、第1のシリコン基
板上に露出させたP型拡散層による目合わせパターンを
黒変させる。このようにして、第1のシリコン基板上の
露出部に前記目合わせパターンがコントラストをつけて
視認できるようになり、マスクパターンと目合わせが可
能となる。
【0053】本実施例は従来の熱拡散法が利用でき、第
6の実施例のような溝形成工程を必要としないので、低
コストで簡単な製造工程で目合わせパターンを形成でき
る。
【0054】[実施例8]上述の実施例は、いずれも目
合わせパターンを含む酸化膜パターンを第1のシリコン
基板に形成している。しかし、この酸化膜パターンは第
2のシリコン基板に形成してもよい。以下に図13を用
いて第8の実施例による基板の製造方法を説明する。な
お、目合わせパターンを含む酸化膜パターンの形成方法
は、本発明の第1の実施例と同様である。
【0055】図13(a)は基板貼り合わせ後の断面構
造を示している。このように、目合わせパターン1aを
含む酸化膜パターン1の形成された第2のシリコン基板
200と、第1のシリコン基板100とを貼り合わせる
と、目合わせ用酸化膜パターンはふたつの基板の間に埋
め込まれる。そこで、第2の実施例で説明した基板周縁
部の加工方法(第2のシリコン基板の研削およびアルカ
リ異方性エッチング)を用いて目合わせ用酸化膜パター
ンが露出するまで加工する(図13(b))。本実施例
を用いると埋め込み酸化膜の下側が接合界面となるの
で、貼り合わせ時に取り込まれた金属などの汚染物が埋
め込み酸化膜上に拡散しにくく、埋め込み酸化膜上のS
OI層に形成するデバイスの信頼性が向上する。
【0056】[実施例9]第8の実施例は、第2のシリ
コン基板に形成した酸化膜パターンをマスクパターンと
の目合わせに用いたが、酸化膜の代わりに第6の実施例
において説明したようなトレンチあるいはV字形溝を第
2のシリコン基板に形成してもよい。本実施例による基
板の製造方法は図14に示すように、第2のシリコン基
板に、前記トレンチあるいはV字形溝70を形成した
後、第1のシリコン基板を貼り合わせて、熱処理を行っ
た後、第2の実施例の基板周縁部の加工方法(すなわち
研削加工と異方性エッチング)を用いて前記トレンチあ
るいはV字形溝70の底部を露出させる。このようにし
て露出させたパターンをマスクパターンとの目合わせに
用いる。
【0057】[実施例10]上述した本発明の実施例
は、特に埋め込み酸化膜が部分的にパターニングされた
貼り合わせSOI基板に関するものである。本発明は、
埋めこみ酸化膜を持つSOI構造に限定されるものでは
なく、これ以外の多層構造基板にも適用可能である。図
15は本実施例による多層構造基板の断面構造模式図で
ある。第1のシリコン基板100の一主表面上には、予
め所定の位置に形成された下部デバイスパターン210
があり、この面と対向させるようにして第2のシリコン
基板200が貼り合わされている。第2のシリコン基板
200は所定の厚さに薄膜化加工され、活性層220を
形成している。また、第1のシリコン基板100の周縁
部には酸化膜、溝などによる目合わせパターン1bが形
成されている。後の工程で活性層220に形成するデバ
イスパターン(図示なし)と下部デバイスパターン21
0を一致させるために、目合わせパターン1bを用い
て、これまでに説明したような方法でマスクパターンと
の目合わせを行うことができる。本実施例は、例えば多
層のデバイス構造を有する3次元ICに適用できる。
【0058】以上、本発明の実施例を説明したが、本発
明はこれらの実施例に限定されるものではなく、本発明
の要旨を逸脱しない範囲において各種の変更が可能であ
る。
【0059】例えば、目合わせ用酸化膜パターンは、埋
め込まれる酸化膜パターンと同時に形成されるのでその
厚さは任意である(ただし素子特性に依存する)が、上
述のようなSOI基板加工工程を通して消滅せず、目合
わせ時に認識できる程度の膜厚(約100nm以上)が
必要である。さらに本発明の実施例ではシリコン酸化膜
のパターンを形成したが、シリコン窒化膜(Si3
4 )やドープトシリケートガラス等の材料でパターニン
グしてもよい。
【0060】同時に、トレンチあるいはV字形溝は任意
の深さで形成可能であるが、上述のような基板加工工程
を通して消滅せず、目合わせ時に認識できる程度の深さ
(約500nm以上)が必要である。また、目合わせパ
ターンの形状は通常の可視光による目合わせ方法に準ず
るので、帯、矩形、直格子、斜格子など任意のものが利
用できる。
【0061】
【発明の効果】以上説明したように、本発明のSOI基
板およびその目合わせ方法を用いることにより、従来か
ら用いられてきた可視光による目合わせ・露光装置がそ
のまま利用可能である。従って精度の悪い赤外線透過光
を用いる方法を使用しなくても良いので、より高精度
(位置合わせ精度約±0.2μm)の合わせが可能とな
る。また、本発明を応用すれば、SOI層表面と埋め込
み層の両方にデバイスを形成するような多層構造のデバ
イスにおける縦方向の目合わせにも適用可能である。
【図面の簡単な説明】
【図1】本発明の貼り合わせSOI基板および目合わせ
方法を説明するための断面図である。
【図2】第1の実施例のSOI基板を示した平面図であ
る。
【図3】第1の実施例のSOI基板の製造方法を説明す
るための平面図である。
【図4】第1の実施例のSOI基板の製造方法を説明す
るための工程順断面図である。
【図5】第2の実施例のSOI基板を示した平面図であ
る。
【図6】第2の実施例のSOI基板の製造方法を説明す
るための工程順断面図である。
【図7】第3の実施例のSOI基板を示した平面図であ
る。
【図8】第3の実施例のSOI基板におけるノッチ形状
を説明するための平面図である。
【図9】第4の実施例のSOI基板を示した平面図であ
る。
【図10】第5の実施例のSOI基板を示した平面図で
ある。
【図11】第6の実施例のSOI基板を示した断面図で
ある。
【図12】第7の実施例のSOI基板を示した断面図で
ある。
【図13】第8の実施例のSOI基板を示した断面図で
ある。
【図14】第9の実施例のSOI基板を示した断面図で
ある。
【図15】第10の実施例の多層構造基板を示した断面
図である。
【図16】従来技術による目合わせ方法を説明するため
の断面図である。
【図17】従来技術による貼り合わせSOI基板の製造
方法を説明するための工程順断面図である。
【符号の説明】
1a 目合わせ用酸化膜パターン 1b 酸化膜パターン 2 赤外線 3 酸化膜 4 溝 5 フォトレジスト 6 石英基板 10 オリエンテーションフラット 10a 第1のオリエンテーションフラット 10b 第2のオリエンテーションフラット 10c 第3のオリエンテーションフラット 11a 目合わせ用マスクパターン 11b マスクパターン 12 ノッチ 20 制御回路素子領域 21 縦形パワーMOSFET領域 30 シリコン酸化膜 40 V字形溝 50 酸化膜 60 トレンチ 70 V字形溝 80 P型拡散層 81 黒変した領域 100 第1のシリコン基板 200 第2のシリコン基板 200a SOI層 210 下部デバイス層 220 活性層

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】 第1のシリコン基板と第2のシリコン基
    板を接合した後に、第2のシリコン基板の接合していな
    い主表面を研削、研磨加工して形成されるSOI基板に
    おいて、 前記シリコン基板の一方は、表面に露出した目合わせ用
    パターンを有していることを特徴とするSOI基板。
  2. 【請求項2】 前記シリコン基板の一方は、デバイスパ
    ターンと目合わせ用パターンを同一主表面上に有してい
    ることを特徴とする請求項1記載のSOI基板。
  3. 【請求項3】 前記デバイスパターンの少なくとも一部
    が、絶縁膜で形成されていることを特徴とする請求項2
    記載のSOI基板。
  4. 【請求項4】 前記目合わせ用パターンが、絶縁膜、溝
    または不純物拡散層のいずれかで形成されたパターンで
    あることを特徴とする請求項1〜3のいずれかに記載の
    SOI基板。
  5. 【請求項5】 前記目合わせ用パターンが、前記第1の
    シリコン基板の貼り合わせ側の主表面に形成されてお
    り、 前記第2のシリコン基板は、前記第1のシリコン基板上
    の目合わせ用パターンとは重なり合わない形状であるこ
    とを特徴とする請求項1〜4のいずれかに記載のSOI
    基板。
  6. 【請求項6】 前記第2のシリコン基板の形状が、 目合わせ用パターンと重なり合う部分に、オリエンテー
    ションフラットまたは切り欠きを有する形状、 貼り合わせ後に目合わせ用パターンと重なり合う部分が
    除去された形状、 前記目合わせ用パターンが周辺部に形成されており、前
    記第2のシリコン基板の径が前記目合わせ用パターン位
    置より小さい形状、のいずれかであり、前記第1のシリ
    コン基板上の目合わせ用パターンが表面に露出している
    ことを特徴とする請求項5記載のSOI基板。
  7. 【請求項7】 前記目合わせ用パターンが、前記第2の
    シリコン基板の貼り合わせ側の主表面に形成されてお
    り、前記第1のシリコン基板と前記第2のシリコン基板
    の接合後に、該第2のシリコン基板の接合していない主
    表面を研削、研磨加工して目合わせ用パターンが裏側か
    ら露出するように形成された請求項1〜4のいずれかに
    記載のSOI基板。
  8. 【請求項8】 前記第1のシリコン基板の貼り合わせ面
    となる主表面上に目合わせ用パターンを形成する工程
    と、 該目合わせ用パターンと重なり合う部分に、オリエンテ
    ーションフラットを有するか、切り欠きを有するか、ま
    たは前記目合わせ用パターン位置より小さい径を有する
    いずれかの第2のシリコン基板を重ね合わせ、前記目合
    わせ用パターンが露出するように接合する工程と、を含
    むことを特徴とする請求項1記載のSOI基板の製造方
    法。
  9. 【請求項9】 前記第1のシリコン基板の貼り合わせ面
    となる主表面上に目合わせ用パターンを形成する工程
    と、 該目合わせ用パターンの表面を含む前記第1のシリコン
    基板表面に前記第2のシリコン基板を重ね合わせて接合
    する工程と、 前記目合わせ用パターン位置の前記第2のシリコン基板
    を除去し、前記目合わせ用パターンを露出させる工程と
    を含むことを特徴とする請求項1記載のSOI基板の製
    造方法。
  10. 【請求項10】 前記第2のシリコン基板の貼り合わせ
    面となる主表面上に目合わせ用パターンを形成する工程
    と、 該目合わせ用パターンの表面を含む前記第2のシリコン
    基板表面に第1のシリコン基板を重ね合わせて接合する
    工程と、 前記目合わせ用パターン位置の第2のシリコン基板を、
    接合していない主表面から研削、研磨加工して目合わせ
    用パターンを裏側から露出させる工程とを含むことを特
    徴とする請求項1記載のSOI基板の製造方法。
  11. 【請求項11】 前記目合わせ用パターンが、絶縁膜、
    溝または不純物拡散層のいずれかであることを特徴とす
    る請求項8〜10のいずれかに記載のSOI基板の製造
    方法。
  12. 【請求項12】 前記目合わせパターンと同一基板の同
    一主表面上に、デバイスパターンを形成する工程をさら
    に含むことを特徴とする請求項8〜11に記載のSOI
    基板の製造方法。
  13. 【請求項13】 請求項1〜7に記載のいずれかのSO
    I基板を用いて、該SOI基板上に露出している目合わ
    せ用パターンとフォトリソグラフィ用マスク上の目合わ
    せ用パターンとにより位置合わせを行い、フォトリソグ
    ラフィによって第2のシリコン基板の表面をパターニン
    グする工程を含む半導体装置の製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6558990B1 (en) 1999-07-02 2003-05-06 Mitsubishi Materials Silicon Corporation SOI substrate, method of manufacture thereof, and semiconductor device using SOI substrate
EP1115153A3 (en) * 2000-01-07 2004-01-02 Canon Kabushiki Kaisha Semiconductor substrate and process for its production
JP2007036279A (ja) * 2000-01-07 2007-02-08 Canon Inc 半導体基板の作製方法
US7291542B2 (en) 2002-09-30 2007-11-06 Renesas Technology Corp. Semiconductor wafer and manufacturing method thereof
JP2008516439A (ja) * 2004-10-06 2008-05-15 コミツサリア タ レネルジー アトミーク 様々な絶縁領域及び/又は局所的な垂直導電領域を有する混合積層構造物を製造する方法
JP2013172124A (ja) * 2012-02-23 2013-09-02 Mitsubishi Electric Corp Soiウエハおよびその製造方法
JP2014192233A (ja) * 2013-03-26 2014-10-06 Sumitomo Electric Ind Ltd 半導体装置の製造方法及び半導体基板の製造方法
WO2020255944A1 (ja) * 2019-06-17 2020-12-24 ローム株式会社 SiC半導体装置およびその製造方法
JPWO2021205685A1 (ja) * 2020-04-09 2021-10-14

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6558990B1 (en) 1999-07-02 2003-05-06 Mitsubishi Materials Silicon Corporation SOI substrate, method of manufacture thereof, and semiconductor device using SOI substrate
EP1115153A3 (en) * 2000-01-07 2004-01-02 Canon Kabushiki Kaisha Semiconductor substrate and process for its production
US6953948B2 (en) 2000-01-07 2005-10-11 Canon Kabushiki Kaisha Semiconductor substrate and process for its production
JP2007036279A (ja) * 2000-01-07 2007-02-08 Canon Inc 半導体基板の作製方法
US7291542B2 (en) 2002-09-30 2007-11-06 Renesas Technology Corp. Semiconductor wafer and manufacturing method thereof
JP2008516439A (ja) * 2004-10-06 2008-05-15 コミツサリア タ レネルジー アトミーク 様々な絶縁領域及び/又は局所的な垂直導電領域を有する混合積層構造物を製造する方法
JP2013172124A (ja) * 2012-02-23 2013-09-02 Mitsubishi Electric Corp Soiウエハおよびその製造方法
JP2014192233A (ja) * 2013-03-26 2014-10-06 Sumitomo Electric Ind Ltd 半導体装置の製造方法及び半導体基板の製造方法
WO2020255944A1 (ja) * 2019-06-17 2020-12-24 ローム株式会社 SiC半導体装置およびその製造方法
JPWO2020255944A1 (ja) * 2019-06-17 2021-11-25 ローム株式会社 SiC半導体装置およびその製造方法
JPWO2021205685A1 (ja) * 2020-04-09 2021-10-14

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