JP2008516439A - 様々な絶縁領域及び／又は局所的な垂直導電領域を有する混合積層構造物を製造する方法 - Google Patents

様々な絶縁領域及び／又は局所的な垂直導電領域を有する混合積層構造物を製造する方法 Download PDF

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Abstract

本発明は、半導体基板の１つの表面にトポロジーを有する半導体基板上に半導体構造物を製造する方法に関し、前記方法は、（ａ）前記表面に第１絶縁材料の第１層（２４）を形成する段階と、（ｂ）２．５ｐから３．５ｐの厚さを有し、前記第１絶縁材料より密度が低い第２絶縁材料（２８）の第２層を形成する段階と、（ｃ）前記組立体を平坦化する段階と、を方法。前記トポロジーは、前記基板にエッチングされ、トレンチ（２６）によって分離されるパターン（２２）によって形成される。

Description

本発明は、ＳＯＩで示されるシリコンオンインシュレーター構造物のようなセミコンダクターオンインシュレータータイプの構造物の分野に関する。
これらの技術である、通常半導体材料である基板は、例えば、二酸化シリコンである埋め込み絶縁膜と表面の半導体材料の膜とを支持する。
このようなセミコンダクターオンインシュレーター構造物の製造は、例えば、Ｑ．Ｙ．ＴｏｎｇとＵ．Ｇｏｓｅｌｅが著した書籍“Semiconductor wafer bonding Science and technology”（電気化学会シリーズ、１９９９年）に記述されるような様々な技術を用いて可能であり、半導体材料中への酸素の注入及び高温での熱処理に基づく方法（ＳＩＭＯＸタイプの方法）によって可能であり、分子結合に基づく方法と、例えば、機械的及び／又は化学的な薄膜化（ＢＳＯＩタイプの方法）、犠牲層上でのエッチストップを伴う機械的な薄膜化及び化学エッチング（ＢＥＳＯＩタイプの方法）、後続の分離を視野に入れて分子結合前に多孔質の脆化領域を形成すること、後続の破砕を視野に入れてその中に脆化された領域を形成するために分子結合の前に半導体ウエハにガス種を注入することを伴って可能である。
本発明は、主に、分子結合に基づく方法の分野とこのような方法によって形成される構造物に関する。
以下のような様々な要求がある。
（１）その基板の電気絶縁領域２３２ａ、２３２ｂを垂直に分離する、図２Ｂに示されるような同一の半導体構造物２３０に垂直導電（エピタキシャル成長されたバルクな半導体などに対する挙動に類似する）を有する領域２３３を有する可能性がある。
（２）図１Ｂに示されるような非常に微細な埋め込み酸化物領域３２ａ、３２ｂ、３２ｃを有するＳＯＩ３０と、より厚い埋め込み酸化物領域３４ａ、３４ｂを有するＳＯＩを局所的に有する可能性がある。
（３）垂直導電領域、微細な埋め込み酸化物を有するＳＯＩ領域、及び、より厚い埋め込み酸化物及び可変の厚さを有するＳＯＩ領域を局所的に有する可能性がある。
（４）埋め込み酸化物の２倍より大きな厚さを有するＳＯＩを有する可能性がある。
例えば、厚い酸化物３４ａ、３４ｂ（図１Ａ）を含む領域は、微細な酸化物領域３２ａ、３２ｂ、３２ｃと交互に生じ、その他の酸化物領域２３２ａ、２３２ｂは、あらゆる酸化物がない、すなわち、バージンシリコン（図２Ａ）の領域と交互に生じるように、文献ＦＲ−２８４７０７７には、表面構造を有するシリコンウエハを形成する可能性が開示されている。
文献ＦＲ−２８４７０７７に記述される例示の方法によれば、異なる厚さを有する絶縁領域または絶縁層（シリコン酸化物ＳｉＯ２の例が仮定される）３２ａ、３２ｂ、３２ｃ、３４ａ、３４ｂは、第１半導体基板（シリコンの例が仮定される）３０に形成される。様々な技術がこれらの絶縁領域を形成するために適用され得る。それらは、図３Ａ及びそれ以降の図と共にさらに記述されるであろう。
それから、このような構造のウエハは、分子結合によってバージンシリコンウエハ４０または酸化シリコンウエハに結合される。そのウエハの酸化物層４７は、小さな厚さを有する。
より詳細には、第２の半導体基板４０において、原子注入またはイオン注入が実行され、基板４０の表面４１に実質的に平行に伸びる薄層４２を形成する。実際、それによって、層、脆化面または破砕面が形成され、基板４０の容積内に、薄膜を形成するための下部領域４５と基板４０のバルクを形成する上部領域４３を画定する。通常、この注入は、水素の注入であるが、他の種によっても実行され、例えば、Ｈ／Ｈｅの共注入を用いて実行される。
その結果、用意された基板３０と４０の両方は、その後、“ウエハ結合”タイプの技術または付着性タイプの接触、例えば分子付着や結合によって組み立てられる。これらの技術に関して、Ｑ．Ｙ．ＴｏｎｇやＵ．Ｇｏｓｅｌｅらによって著された書籍“Semiconductor Wafer Bonding”（Science and Technology, Wiley Interscience Publications）が参照されてもよい。
この基板４０の一部は、その後、脆化面４２に沿って破砕が生成される処理によって取り外される。この技術の例は、Ａ．Ｊ．Ａｕｂｅｒｔｏｎ−Ｈｅｒｖｅらの論文“Why can Smart-Cut change the future of microelectronics ?”（International Journal of High Speed Electronics and Systems, Vol.10, No.1 (2000), p.131-146）に記述されている。
それによって、図１Ｂに従う半導体部品または要素、または、半導体構造物が形成される。
図２Ａ、２Ｂに記載の他の実施形態によれば、第１基板は、絶縁領域（例えば、ＳｉＯ２）２３２ａ、２３２ｂがバルクシリコンの領域の傍に形成されたバルクの半導体基板（例えば、シリコン）２３０である。
第２基板２４０において、上述の層４２と同様の脆化層２４２は、例えば水素イオンを用いた原子注入またはイオン注入によって形成される。この脆化層は、基板２４０の容積内で薄層２４５を画定する。
それによって、用意された基板２３０と２４０の両方は、その後、上述の技術（“ウエハ結合”、または、付着タイプの結合または接触、例えば分子付着）の１つを用いて組み立てられる。
次いで、これらの基板を組み立てる面２４１に対向する側に位置する基板２４０の部分は、図１Ｂに関連して既に記述されたように、除去または分離される。
その結果、半導体部品または要素、または、混合平面半導体構造物は、図２Ｂの構造物に従って形成され、絶縁領域２３２ａ、２３２ｂ（ここでは、ＳｉＯ２）を交互（又は、あらゆる形態の並列または配置）に有する。この絶縁領域２３２ａ、２３２ｂは、互いに異なる厚さを有し、半導体またはバルクシリコン領域と異なる厚さを有する。
様々な電気部品は、その後、半導体ないしシリコンの表面層４５、２４５、特に絶縁体またはシリコン酸化物領域の上に位置する層の部分に形成される。
文献ＦＲ２８４７０７７の教示に従って図１Ａの基板３０及び図２Ａの基板２３０のような構造物を形成することは、図３Ａ−３Ｅまたは図４Ａ−４Ｃに記載された以下の段階を特に必要とする。
図３Ａにおいて、シリコン酸化物領域５３２ａ、５３２ｂは、マスク５３１を介したＬＯＣＯＳ（Local Oxidation of Silicon）方法を用いた成長によって基板５３０に形成される。これらの領域は、パッドまたはストリップの形状、または、より複雑な形状を有する。
次いで、マスクは除去され（図３Ｂ）、シリコン酸化物領域５３２ａ、５３２ｂが残される。
次いで、化学機械的研磨（図３Ｃ）による平坦化段階が実行され、実際の基板のシリコンに並置される二酸化シリコン領域５３４ａ、５３４ｂを有する基板がもたらされる。この基板は、例えば、図２Ａで使用されたものである。
ある代替案（図３Ｄ）によれば、この基板の表面酸化層５３３は、図３Ｂの構造物から形成され、次いで、表面酸化層５３５を残すために、その組立体は化学機械的研磨によって平坦化される（図３Ｅ）。
それによって数百ナノメートル（例えば、３００ｎｍ）の層が除去され、異なる厚さを有する二酸化シリコン領域の並列を残す。このタイプの基板は、上記の図１Ａに用いられる。
適用される他の方法は、図４Ａ−４Ｃに示される。
図４Ａでは、例えばドライエッチングによってシリコン基板６３０内にマスク６３４を介してトレンチ６３２ａ、６３２ｂがエッチングされる。
次いで、マスクが除去され（図４Ｂ）、その後、この基板は表面で熱酸化され、または、二酸化シリコン層が堆積され、二酸化シリコン層６３６が形成される。
その後、化学機械的研磨による平坦化段階（図４Ｃ）が実行され、実際の基板のシリコン６３３に並列な二酸化シリコン領域６３４ａ、６３４ｂを有する基板をもたらす。例えば、この基板は、図２Ｂに用いられたものである。
ある代替案（図４Ｄ）によれば、図４Ｂの組立体は、図４Ｃの場合よりも少なく平坦化され、二酸化シリコン層６３８を残す。それによってシリコン基板６３０の表面の異なる厚さの二酸化シリコン領域の並列が達成される。このタイプの基板は、上記の図１Ａで用いられる。
纏めると、これらの技術は以下の段階を使用する。
−ウエハの局所酸化を視野に入れてマスク（例えば、窒化物）を形成する第１リソグラフィ段階、
−マスク（図３Ａ）の開口領域を酸化するための第２段階と、もし必要であれば酸化熱処理によって他の領域を酸化する段階、
−化学機械的研磨技術によって表面トポロジーを減少させる第３段階。
この段階は、シリコンウエハの表面に、交互に微細な酸化物を有する領域と厚い酸化物を有する領域を得ようとするか、交互にバージンシリコンとシリコン酸化物を得ようとするかによる、形成される構造物に依存して停止される。
これらの方法のどちらが適用されるとしても、化学機械的研磨による薄膜化は必要とされ、それは重要な段階であることが分かる。
図５Ａに示されるように、この段階は、ウエハの異なる点で厚さの均一性の欠如をもたらし、この厚さの均一性は、特に除去された厚さに比例する。
この問題は、図３Ｂまたは３Ｄや図４Ｂの基板のような基板が化学機械的研磨にさらされると直ぐに出くわす。
したがって、その厚さがシリコンウエハ全体にわたって、または、単にシリコンウエハの様々な点においてでさえ均一である微細な酸化物を有する領域が得られる、この薄膜化研磨技術を用いた動作条件を見出すことは困難である。
さらに、この化学機械的研磨段階は、２つの異なる材料に同時に実行される場合、例えば、図３Ｃまたは図４Ｃの構造物にそれぞれ至るように、図３Ｂまたは図４Ｂの基板の場合のようなシリコンとシリコン酸化物に同時に実行される場合に重要である。
実際、図５Ｂに示されるように、その表面に半導体を有する領域６３３とその表面に酸化物を有する領域６３４ａ、６３４ｂとの間に差異のある研磨（ディッシング）を避けることは細心の注意を要する。これらの異なる領域のレベルは均一ではない。図５Ｂでは、酸化物領域は、半導体材料領域に相対的に“リセス”される。化学機械的研磨は、ＳｉＯ２よりもＳｉ上でより効果的であるので、半導体がシリコン及びシリコン酸化物ＳｉＯ２である場合に、“リセス”は、逆にシリコン上に得られる。
何れの場合においても、可能な分子結合に関して問題を引き起こすかもしれない表面をもたらす。
シリコン／シリコン酸化物ＳｉＯ２の系の場合において上述した問題は、他の半導体材料や他の絶縁材料でも引き起こされる。
したがって、図１Ａのように可変の厚さの絶縁体か、図２Ａのような交互の絶縁材料と半導体材料かを有し、後続の分子付着による結合に適合する、構造化された表面を有するこのような半導体材料ウエハを形成することには問題がある。
微細な絶縁領域の絶縁膜の厚さの均一性が正確であるべきであるということが明らかに求められる。
特に、その表面に交互のバージン半導体と絶縁体がある場合、トポロジーの最小値は、その表面（及び、それ故に、最小のディッシング、または、絶縁領域と半導体領域との間のレベルの差）に存在すべきである。
この問題は、図５Ａ及び５Ｂに関連して上記で検討された問題を引き起こす化学機械的研磨の長い段階に頼らずにこのような構造物を製造することを提起する。
第一に、本発明は超伝導基板に半導体構造物を製造する方法に関し、基板の一方の表面は表面トポロジー、または、前記表面で異なる高さまたは可変の高さを有するパターンを有し、前記方法は、（ａ）前記表面に第１絶縁材料の第１層を形成する段階と、（ｂ）前記第１絶縁材料より密度が低い第２絶縁材料の第２層を形成する段階と、（ｃ）前記組立体を薄膜化する段階と、を含む。
本発明によれば、限定された厚さを有し、密度の低い第２層は、前記第１絶縁層上に用いられ、標準的な研磨中に、大きな絶縁厚さを有して現れる不均一性が非常に制限されるかもしれない。
前記半導体構造物の前記表面のトポロジーまたは起伏さえも、特徴的な深さｐを有してもよく、前記第２絶縁材料層は、２ｐから２．５ｐの厚さを有してもよい。
前記トポロジーは、前記基板にエッチングされ、トレンチによって分離されるパターンで形成されてもよい。
これらのエッチングされたパターンは、例えば、１μｍから１０μｍの深さと、１μｍから５ｍｍの深さを有する。
前記基板は、複合基板でありえ、例えば、表面に絶縁フィルムを有するタイプの複合基板であり得る。
ある実施形態によれば、前記第１絶縁層は、前記基板のトポロジーに従う層である。
前記段階（ｃ）は、前記表面上に第１絶縁層を残す。
さらに、追加の薄膜化する段階は、前記表面に交互の半導体領域と絶縁領域を残すように提供される。
平坦化の前に、前記第２絶縁材料を緻密化する段階が提供される。
前記第１絶縁体層は、好ましくは、前記基板のトポロジーに従う層である。
前記第１絶縁材料は、ＳｉＯ２熱酸化物でありえ、前記第２絶縁材料は、例えばプラズマ気相蒸着によって堆積されたＳｉＯ２酸化物であり得る。
他の例によれば、前記絶縁材料は、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＯＮ、Ｓｉ３Ｎ４、ダイヤモンド、ＨｆＯ２、または、高誘電率を有する誘電材料である。
前記半導体材料は、シリコン、Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１）または他の半導体材料であり得る。
また、本発明は、半導体基板の表面から突出する第１絶縁材料のパッドを有する前記半導体基板上に半導体構造物を製造する方法に関し、前記方法は、（ａ）前記第１絶縁材料より密度が低い第２絶縁材料の第２層を形成する段階と、（ｂ）前記組立体を薄膜化する段階と、を含む。
前記様々な材料（絶縁体、半導体）は、既に上述されたものであり得る。
前記パッドは、前記半導体基板のエッチングされた領域に形成される。
それらは、前記半導体基板の熱酸化によって形成される。
それらは、ＬＰＣＶＤによって形成され、前記第２絶縁材料層はＰＥＣＶＤで形成される。
前記段階（ｂ）は、前記表面に第２絶縁材料の層を残し、あるいは、交互の第１絶縁材料領域と前記第２絶縁領域を残す。
本発明による方法は、異なる幾何学特性及び／又は異なる組成を有する絶縁領域を形成するために繰り返される。例えば、ある段階から他の段階へ異なるマスクを用いて、ある段階から他の段階へパターンまたは異なるトポロジーを画定することが可能である。
第２基板を用いた組立段階は、例えば分子付着によって提供される。
前記第２基板は、それ自体が追加的に表面絶縁体層を備えることができる第２半導体材料であり得る。
前記第１基板は、第１導電型の少なくとも１つの領域を有してもよく、前記第２基板は、それと反対の導電型の少なくとも１つの領域を有してもよい。
前記第１基板及び／又は第２基板を薄膜化する段階は、脆化層または脆化領域を形成することによってさらに実行されてもよい。
前記脆化層または脆化領域は、多孔性シリコンまたは半導体の層によって形成されてもよく、または、例えば、水素イオンまたは水素イオンとヘリウムイオンの混合物の前記第１基板または第２基板へのイオン注入によって形成されてもよい。
前記薄膜化する段階は、研磨またはエッチングによって得られてもよい。
前記第１基板は、異なるドーピングを有する領域を含んでもよく、例えば、ある領域において第１導電型を有する領域と他の領域において第２導電型を有する領域を含んでもよい。
図１Ａから５Ｂは、周知の技術とこれらの技術によって引き起こされる問題を示す。図６Ａから６Ｅは、本発明による方法の段階を示す。図７Ａ、７Ｂは、本発明による他の方法の他の段階を示す。図８Ａ、８Ｂは、本発明による他の方法のさらに他の段階を示す。図９Ａ、９Ｂは、本発明による他の方法のさらに他の段階を示す。図１０Ａから１３Ｂは、本発明による他の方法のさらに他の段階を示す。
本発明の典型的な実施形態は、図６Ａから６Ｅに関連してここに与えられるだろう。
第１段階（図６Ａ）において、第１半導体材料（例えば、シリコン）の基板２０に深さｐを有するトポロジーまたはパターン２２がエッチングされ、例えば、ＳｉＯ２熱酸化物である第１絶縁体２４の対応した堆積または形成が実行される。
この絶縁体は、エッチングされた領域によって基板に形成されたトレンチ２２と、ブリッジと呼ばれるこれらのトレンチの間に位置する領域２６とを共に覆う。堆積が対応したものであるので、基板のパターンが層２４の上部表面に見られる。
パターン２２は、例えば、ウエハ２０の表面での樹脂のフォトリソグラフィ、及び、それに続くエッチング、例えば反応性イオンエッチング（ＲＩＥ）によって形成された。その後、この樹脂は、導電ウエハの表面上で除去される。
好ましくは、エッチングされたパターン内又はこれらのパターン上において、酸化物の上部表面２９が、ブリッジ２６の領域で半導体材料と絶縁体との間の少なくとも界面２７の高さになるように、第１絶縁体が堆積される。
熱酸化物の場合には、後者が非常に適合しており、従ってシリコン表面の起伏を再現する。生成された酸化物の高さは、酸化にさらされたシリコンの高さの少なくとも約２倍であると考えられるであろう。
熱酸化物２４に関しては、下層の半導体材料との界面の良好な電気的特性を提供することができる（特に低エネルギー密度の界面状態）。
次に（図６Ｂ）、第２のタイプの絶縁体２８は、例えばＳｉＯ２であるが、第１絶縁体層の上に堆積される。この第２のタイプの絶縁体は、第１のタイプの絶縁体より密度が低い。これは、例えばプラズマ化学気相蒸着法（ＰＥＣＶＤ）によって堆積されたＳｉＯ２酸化物であり得る。その表面において、初期のトポロジーを正確に再現することなく、パターンが存在するが、それにも拘わらず後者を呼び起こす。
化学機械的研磨によってそのパターンを同じ高さにするつもりである場合、この堆積された第２の酸化物によれば、総厚を減少することが可能であり、必要になるであろう。
この厚さは、そのパターンの深さｐの約３倍まで減少される。言い換えると、第２絶縁体または酸化物は、好ましくは深さｐの３．５倍未満の厚さｅ、または、深さｐの２倍または２．５倍から３．５倍の間の厚さを得るために堆積される。この比は、正確な縮尺ではない図６Ｂでは満たされていない。
従って、基板に形成された層の総厚は、単一の絶縁体２４を用いたものと比較して減少される。例えば、熱酸化物絶縁体であるＳｉＯ２の場合、後者の使用は、後続の平坦化段階中にそのトポロジーを平らにすることができるように、そのパターンの深さｐの約９倍の厚さを要求するであろう。しかし、平らにする段階中に生成するこの厚さの不均一性は、研磨中に除去された厚さに比例し、従って、それは、本発明による方法が使用される際に約３倍より大きい。
次に（図６Ｃ）、平坦化を進行することが可能である。
第１に、両方のタイプの絶縁体が並列される、いわゆる“混合”領域上の微細な層１９（図６Ｃの斜線内）を残すことによって、絶縁体２８のトポロジーの平坦化を実行することが可能である。
代替案によれば、平坦化は、この混合領域内まで実行され、これは、図６Ｃに実線で示された状態である。その後、この表面は、堆積された酸化物層２８の領域５０と熱酸化物２４の領域との交互である。
この研磨は、化学機械的研磨によって実行されてもよい。
その後、ブリッジ２６を基準として熱酸化物と半導体材料の界面上の高さｈに平滑化された表面が得られる。
追加的な薄膜化（図６Ｄ）は、例えば、化学機械的研磨または例えば１％から１０％まで希釈された弗酸溶液を用いたエッチングのような化学エッチングによって、または、例えば反応性イオンエッチングのようなプラズマイオンエッチングによって実行される。
この追加の薄膜化段階を視野に入れて、絶縁体または酸化物（熱酸化物または堆積された酸化物）の両方のタイプの間で使用される薄膜化技術における薄膜化速度の差異が大きい場合、すなわち、薄膜化が数ナノメートルよりも大きい“ディッシング”を生成する場合（分子付着による後続の結合との互換性を保つことが望まれる）、先行する緻密化段階が実行される。しかし、ある場合、例えばプラズマ反応性イオンエッチングの場合には、この差異は減少され、それで、緻密化は実質的な効果を有しない。
堆積された酸化物を緻密化するためのこの任意の段階によれば、熱酸化物の密度に近い密度を有する酸化物を提供することが可能である。
薄膜化がレベル２７上で停止する場合、交互の厚い絶縁体領域６８と薄い絶縁体領域６６が得られる（図６Ｄ）。
ある代替案（図６Ｅ）によれば、図６Ｃの構成からの追加の薄膜化は、シリコン熱酸化物界面２７がブリッジ２６のレベルに達するまで実行される。
その後、ウエハの表面は、交互のシリコン領域２６と熱酸化物領域５４とによって平坦形成される。
それによって、構造化されたウエハは、分子付着による結合を視野に入れて洗浄されてもよい。
ここで、より広くは本明細書において、洗浄とは、全体的または部分的に親水性または疎水性の表面を得ることを目的とする表面処理を意味し、この処理は、熱処理、及び／又は、湿式、乾式またはプラズマ化学処理、または、ＣＭＰ洗浄（“ディッシング”のあらゆるリスクなしに２０ｎｍまたは３０ｎｍ未満の表面のミクロの粗さを緩和することを目的とする化学機械的研磨）によるものでさえも含む。
それによって、構造化され洗浄されたウエハは、その後、分子付着を視野に入れて上述されたように、表面処理を経る可能性がある、例えば第２ウエハ６０に結合される（図７Ａ）。この第２ウエハは、いわゆる“部分的なシリコンオンインシュレーター”（ＰＳＯＩ）構造を形成するために、分子結合を視野に入れて洗浄されたバージン半導体、例えばシリコンのウエハであり得る。
ウエハの付着性を増加するために、積層された構造物は、例えば熱処理にさらされる。さらに、熱処理が高温（例えば、１１００℃またはそれ以上）で行われた場合、極端に微細な起こり得る残留酸化物がブリッジに相当する領域の結合界面で消えることが引き起こされるかもしれない。この起こり得る界面の酸化物の消失を促進することを視野に入れて、２つの組み合わされたウエハの間の結晶の不均衡を最小化することをできるだけ可能にしようとする。
ウエハの１つは、半導体表面フィルムの所望の厚さＥを得るために薄膜化されてもよい（図７Ｂ）。この構造物に関して、垂直導電領域５６及びＳＯＩ領域５４を交互に位置することができる。
ある代替案によれば、第２のタイプの積層構造物（図８Ｂ）を得るために、シリコン熱酸化物界面がブリッジのレベルに達するまで追加の薄膜化が再びここで実施される。
次いで、第１ウエハの表面は、依然として平坦であり、交互のシリコン領域と熱酸化物領域で形成される（図６Ｅ）。
いわゆる“マルチシリコンオンインシュレーター”（ＭＳＯＩ）構造物を形成するために、第１シリコンウエハは、例えば酸化されたシリコン（表面酸化物層６４）の絶縁層を表面に含む第２ウエハ６２（図８Ａ）に結合され、分子結合を視野に入れて洗浄される。この最終のアプローチにおいて、第２ウエハ６２の酸化物フィルム６４は、有利には、例えば１ｎｍから５０ｎｍの間の微細な厚さを有するだろう。ウエハの付着性を増加するために、積層された構造物は、例えば熱処理にさらされる。
ウエハの一方は、所望のシリコン表面フィルム厚さを得るために薄膜化されてもよい（図８Ｂ）。この構造物によれば、シリコンとＳｉＯ２の場合において可変の酸化物厚さを有するＳＯＩ領域６６、６８を交互に位置することができる。
ある他の代替案によれば、図８Ｂのタイプの積層された構造物を得るために、追加の薄膜化がブリッジ（図６Ｄ）上の微細な熱酸化物フィルムを残すように実施される。
それから、そのウエハの表面は、平坦であり、交互の微細な熱酸化物領域６６と厚い熱酸化物領域６８とを有して形成される。それによって、構造化された第１のシリコンウエハは、分子付着による結合を視野に入れて洗浄されてもよい。
それから、図８Ｂのような、いわゆる“マルチシリコンオンインシュレーター”（ＭＳＯＩ）構造物を形成するために、この第１シリコンウエハは、例えば、分子付着を視野に入れて洗浄されたウエハ６０（図７Ａ）のようなバージンシリコンの第２ウエハに結合されてもよい。
ウエハの付着性を増加するために、この積層された構造物は、例えば熱処理にさらされる。ウエハの一方は、所望のシリコンウエハ表面フィルム厚さを得るために薄膜化されてもよい。この構造物によれば、図８Ｂのように、垂直導電領域とＳＯＩ領域を交互に位置することが可能である。
この方法の代替案に関して、一方で、ＰＳＯＩタイプの構造物（図７Ｂのタイプ）を製造することも可能である。
実際、結合に先立ち、図６Ｄのウエハは、薄い熱酸化物領域と平らな表面を有する厚い熱酸化物領域とからなる。
したがって、薄い熱酸化物領域の厚さに相当するシリコン酸化物厚さを除去した後に、ブリッジ２６のシリコンに達するためにこの表面を全体的にエッチングすることが可能である。この酸化物エッチングは、様々な方法で実施されてもよく、例えば、化学溶液、プラズマ、イオン照射によって実施されてもよい。
シリコンと熱酸化物の両方の表面の存在に関連する“ディッシング”が生じるのを避けるために、エッチングタイプは、シリコンと酸化物のエッチング速度の差異ができるだけ小さくなるように好ましく選択される。５未満の低い選択性（エッチング速度比）が好ましく選択される。例えば１％ＨＦである希釈されたＨＦに基づく溶液が使用可能であるが、エッチングを停止することを制御するのには細心の注意が必要である。一方、ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏに基づく溶液は、ほんの約２のエッチング選択比を有し、使用がより容易である。同じ方法で、イオン照射エッチングは、小さなエッチング速度差を有する。
他の代替案によれば、図８Ｂのタイプの積層された構造物を得るために、ブリッジ（図６Ｄ）上に微細な熱酸化物フィルムを残すように追加の薄膜化が実行される。それから、ウエハの表面は平坦であり、交互の微細な熱酸化物領域６６と厚い熱酸化物領域６８で形成される。
図８Ｂのような、いわゆる“マルチシリコンオンインシュレーター”（ＭＳＯＩ）構造物を形成するために、この第１ウエハは、例えば、酸化されたシリコン（酸化物層６４）の第２ウエハである第２ウエハ６２（図９Ａ）に結合され、分子付着を視野に入れて洗浄される。
このアプローチでは、第２ウエハの酸化物フィルムは、有利には例えば１ｎｍから５０ｎｍの微細な厚さを有する。
ウエハの付着性を増加するために、この積層された構造物は、例えば熱処理にさらされる。
基板の一方は、所望の表面フィルム厚さを得るためにさらに薄膜化されてもよい。この構造物によれば、可変の酸化物厚さを有するＳＯＩ領域６６、６８を交互に位置することが可能である（図９Ｂ）。
シリコン表面フィルムの適切な厚さを得るために、及び、所望のＭＳＯＩまたはＰＳＯＩ構造物を製造するために、２つの結合されたウエハの一方の一部の厚さは、この方法の段階の１つで減少される。
この減少は、以下の技術の１つによって達成されてもよい。
−機械的薄膜化、例えば粉砕タイプの機械的薄膜化、
−化学機械的研磨、
−結合前における、薄膜化されるウエハ内へのガス種のイオン注入と、スマートカット（Smart Cut（商標））技術で使用されるような破砕、
−イオン及び／又は化学エッチングによる薄膜化、
−薄膜化されるウエハ内に埋め込まれた脆化領域の結合前における介入（多孔質領域またはイオン注入領域のような、例えば、水素のイオン注入あるいは場合によってはヘリウムのイオン注入）。
または、これらの技術の少なくとも２つのあらゆる組み合わせによって達成される。
上述の方法の他の代替案が実施されてもよい。
例えば、出発ウエハ２０は異なる領域に様々なドーピングでドーピングされてもよい。例えば、他の領域が異なるドーピングを有していたり、ドーピングを有していなかったりする一方で、絶縁領域がない垂直導電領域のレベルにｐ＋ドーピングがあってもよい。
また、第２ウエハ（図７Ａ、７Ｂ）を有する組立体において、ウエハの１つは、ドーピングタイプであり得る（例えば、ｎ型のＳｉとｐ型のＳｉ）。
また、シリコンの例は上述されているが、本発明による方法は、第１ウエハ及び／又は第２ウエハにおいてシリコン以外の半導体に適用されてもよい。例えば、Ｓｉ１−ｘＧｅｘ（０≦ｘ≦１）または多層基板ＩＩＩ−Ｖが言及される。
図１２Ａに示されるように、この基板は複合基板でありえ、その表面に例えばＡｌＮの絶縁フィルム２１を含んでもよい。それから、この構造物は、例えば、第１酸化物２４と見なされるＬＰＣＶＤタイプの堆積物で覆われてもよく、密度の低い第２絶縁体は、既に説明されているように、そのトポロジーの平滑化を実行するために付加されるだろう。最後に、異なる熱特性及び／又は電気的特性を有してもよい交互の絶縁体２１、５４を含む図１２Ｂのような構造物が得られるだろう。例えば、絶縁体５４は電気的及び熱的観点の両方から絶縁体である一方で、絶縁体２１は電気的絶縁体である。
第２ウエハ６２（図８Ａ、９Ａ）上で、絶縁体フィルム６４（例えば、微細な酸化物）の厚さは、１ｎｍから数マイクロメートル、例えば１０μｍの範囲でありえる。
エッチングされたパターン６２の深さｐは、数ナノメートルから数マイクロメートルでありえ、例えば、１ｎｍまたは５ｎｍから１μｍまたは３μｍであり得る。
このパターンの側方寸法Ｌは典型的には０．１μｍから数ミリメートル、例えば５ｍｍの範囲であり得る。
最終の構造物（図７Ｂ、８Ｂ）のシリコン表面フィルムの厚さＥは、例えば、数ナノメートルから数十ミクロンの範囲でありえ、例えば、１ｎｍから５０μｍであり得る。
ＭＳＯＩタイプの構造体（図８Ｂ）を製造する際に、その微細な絶縁体は、その構造物表面を前処理した後に、結合される２つのウエハの少なくとも一方の上に作成（堆積または成長などによって）される。
この方法は、第１ウエハ及び／又は第２ウエハ上に作成又は形成された微細な絶縁フィルムとして、及び／又は、構造化されたウエハ及び／又は図１３Ａに示されるような第２組立体ウエハ６２の上に追加の段階で作成された微細な絶縁体フィルム６５として、シリコン酸化物ＳｉＯ２よりも絶縁体に適合されてもよい。図１３Ｂは、組立後における図１３Ａの両方の要素を示し、絶縁体フィルム６５は、領域６８と層６４とを分離する。
例えば、絶縁体として、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＯＮ、Ｓｉ３Ｎ４、ダイヤモンド、ＨｆＯ２、高い係数ｋを有するあらゆる誘電体、または、これらの材料のあらゆる組み合わせを言及することができる。
本発明による方法に関して、それが繰り返されるのであれば、半導体領域と交互に同一基板に異なる厚さｐ及び／又は２つの異なる絶縁体幅Ｌ５４（図６Ｅの場合）を形成することができる。
第１絶縁体タイプの領域５４と他の絶縁体タイプの領域が形成されてもよい。
従って、半導体基板は、それらの幾何学的寸法（深さまたは幅）及び／又はそれらを構成する材料の性質が異なってもよい絶縁領域と共に形成されてもよい。
これらの異なる絶縁領域は、異なる絶縁領域を形成する異なる段階中に異なるマスクを用いて本発明による方法を繰り返すことによって得られる。
したがって、本発明による方法は、同一の第１ウエハに数回繰り返されてもよい。この方法で、様々な例示の実施形態において、分子結合（表面の特定の洗浄、プラズマによる表面の活性化、特定の雰囲気下での結合、熱処理など）を強固にする段階が適用されてもよい。
この酸化物表面のミクロの粗さを改善するために、化学機械タイプ（接触研磨）の微小な研磨を実施することも可能である。この処理は、酸化物表面のトポグラフィが大きなスケールで同じ高さにされるかもしれない研磨方法に対抗する表面処理（材料の非常に少しの除去）と考えられる。
図１０Ａから１０Ｃに示された他の例示の実施形態によれば、深さｐのパターン２２がエッチングされる半導体材料、例えばシリコンの基板のブリッジ２６は、マスク３１で覆われる。
第１絶縁体は、例えばＬＰＣＶＤ技術または熱酸化（特に、基板がシリコンの場合に）によって形成される。
その後、このマスク３１は、基板２０の表面トポロジーを画定する絶縁体パッドを残して除去される（図１０Ｂ）。
その後、例えば、ＰＥＣＶＤによって、パッド７４の材料よりも密度の低い第２絶縁体７８の堆積を実施することが可能である（図１０Ｃ）。
パッド７４が基板上に高さｈだけ超えている場合、表面トポロジーは、３．５ｈ未満の厚さを備える層を堆積することによって水平にされることができるであろう。
この堆積された第２の絶縁体７８によれば、化学機械的研磨によってパターン７４を平滑化しようとする場合に起こるであろう“ディッシング”現象は避けることができる。
直接的な方法が表面に２つの材料を有する一方で、第２絶縁体によれば、このトポロジーは、単一の性質の材料のフィルムを薄膜化することによって水平にされるであろう。
次に、２つのタイプの絶縁体７４、７８が並列される、いわゆる“混合”領域（図１０Ｄの斜線の層を参照）上、すなわち、この混合領域の範囲まで微細な層７９を残すことによって水平化と共に進めることができ、これは、図１０Ｄの実線で示された状況である。その後、その表面は、交互の絶縁体層７８からの領域とパッドとして初期に形成された絶縁体の領域７４とである。これらの異なる領域は、例えば、熱的な観点及び／又は電気的な観点で異なる特性を有する。
研磨は、化学機械的研磨によって実行されてもよい。
第１絶縁体が熱酸化によって得られる場合、この基板２０は、トレンチ２２を含むことを必要としない。
この実施形態は、図１１に示されており、参照符号３１は、事前にエッチングされない基板２０上の、例えば、Ｓｉ３Ｎ４窒化物のマスクを示す。熱酸化物（図１１で斜線として示される）のパッド７４は、マスク３１を介して熱酸化によって成長されてもよい。熱酸化中に、酸素原子はシリコン格子を突き抜け、後者の膨張を引き起こす。この膨張によって、形成される酸化物の表面は、マスク３１の窒化物表面に近づく。
生成された酸化物の高さは、酸化にさらされたシリコンの高さの約２倍である。
酸化物の形成の速度は、１ｎｍ／ｍｉｎから１０ｎｍ／ｍｉｎの間の速度に制御されてもよい。
それから、マスクが除去され、再び図１０Ｂの構造物が現れ、図１０Ｃと１０Ｄに関連して上述された段階を引き起こす。
図１０Ａから１３Ｂに関連して記述された方法によって得られる部品は、図７Ａ、８Ａ、９Ａに関連して示されたように、第２基板と組み合わされる。
他の例示的な実施形態は、以下に提供されるであろう。
（第１実験例）
この第１実験例において、このパターンは、反応性イオンエッチング（ＲＩＥ）タイプの方法を用いてエッチングされ、シリコン内に５０ナノメートルの深さを有する。
このＳｉＯ２酸化物は、蒸気雰囲気下で９００℃の熱処理によってこれらのパターン内及びブリッジ上に形成される。その厚さは、１２０ナノメートルである（図６Ａ）。
１５０ｎｍのＳｉＯ２フィルムは、熱酸化物フィルムの表面にＰＥＣＶＤによって堆積される（図６Ｂ）。このトポロジー（表面起伏）は、ＣＭＰ研磨によって除去されてもよい。その後、この表面は平滑化され、堆積された酸化物フィルムは、熱酸化物が出現する点、いわゆる混合酸化物領域の開始点まで磨き上げられる（図６Ｃ）。
この堆積された酸化物の緻密化は、９００℃の酸素雰囲気下で１時間実施される。
補助的な薄膜化は、例えばＣＭＰ、ＨＦエッチング（１０％または１％まで希釈されたＨＦ）、または、例えばＣＨＦ３プラズマ中での反応性イオンエッチングによって行われる。この補助的な薄膜化は、異なる酸化物の領域（熱酸化物と緻密化された堆積酸化物）間に“ディッシング”を引き起こさない、ないし、ほとんど引き起こさない。この補助的な薄膜化は、この混合酸化物領域を除去した後に継続され、１０ｎｍの厚さの熱酸化物はブリッジ領域の表面に残される（図６Ｄ）。
それによって、構造化された第１ウエハは、平らで、滑らかで、後続の分子結合に適合する。交互の微細な熱酸化物領域６６と厚い熱酸化物領域がその表面に得られる（図６Ｄ）。その後、このウエハは、起こり得る炭化水素を抑制し、粒子を除去し、表面の親水性を形成するために洗浄される。
その後、この構造化された第１ウエハは、同一の手順によって洗浄された、酸化された第２のシリコンウエハ（酸化物フィルムの厚さは１０ナノメートル）に結合される（図９Ａ）。この積層された構造物は、１１００℃のアルゴン雰囲気で２時間熱処理にさらされる。
その後、この積層された構造物の第２のシリコンウエハは、例えば、ほんの２５マイクロメートルのシリコンを残すように粉砕法（グラインディング）によって薄膜化される。ＭＳＯＩタイプの積層された構造物（図９Ｂ）はこの方法で得られる。
（第２実験例）
この第２実験例において、このパターンは、反応性イオンエッチング（ＲＩＥ）タイプの方法を用いてエッチングされ、シリコン内に５０ナノメートルの深さを有する。ＳｉＯ２酸化物は、蒸気雰囲気下で９００℃の熱処理によってこれらのパターン内及びブリッジ上に形成される。その厚さは、１２０ナノメートルである（図６Ａ）。
１５０ｎｍのＳｉＯ２フィルムは、熱酸化物フィルムの表面にＰＥＣＶＤによって堆積される。このトポロジー（表面起伏）は、ＣＭＰ研磨によって抑制されてもよい。この表面は平滑化され、堆積された酸化物フィルムは、熱酸化物が出現する点、いわゆる混合酸化物領域の開始点まで磨き上げられる（図６Ｃ）。
この堆積された酸化物の緻密化は、９００℃の酸素雰囲気下で１時間実施される。
補助的な薄膜化は、例えばＣＭＰ、ＨＦエッチング（１０％または１％まで希釈されたＨＦ）、または、例えばＣＨＦ３プラズマ中での反応性イオンエッチングによって行われる。この補助的な薄膜化は、異なる酸化物の領域（熱酸化物と緻密化された堆積酸化物）間にディッシングを引き起こさない、ないし、ほとんど引き起こさない。この補助的な薄膜化は、この混合酸化物領域の除去後に継続され、１０ｎｍの厚さの熱酸化物はブリッジ領域の表面に残される（図６Ｄ）。
構造化された第１ウエハは、平らで、滑らかで、後続の分子結合に適合する。交互の微細な熱酸化物領域と厚い熱酸化物領域６８がその表面に得られる。その後、このウエハは、起こり得る炭化水素を抑制し、粒子を除去し、表面の親水性を形成するために洗浄される。
その後、この構造化された第１ウエハは、同一の手順によって洗浄された、非酸化された第２のシリコンウエハに結合される。この積層された構造物は、１１００℃のアルゴン雰囲気で２時間熱処理にさらされる。その後、この積層された構造物の第２のシリコンウエハは、例えば、ほんの２５マイクロメートルのシリコンを残すように粉砕法（グラインディング）によって薄膜化される。ＭＳＯＩタイプの積層された構造物はこの方法で得られる。
（実験例３）
この第３実験例において、このパターンは、反応性イオンエッチング（ＲＩＥ）タイプの方法を用いてエッチングされ、シリコン内に５０ナノメートルの深さを有する。この酸化物は、蒸気雰囲気下で９００℃の熱処理によってこれらのパターン内及びブリッジ上に形成される。その厚さは、１２０ナノメートルである（図６Ａ）。
１５０ｎｍのＳｉＯ２フィルムは、熱酸化物フィルムの表面にＰＥＣＶＤによって堆積される。このトポロジー（表面起伏）は、ＣＭＰ研磨によって除去されてもよい。この表面は平滑化され、堆積された酸化物フィルムは、熱酸化物が出現する点、いわゆる混合酸化物領域の開始点まで磨き上げられる（図６Ｃ）。
この堆積された酸化物の緻密化は、９００℃の酸素雰囲気下で１時間実施される。
補助的な薄膜化は、例えばＣＭＰ、ＨＦエッチング（１０％または１％まで希釈されたＨＦ）、または、例えばＣＨＦ３プラズマ中での反応性イオンエッチングによって行われる。この補助的な薄膜化は、異なる酸化物の領域（熱酸化物と緻密化された堆積酸化物）間にディッシングを引き起こさない、ないし、ほとんど引き起こさない。この補助的な薄膜化は、この混合酸化物領域の除去後に継続され、その表面において、そのブリッジ領域のシリコンに衝突するようなものである（図６Ｅ）。
構造化された第１ウエハは、平らで、滑らかで、後続の分子結合に適合し、交互のシリコン領域と熱酸化物領域を有する。その後、このウエハは、起こり得る炭化水素を抑制し、粒子を除去し、表面の親水性を形成するために洗浄される。
その後、この構造化された第１ウエハは、同一の手順によって洗浄された、酸化された第２のシリコンウエハ（酸化物フィルムの厚さは１０ｎｍ）に結合される（図８Ａ）。この積層された構造物は、１１００℃のアルゴン雰囲気で２時間熱処理にさらされる。その後、この積層された構造物の第２のシリコンウエハは、例えば、ほんの２５マイクロメートルのシリコンを残すように粉砕法（グラインディング）によって薄膜化される（図８Ｂ）。ＭＳＯＩタイプの積層された構造物はこの方法で得られる。
この実験例の代替案では、熱酸化物のこの最終のエッチングは、様々な方法で実施される（例えば、ＣＭＰ、プラズマ、反応性イオンエッチング、または、化学エッチング）。
エッチングタイプは、ブリッジのシリコン表面上にディッシングが出現する瞬間から、シリコンと熱酸化物の両方の表面における存在に関連する“ディッシング”が生じることを防止するために、シリコンと酸化物エッチング速度の差異ができるだけ小さくなるように選択される。
例えば１％ＨＦ溶液である希釈されたＨＦに基づく溶液が可能であり、エッチングの停止を制御するためには細心の注意を要する。
ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏに基づく溶液は、ほんの約２のエッチング速度比を有し、制御がより容易である。同じ方法で、イオン照射によるエッチングは、小さなエッチング速度差を有する。
（実験例４）
この第４実験例において、このパターンは、反応性イオンエッチング（ＲＩＥ）タイプの方法を用いてエッチングされ、シリコン内に５０ナノメートルの深さを有する。この酸化物は、蒸気雰囲気下で９００℃の熱処理によってこれらのパターン内及びブリッジ上に形成される。その厚さは、１２０ナノメートルである（図６Ａ）。
１５０ｎｍのＳｉＯ２フィルムは、熱酸化物フィルムの表面にＰＥＣＶＤによって堆積される（図６Ｂ）。このトポロジー（表面起伏）は、ＣＭＰ研磨によって抑制されてもよい。この表面は滑らかであり、堆積された酸化物フィルムは、熱酸化物が出現する点、いわゆる混合酸化物領域の開始点まで磨き上げられる（図６Ｃ）。
この堆積された酸化物の緻密化は、９００℃の酸素雰囲気下で１時間実施される。
補助的な薄膜化は、例えばＣＭＰ、ＨＦエッチング（１０％または１％まで希釈されたＨＦ）、または、例えばＣＨＦ３プラズマ中での反応性イオンエッチングによって行われる。この補助的な薄膜化は、異なる酸化物の領域（熱酸化物と緻密化された堆積酸化物）間にディッシングを引き起こさない、ないし、ほとんど引き起こさない。この補助的な薄膜化は、この混合酸化物領域の除去後に継続され、その表面において、そのブリッジ領域のシリコンに衝突するようなものである（図６Ｅ）。
構造化された第１ウエハは、平らで、滑らかで、後続の分子結合に適合し、交互のシリコン領域と熱酸化物領域を有する。
その後、このウエハは、起こり得る炭化水素を抑制し、粒子を除去し、表面の親水性を形成するために洗浄される。その後、この構造化された第１ウエハは、同一の手順によって洗浄された、非酸化された第２のシリコンウエハに結合される（図７Ａ）。この積層された構造物は、１１００℃のアルゴン雰囲気で２時間熱処理にさらされる。
さらに、この熱処理が高温（例えば、１１００℃またはそれ以上）で実行された場合、極端に微細な残留酸化物が、ブリッジに相当する領域の結合界面で消失することを引き起こすかもしれない。
この起こり得る界面の酸化物の消失を促進することを視野に入れて、両方の結合されたウエハの間の結晶の不均衡を最小化することをできるだけ可能にしようとする。その後、この積層された構造物の第２のシリコンウエハは、例えば、ほんの２５マイクロメートルのシリコンを残すように粉砕法（グラインディング）によって薄膜化されるだろう。ＰＳＯＩタイプの積層された構造物（図７Ｂ）はこの方法で得られる。
（第５実験例）
この第５実験例において、このパターンは、反応性イオンエッチング（ＲＩＥ）タイプの方法を用いてエッチングされ、シリコン内に５０ナノメートルの深さを有する。この酸化物は、蒸気雰囲気下で９００℃の熱処理によってこれらのパターン内及びブリッジ上に形成される。その厚さは、１２０ナノメートルである（図６Ａ）。
１５０ｎｍのＳｉＯ２フィルムは、熱酸化物フィルムの表面にＰＥＣＶＤによって堆積される（図６Ｂ）。このトポロジー（表面起伏）は、ＣＭＰ研磨によって抑制されてもよい。その後、この表面は滑らかであり、堆積された酸化物フィルムは、熱酸化物が出現する点、いわゆる混合酸化物領域の開始点まで磨き上げられる（図６Ｃ）。
この堆積された酸化物の緻密化は、９００℃の酸素雰囲気下で１時間実施される。
補助的な薄膜化は、例えばＣＭＰ、ＨＦエッチング（１０％または１％まで希釈されたＨＦ）、または、例えばＣＨＦ３プラズマ中での反応性イオンエッチングによって行われる。この補助的な薄膜化は、異なる酸化物の領域（熱酸化物と緻密化された堆積酸化物）間にディッシングを引き起こさない、ないし、ほとんど引き起こさない。この補助的な薄膜化は、この混合酸化物領域の除去後に継続され、その表面において、そのブリッジ領域のシリコンに衝突するようなものである（図６Ｅ）。
構造化された第１ウエハは、平らで、滑らかで、後続の分子結合に適合し、交互のシリコン領域２６と熱酸化物領域５４を有する。その後、このウエハは、起こり得る炭化水素を抑制し、粒子を除去し、表面の親水性を形成するために洗浄される。
この第２シリコンウエハは、２０ｎｍ以上の厚さで酸化される（図８Ａ）。その後、それは、水素のイオン照射を介して注入にさらされる（エネルギー：７０ｋｅＶ、投与量：５×１０１６ａｔ／ｃｍ２）。その後、構造化された第１ウエハは、分子結合を視野に入れて、構造化された第２シリコンウエハに結合され、注入され、洗浄される。
この積層された構造物は、例えば、５００℃のアルゴン雰囲気中で３０分間熱処理にさらされる。その後、破砕が第２シリコンウエハ内で引き起こされる。スマートカット（Smart Cut（商標））技術に記述される様々な段階の後、５０ｎｍの厚さのシリコン表面フィルムが得られる。ＭＳＯＩタイプの積層された構造物は、特に局所的に非常に微細な酸化物とシリコン領域を有してこの方法で得られる（図８Ｂ）。
（第６実験例）
この第６実験例において、このパターンは、反応性イオンエッチング（ＲＩＥ）タイプの方法を用いてエッチングされ、シリコン内に１００ナノメートルの深さを有する。この酸化物は、蒸気雰囲気下で９００℃の熱処理によってこれらのパターン内及びブリッジ上に形成される。その厚さは、１２０ナノメートルである。この表面トポロジーは、１００ｎｍの高さを有する（図６Ａ）。
３００ｎｍのＳｉＯ２フィルムは、熱酸化物フィルムの表面にＰＥＣＶＤによって堆積される。このトポロジー（表面起伏）は、ＣＭＰ研磨によって抑制されてもよい。その後、この表面は滑らかであり、堆積された酸化物フィルムは、熱酸化物が出現する点、いわゆる混合酸化物領域の開始点まで磨き上げられる（図６Ｃ）。
この堆積された酸化物の緻密化は、９００℃の酸素雰囲気下で１時間実施される。
補助的な薄膜化は、例えばＣＭＰ、ＨＦエッチング（１０％または１％まで希釈されたＨＦ）、または、例えばＣＨＦ３プラズマ中での反応性イオンエッチングによって行われる。この補助的な薄膜化は、異なる酸化物の領域（熱酸化物と緻密化された堆積酸化物）間にディッシングを引き起こさない、ないし、ほとんど引き起こさない。この補助的な薄膜化は、この混合酸化物領域の除去後に継続され、その表面において、そのブリッジ領域のシリコンに衝突するようなものである（図６Ｅ）。
構造化された第１ウエハは、平らで、滑らかで、後続の分子結合に適合し、交互のシリコン領域と熱酸化物領域を有する。その後、このウエハは、起こり得る炭化水素を抑制し、粒子を除去し、表面の親水性を形成するために洗浄される。この第２シリコンウエハは、２０ｎｍ以上の厚さで酸化される。
その後、それは、水素のイオン照射による注入にさらされる（エネルギー：７０ｋｅＶ、投与量：５×１０１６ａｔ／ｃｍ２）。その後、構造化された第１ウエハは、分子結合を視野に入れて、構造化された第２シリコンウエハに結合され、注入され、洗浄される（図８Ａ）。この積層された構造物は、例えば、５００℃のアルゴン雰囲気中で３０分間熱処理にさらされる。その後、破砕が第２シリコンウエハ内で引き起こされる。
スマートカット（Smart Cut（商標））技術（例えば、本発明の導入部で言及されたＡｕｂｒｅｒｔｏｎ Ｈｅｒｖｅらによる記事を参照）に記述される様々な段階の後、５０ｎｍの厚さを有する表面シリコンフィルムが得られる。ＭＳＯＩタイプの構造物は、特に局所的に非常に微細な酸化物とシリコン領域を有してこの方法で得られる（図８Ｂ）。
周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 周知の技術とこれらの技術によって引き起こされる問題を示す図である。 本発明による方法の段階を示す図である。 本発明による方法の段階を示す図である。 本発明による方法の段階を示す図である。 本発明による方法の段階を示す図である。 本発明による方法の段階を示す図である。 本発明による他の方法の他の段階を示す図である。 本発明による他の方法の他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。 本発明による他の方法のさらに他の段階を示す図である。
符号の説明
１９ 層
２０ 基板
２１ 絶縁フィルム
２２ パターン
２４ 第１層
２６ ブリッジ
２７ 界面
２８ 第２層
２９ 上部表面
３１ マスク
５４ 熱酸化物領域
５６ 垂直電導領域
６０ 基板
６２ 基板
６４ 絶縁フィルム
６５ 絶縁フィルム
６６ 熱酸化物領域
６８ 熱酸化物領域
７４ パッド
７８ 第２絶縁領域
７９ 層
２３２ａ 電気絶縁領域
２３２ｂ 電気絶縁領域
２４５ 表面層

Claims (37)

  1. 表面トポロジーを有する半導体基板上に半導体構造物を製造する方法であって、
    前記方法は、
    （ａ）前記表面に第１絶縁材料の第１層（２４）を形成する段階と、
    （ｂ）前記第１絶縁材料より密度が低い第２絶縁材料（２８）の第２層を形成する段階と、
    （ｃ）前記組立体を薄膜化する段階と、を含む方法。
  2. 前記トポロジーは、前記基板にエッチングされ、トレンチ（２６）によって分離されるパターン（２２）によって形成される、請求項１に記載の方法。
  3. 前記エッチングされたパターン（３４）は、１ｎｍから１０μｍの深さを有する、請求項２に記載の方法。
  4. 前記エッチングされたパターンは、１μｍから５ｍｍの深さを有する、請求項２または３に記載の方法。
  5. 前記基板は、複合基板である、請求項１から４の何れか一項に記載の方法。
  6. 表面絶縁フィルム（２１）を有する、請求項５に記載の方法。
  7. 前記第１絶縁層（２４）は、前記基板のトポロジーに従う層である、請求項１から６の何れか一項に記載の方法。
  8. 前記段階（ｃ）は、前記表面上に第１絶縁層（６６）を残す、請求項１から７の何れか一項に記載の方法。
  9. 前記表面に交互の半導体領域（５４）と絶縁領域（２６）を残す、追加の薄膜化する段階をさらに含む、請求項８に記載の方法。
  10. 半導体基板の表面から突出する第１絶縁材料のパッド（７４）を有する前記半導体基板上に半導体構造物を製造する方法であって、
    前記方法は、
    （ａ）前記第１絶縁材料より密度が低い第２絶縁材料（７８）の第２層を形成する段階と、
    （ｂ）前記組立体を薄膜化する段階と、を含む方法。
  11. 前記パッドは、前記半導体領域のエッチングされた領域（２２）内に形成される、請求項１０に記載の方法。
  12. 前記パッドは、前記半導体基板の熱酸化によって形成される、請求項１０または１１に記載の方法。
  13. 前記パッドは、ＬＰＣＶＤによって形成され、前記第２絶縁材料層はＰＥＣＶＤで形成される、請求項１０または１１に記載の方法。
  14. 前記段階（ｂ）は、前記表面の第２絶縁材料の層（７９）を残す、請求項１０から１３の何れか一項に記載の方法。
  15. 前記段階（ｂ）は、前記表面に交互の第１絶縁材料領域（２２）と前記第２絶縁領域（７８）を残す、請求項１０から１３の何れか一項に記載の方法。
  16. 前記薄膜化する段階は、前記第２絶縁材料を緻密化する段階を実行する、請求項１から１５の何れか一項に記載の方法。
  17. 前記第１絶縁材料は、熱酸化物であるＳｉＯ２である、請求項１から１６の何れか一項に記載の方法。
  18. 前記第２絶縁材料は、堆積された酸化物であるＳｉＯ２である、請求項１から１６の何れか一項に記載の方法。
  19. 前記酸化物は、プラズマ気相蒸着によって堆積される、請求項１８に記載の方法。
  20. 前記絶縁材料は、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＯＮ、Ｓｉ３Ｎ４、ダイヤモンド、ＨｆＯ２、または、高誘電率を有する誘電材料である、請求項１から１９の何れか一項に記載の方法。
  21. 前記半導体材料は、シリコンまたはＳｉ１−ｘＧｅｘ（０＜ｘ＜１）である、請求項１から２０の何れか一項に記載の方法。
  22. 半導体構造物を製造する方法は、
    （ａ１）半導体基板に第１絶縁領域を形成する段階と、
    （ｂ１）次いで、前記同一の基板に少なくとも１つの第２絶縁領域を形成する段階と、を含み、
    前記段階（ａ１）と段階（ｂ１）は、請求項１から２１の何れか一項に記載の方法に従って実行される方法。
  23. 前記段階（ａ１）と段階（ｂ１）は、異なるマスクを用いて実行される、請求項２２に記載の方法。
  24. 少なくとも２つの形成された前記絶縁領域は、前記基板に異なる深さ及び／又は幅を有し、及び／又は、異なる絶縁材料で形成される、請求項２２または２３に記載の方法。
  25. 第２基板（６０、６２）を用いた組立段階をさらに含む、請求項１から２４に記載の方法。
  26. 前記組立体は、分子付着によって実現される、請求項２５に記載の方法。
  27. 前記第２基板は、第２半導体材料である、請求項２５または２６に記載の方法。
  28. 前記第２基板は、前記第２半導体材料に絶縁層（６４）をさらに含む、請求項２７に記載の方法。
  29. 絶縁フィルム（６５）は、前記２つの基板の少なくとも一方に形成される、請求項２５から２８の何れか一項に記載の方法。
  30. 前記第１基板は、第１導電型の少なくとも１つの領域を有し、前記第２基板は、それと反対の導電型の少なくとも１つの領域を有する、請求項２５から２９の何れか一項に記載の方法。
  31. 前記第１基板及び／又は第２基板を薄膜化する段階をさらに含む、請求項２５から３０の何れか一項に記載の方法。
  32. 前記基板の一方または両方を薄膜化する前記段階は、脆化層または脆化領域を形成することによって実行される、請求項３１に記載の方法。
  33. 前記脆化層または脆化領域は、多孔性シリコンの層によって形成される、請求項３２に記載の方法。
  34. 前記脆化層または脆化領域の形成は、前記第１基板または第２基板のイオン注入によって形成される、請求項３２に記載の方法。
  35. 前記注入されたイオンは、水素イオンまたは水素イオンとヘリウムイオンの混合物である、請求項３４に記載の方法。
  36. 前記薄膜化する段階は、研磨またはエッチングによって実現される、請求項３１に記載の方法。
  37. 前記第１基板は、異なるドーピングを有する領域を含む、請求項１から３６の何れか一項に記載の方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009111371A (ja) * 2007-10-10 2009-05-21 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009111372A (ja) * 2007-10-10 2009-05-21 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2011515825A (ja) * 2007-03-28 2011-05-19 エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ 複合基板を製造するための工程

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2823596B1 (fr) * 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
FR2850487B1 (fr) * 2002-12-24 2005-12-09 Commissariat Energie Atomique Procede de realisation de substrats mixtes et structure ainsi obtenue
FR2856844B1 (fr) 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
US7781309B2 (en) * 2005-12-22 2010-08-24 Sumco Corporation Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method
FR2925221B1 (fr) 2007-12-17 2010-02-19 Commissariat Energie Atomique Procede de transfert d'une couche mince
FR2932923B1 (fr) 2008-06-23 2011-03-25 Commissariat Energie Atomique Substrat heterogene comportant une couche sacrificielle et son procede de realisation.
FR2932788A1 (fr) 2008-06-23 2009-12-25 Commissariat Energie Atomique Procede de fabrication d'un composant electromecanique mems / nems.
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
WO2012015022A1 (ja) * 2010-07-30 2012-02-02 京セラ株式会社 複合基板、電子部品、ならびに複合基板および電子部品の製造方法
US8936996B2 (en) * 2010-12-02 2015-01-20 International Business Machines Corporation Structure and method for topography free SOI integration
KR102007258B1 (ko) * 2012-11-21 2019-08-05 삼성전자주식회사 광전 집적회로 기판의 제조방법
FR3008190B1 (fr) 2013-07-08 2015-08-07 Commissariat Energie Atomique Procede et dispositif de mesure d'un champ magnetique au moyen d'excitations synchronisees
US9741918B2 (en) 2013-10-07 2017-08-22 Hypres, Inc. Method for increasing the integration level of superconducting electronics circuits, and a resulting circuit
US9704880B2 (en) * 2013-11-06 2017-07-11 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for a semiconductor structure having multiple semiconductor-device layers
US20150179469A1 (en) * 2013-12-20 2015-06-25 Sridhar Govindaraju Method and system to control polish rate variation introduced by device density differences
US10068769B2 (en) * 2016-12-14 2018-09-04 Texas Instruments Incorporated Methods and apparatus for preventing counter-doping during high temperature processing

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04132256A (ja) * 1990-09-21 1992-05-06 Nippon Steel Corp 半導体積層基板の製造方法
JPH08153780A (ja) * 1995-04-24 1996-06-11 Mitsubishi Materials Shilicon Corp 半導体基板
JPH09153603A (ja) * 1995-09-28 1997-06-10 Nec Corp Ｓｏｉ基板およびその製造方法
JPH09260745A (ja) * 1996-03-27 1997-10-03 Nissan Motor Co Ltd 微小機械およびその製造方法
JPH10209267A (ja) 1996-12-31 1998-08-07 Hyundai Electron Ind Co Ltd 半導体ウェーハの製造方法
JPH10275904A (ja) * 1997-03-28 1998-10-13 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
JP2004104105A (ja) 2002-09-05 2004-04-02 Internatl Business Mach Corp <Ibm> Ｓｏｉｍｏｓｆｅｔデバイスおよびその製造方法
WO2004044975A1 (en) * 2002-11-12 2004-05-27 S.O.I. Tec Silicon On Insulator Technologies Semiconductor structure, and methods for fabricating same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5238865A (en) * 1990-09-21 1993-08-24 Nippon Steel Corporation Process for producing laminated semiconductor substrate
JP3571734B2 (ja) * 1993-04-19 2004-09-29 セイコーインスツルメンツ株式会社 集積回路
US6027958A (en) * 1996-07-11 2000-02-22 Kopin Corporation Transferred flexible integrated circuit
JPH10294361A (ja) * 1997-04-17 1998-11-04 Fujitsu Ltd 半導体装置の製造方法
KR100252751B1 (ko) * 1997-12-27 2000-04-15 김영환 반도체 소자 제조 방법
KR20000040104A (ko) * 1998-12-17 2000-07-05 김영환 실리콘 온 인슐레이터 웨이퍼의 제조방법
US6372600B1 (en) * 1999-08-30 2002-04-16 Agere Systems Guardian Corp. Etch stops and alignment marks for bonded wafers
KR100340864B1 (ko) * 1999-11-04 2002-06-20 박종섭 버즈 빅 현상을 이용한 이중막 실리콘 기판의 제조 방법
US6613643B1 (en) * 2000-01-28 2003-09-02 Advanced Micro Devices, Inc. Structure, and a method of realizing, for efficient heat removal on SOI
FR2830681A1 (fr) * 2001-10-09 2003-04-11 Commissariat Energie Atomique Procede de fabrication d'une couche mince comprenant tout ou partie de composant(s) et ou de circuit(s)
FR2850487B1 (fr) * 2002-12-24 2005-12-09 Commissariat Energie Atomique Procede de realisation de substrats mixtes et structure ainsi obtenue

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04132256A (ja) * 1990-09-21 1992-05-06 Nippon Steel Corp 半導体積層基板の製造方法
JPH08153780A (ja) * 1995-04-24 1996-06-11 Mitsubishi Materials Shilicon Corp 半導体基板
JPH09153603A (ja) * 1995-09-28 1997-06-10 Nec Corp Ｓｏｉ基板およびその製造方法
JPH09260745A (ja) * 1996-03-27 1997-10-03 Nissan Motor Co Ltd 微小機械およびその製造方法
JPH10209267A (ja) 1996-12-31 1998-08-07 Hyundai Electron Ind Co Ltd 半導体ウェーハの製造方法
JPH10275904A (ja) * 1997-03-28 1998-10-13 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
JP2004104105A (ja) 2002-09-05 2004-04-02 Internatl Business Mach Corp <Ibm> Ｓｏｉｍｏｓｆｅｔデバイスおよびその製造方法
WO2004044975A1 (en) * 2002-11-12 2004-05-27 S.O.I. Tec Silicon On Insulator Technologies Semiconductor structure, and methods for fabricating same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011515825A (ja) * 2007-03-28 2011-05-19 エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ 複合基板を製造するための工程
JP2009111371A (ja) * 2007-10-10 2009-05-21 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009111372A (ja) * 2007-10-10 2009-05-21 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

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