JP2000306993A - 多層基板の製造方法 - Google Patents
多層基板の製造方法Info
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Abstract
(57)【要約】
【課題】作業効率を向上させ、また、膜厚が均一で薄膜
化された半導体活性層を形成することが可能である多層
基板の製造方法を提供する。 【解決手段】第１の半導体基板１に、前記第１の半導体
基板１の一主面である第１面側から酸素を注入し、前記
第１面側の少なくとも一部に酸素注入層を形成する工程
と、熱処理を行い、前記酸素注入層を絶縁性酸化膜３と
する工程と、前記第１面上に絶縁膜４を形成する工程
と、前記絶縁膜４と第２の半導体基板５の一主面とをは
り合わせる工程と、前記第１の半導体基板１の前記第１
面の裏面である第２面を、前記絶縁性酸化膜３が露出す
るまで平坦に除去する工程とを有する多層基板の製造方
法。
化された半導体活性層を形成することが可能である多層
基板の製造方法を提供する。 【解決手段】第１の半導体基板１に、前記第１の半導体
基板１の一主面である第１面側から酸素を注入し、前記
第１面側の少なくとも一部に酸素注入層を形成する工程
と、熱処理を行い、前記酸素注入層を絶縁性酸化膜３と
する工程と、前記第１面上に絶縁膜４を形成する工程
と、前記絶縁膜４と第２の半導体基板５の一主面とをは
り合わせる工程と、前記第１の半導体基板１の前記第１
面の裏面である第２面を、前記絶縁性酸化膜３が露出す
るまで平坦に除去する工程とを有する多層基板の製造方
法。
Description
【０００１】
【発明の属する技術分野】本発明は、多層基板の製造方
法に関し、特に、作業効率を向上させ、かつ、膜厚が均
一で薄膜化された半導体活性層を絶縁膜上に形成するこ
とができる多層基板の製造方法に関する。
法に関し、特に、作業効率を向上させ、かつ、膜厚が均
一で薄膜化された半導体活性層を絶縁膜上に形成するこ
とができる多層基板の製造方法に関する。
【０００２】
【従来の技術】絶縁物上にシリコン単結晶層（活性層）
が形成されたＳＯＩ（ｓｉｌｉｃｏｎｏｎ ｉｎｓｕｌ
ａｔｏｒまたはｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ ｉ
ｎｓｕｌａｔｏｒ）基板は、接合容量を減少させること
が可能であり、素子の高速化に有利である。また、ウェ
ルを形成しなくても絶縁物分離により完全素子分離が可
能であり、高集積化あるいは放射線による誤動作を低減
できるという特徴も有する。以上の利点から、ＳＯＩ基
板は通信用ＩＣ等へ積極的に応用されてきている。
が形成されたＳＯＩ（ｓｉｌｉｃｏｎｏｎ ｉｎｓｕｌ
ａｔｏｒまたはｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ ｉ
ｎｓｕｌａｔｏｒ）基板は、接合容量を減少させること
が可能であり、素子の高速化に有利である。また、ウェ
ルを形成しなくても絶縁物分離により完全素子分離が可
能であり、高集積化あるいは放射線による誤動作を低減
できるという特徴も有する。以上の利点から、ＳＯＩ基
板は通信用ＩＣ等へ積極的に応用されてきている。
【０００３】ＳＯＩ基板を形成する方法としては、絶縁
物基板上にシリコンをヘテロエピタキシャル成長させる
方法等、種々の方法が試みられてきたが、現在では、Ｓ
ＩＭＯＸ（酸素イオン注入法）とはり合わせ法のいずれ
かにより行われている。はり合わせ法はさらに研磨法、
エッチバック法（ＢＥＳＯＩ）、プラズマ走査法（ＰＡ
ＣＥ）および水素注入分離法（ＵＮＩＢＯＮＤ）に分類
される。
物基板上にシリコンをヘテロエピタキシャル成長させる
方法等、種々の方法が試みられてきたが、現在では、Ｓ
ＩＭＯＸ（酸素イオン注入法）とはり合わせ法のいずれ
かにより行われている。はり合わせ法はさらに研磨法、
エッチバック法（ＢＥＳＯＩ）、プラズマ走査法（ＰＡ
ＣＥ）および水素注入分離法（ＵＮＩＢＯＮＤ）に分類
される。
【０００４】研磨法はデバイスウェハを裏面から研磨す
ることにより薄膜化する方法であり、その生産容易性か
らすでに高耐圧、高速アナログバイポーラ素子としての
生産実績がある。研磨法の詳細について後述する。エッ
チバック法はエッチストップ層を活性層下部に設置し、
選択エッチングにより薄膜化する方法である。プラズマ
走査法ははり合わせ研磨法で作製された厚膜ＳＯＩ基板
の厚み分布を、反射分光法によりＣＣＤを用いて測定
し、再度表面研磨を施す方法である。
ることにより薄膜化する方法であり、その生産容易性か
らすでに高耐圧、高速アナログバイポーラ素子としての
生産実績がある。研磨法の詳細について後述する。エッ
チバック法はエッチストップ層を活性層下部に設置し、
選択エッチングにより薄膜化する方法である。プラズマ
走査法ははり合わせ研磨法で作製された厚膜ＳＯＩ基板
の厚み分布を、反射分光法によりＣＣＤを用いて測定
し、再度表面研磨を施す方法である。
【０００５】水素注入分離法は、シリコン基板に水素を
イオン注入することによりマイクロキャビティを形成
し、一種の多孔質構造とする方法である。基板をはり合
わせた後、熱処理を行うことにより注入面に沿ってマイ
クロクラックを伝播させ、厚膜ウェハを分離させる。
イオン注入することによりマイクロキャビティを形成
し、一種の多孔質構造とする方法である。基板をはり合
わせた後、熱処理を行うことにより注入面に沿ってマイ
クロクラックを伝播させ、厚膜ウェハを分離させる。
【０００６】以下に、代表的なはり合わせ法である研磨
法について、図５を参照して説明する。まず、図５
（Ａ）に示すように、半導体基板（シリコン基板）１０
１の表面に、例えばドライエッチングによりトレンチ
（凹部）を形成する。トレンチ内を含む半導体基板１０
１上に、絶縁膜（ＳｉＯ2 膜）１０２を形成する。さら
に、トレンチを埋め込むように絶縁膜１０２上にポリシ
リコン層１０３を、例えばＣＶＤ（ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により形成す
る。
法について、図５を参照して説明する。まず、図５
（Ａ）に示すように、半導体基板（シリコン基板）１０
１の表面に、例えばドライエッチングによりトレンチ
（凹部）を形成する。トレンチ内を含む半導体基板１０
１上に、絶縁膜（ＳｉＯ2 膜）１０２を形成する。さら
に、トレンチを埋め込むように絶縁膜１０２上にポリシ
リコン層１０３を、例えばＣＶＤ（ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により形成す
る。
【０００７】次に、図５（Ｂ）に示すように、例えばＣ
ＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏ
ｌｉｓｈｉｎｇ）を行ってポリシリコン層１０３の表面
を平坦化させる。これにより、ポリシリコン層１０３の
表面がはり合わせ可能な状態に加工される。図５（Ａ）
に示す工程でポリシリコン層１０３を堆積させる際に、
ＣＶＤ反応炉内でウェハを保持するツメ部分には、ポリ
シリコンが突起状に成長する。ポリシリコン層１０３に
研磨を行う前に、あらかじめこの突起は除去しておく。
ＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏ
ｌｉｓｈｉｎｇ）を行ってポリシリコン層１０３の表面
を平坦化させる。これにより、ポリシリコン層１０３の
表面がはり合わせ可能な状態に加工される。図５（Ａ）
に示す工程でポリシリコン層１０３を堆積させる際に、
ＣＶＤ反応炉内でウェハを保持するツメ部分には、ポリ
シリコンが突起状に成長する。ポリシリコン層１０３に
研磨を行う前に、あらかじめこの突起は除去しておく。
【０００８】平坦化研磨は、例えばウレタン樹脂等から
なる研磨パッドを用いて、まず、平均粒径が例えば８０
ｎｍ程度であるコロイダルシリカを含有する研磨スラリ
ーを供給しながら行う。この第１段階の研磨は、ポリシ
リコン層１０３表面の段差が除去されるまで行う。次
に、第１段階の研磨よりも平均粒径が小さい、例えば平
均粒径４０ｎｍ程度のコロイダルシリカを含有する研磨
スラリーを供給しながら、表面がはり合わせ可能な状態
となるまで仕上げの研磨を行う。
なる研磨パッドを用いて、まず、平均粒径が例えば８０
ｎｍ程度であるコロイダルシリカを含有する研磨スラリ
ーを供給しながら行う。この第１段階の研磨は、ポリシ
リコン層１０３表面の段差が除去されるまで行う。次
に、第１段階の研磨よりも平均粒径が小さい、例えば平
均粒径４０ｎｍ程度のコロイダルシリカを含有する研磨
スラリーを供給しながら、表面がはり合わせ可能な状態
となるまで仕上げの研磨を行う。
【０００９】次に、図５（Ｃ）に示すように、段差を平
坦化したシリコン基板１０１とベース基板１０４とをは
り合わせる。あらかじめ、表面に付着したパーティクル
等を水酸化アンモニウム／水／過酸化水素の混合液を８
０℃に加熱して洗浄する方法（ＲＣＡ洗浄あるいはＳＣ
−１洗浄、以下、ＲＣＡ洗浄とする。）により除去す
る。これにより、接合面における気泡の発生が防止され
る。
坦化したシリコン基板１０１とベース基板１０４とをは
り合わせる。あらかじめ、表面に付着したパーティクル
等を水酸化アンモニウム／水／過酸化水素の混合液を８
０℃に加熱して洗浄する方法（ＲＣＡ洗浄あるいはＳＣ
−１洗浄、以下、ＲＣＡ洗浄とする。）により除去す
る。これにより、接合面における気泡の発生が防止され
る。
【００１０】基板をはり合わせるには、はり合わせる面
を洗浄によりいずれも親水性とし、水素結合により接着
させる。あるいは、はり合わせる面の一方を酸化してか
らファンデルワールス力により接合させる。基板を重ね
合わせた後、さらに酸素または窒素雰囲気中で例えば１
１００℃、３０〜１２０分の熱処理を行い、強固な接合
状態とする。この熱処理により、脱水縮合反応が進行
し、共有結合が形成される。
を洗浄によりいずれも親水性とし、水素結合により接着
させる。あるいは、はり合わせる面の一方を酸化してか
らファンデルワールス力により接合させる。基板を重ね
合わせた後、さらに酸素または窒素雰囲気中で例えば１
１００℃、３０〜１２０分の熱処理を行い、強固な接合
状態とする。この熱処理により、脱水縮合反応が進行
し、共有結合が形成される。
【００１１】次に、図５（Ｄ）に示すように、未接合が
生じる基板外周部分の面取りを行い、シリコン基板１０
１のＳｉＯ2 膜１０２およびポリシリコン層１０３が形
成された面との裏面を研削する。図５（Ｄ）は図５
（Ａ）〜（Ｃ）と上下を反転させてある。この研削は、
活性層となる部分のシリコン基板１０１に、研削による
ダメージが到達しない程度に行う。具体的には図４
（Ｄ）において、シリコン基板１０１の膜厚が薄い部
分、すなわち、ポリシリコン層１０３が形成されている
部分の膜厚ｄ’が１０μｍ程度となるまで行う。
生じる基板外周部分の面取りを行い、シリコン基板１０
１のＳｉＯ2 膜１０２およびポリシリコン層１０３が形
成された面との裏面を研削する。図５（Ｄ）は図５
（Ａ）〜（Ｃ）と上下を反転させてある。この研削は、
活性層となる部分のシリコン基板１０１に、研削による
ダメージが到達しない程度に行う。具体的には図４
（Ｄ）において、シリコン基板１０１の膜厚が薄い部
分、すなわち、ポリシリコン層１０３が形成されている
部分の膜厚ｄ’が１０μｍ程度となるまで行う。
【００１２】研削は、例えばダイヤモンド砥石（砥石番
手♯２０００）を高速回転させて行う。ダイヤモンド砥
石を使用することにより、研磨速度を大きくすることが
可能であり、研削面を精度良く加工することができる。
しかしながら、ダイヤモンドによるダメージが深く、表
面も粗いため、この段階では表面にトランジスタを形成
することは出来ない。
手♯２０００）を高速回転させて行う。ダイヤモンド砥
石を使用することにより、研磨速度を大きくすることが
可能であり、研削面を精度良く加工することができる。
しかしながら、ダイヤモンドによるダメージが深く、表
面も粗いため、この段階では表面にトランジスタを形成
することは出来ない。
【００１３】図５（Ｅ）に示すように、ＳｉＯ2 膜１０
２と接する部分に残された１０μｍ程度のシリコン基板
１０１を、ＳｉＯ2 膜１０２に対して選択的に研磨し、
ＳｉＯ2 膜１０２により相互に隔てられた活性層（ＳＯ
Ｉ層）１０５を形成する。この研磨工程において、前工
程の研削によりダメージを受けた部分のシリコン基板１
０１が除去される。
２と接する部分に残された１０μｍ程度のシリコン基板
１０１を、ＳｉＯ2 膜１０２に対して選択的に研磨し、
ＳｉＯ2 膜１０２により相互に隔てられた活性層（ＳＯ
Ｉ層）１０５を形成する。この研磨工程において、前工
程の研削によりダメージを受けた部分のシリコン基板１
０１が除去される。
【００１４】シリコン基板１０１の選択的研磨には、研
磨パッドとエチレンジアミン等、シリコンとシリコン酸
化膜との研磨レート比の大きい研磨液を使用する。これ
により、研磨がＳｉＯ2 膜１０２の凸部（図５（Ａ）に
示す工程でシリコン基板１０１に形成されたトレンチ底
部）まで進んだ時点で、研磨を停止させることができ
る。ＳｉＯ2 膜１０２の凹部に残るシリコン（活性層１
０５）は、ＳｉＯ2 膜１０２の段差分の膜厚となる。以
上の工程により、ＳＯＩ基板が形成される。
磨パッドとエチレンジアミン等、シリコンとシリコン酸
化膜との研磨レート比の大きい研磨液を使用する。これ
により、研磨がＳｉＯ2 膜１０２の凸部（図５（Ａ）に
示す工程でシリコン基板１０１に形成されたトレンチ底
部）まで進んだ時点で、研磨を停止させることができ
る。ＳｉＯ2 膜１０２の凹部に残るシリコン（活性層１
０５）は、ＳｉＯ2 膜１０２の段差分の膜厚となる。以
上の工程により、ＳＯＩ基板が形成される。
【００１５】
【発明が解決しようとする課題】しかしながら、上記の
従来のＳＯＩ基板の製造方法（はり合わせ法）によれ
ば、図５（Ａ）に示すポリシリコン層１０３を形成する
工程において、長時間のＣＶＤが行われる。ポリシリコ
ン層１０３の膜厚は、トレンチを平坦化させるためには
２〜３μｍ程度必要であり、これと段差の凸部を被覆す
る分とを合わせると約５μｍの膜厚となる。例えば、特
開平２−１７７４３３号公報記載の方法によれば、下地
に形成された１２０ｎｍ程度の段差を平坦化するため、
５μｍ程度の膜厚でポリシリコン層を堆積させる必要が
ある。
従来のＳＯＩ基板の製造方法（はり合わせ法）によれ
ば、図５（Ａ）に示すポリシリコン層１０３を形成する
工程において、長時間のＣＶＤが行われる。ポリシリコ
ン層１０３の膜厚は、トレンチを平坦化させるためには
２〜３μｍ程度必要であり、これと段差の凸部を被覆す
る分とを合わせると約５μｍの膜厚となる。例えば、特
開平２−１７７４３３号公報記載の方法によれば、下地
に形成された１２０ｎｍ程度の段差を平坦化するため、
５μｍ程度の膜厚でポリシリコン層を堆積させる必要が
ある。
【００１６】したがって、大量のガスおよび長時間の堆
積時間を要し、また、長時間のＣＶＤを行うため反応炉
内に大量のポリシリコンが堆積しやすいという問題もあ
る。ポリシリコン層１０３を形成するＣＶＤ工程は、反
応炉内のクリーニングを頻繁に行う必要があるため、作
業効率を低下させる要因となっている。
積時間を要し、また、長時間のＣＶＤを行うため反応炉
内に大量のポリシリコンが堆積しやすいという問題もあ
る。ポリシリコン層１０３を形成するＣＶＤ工程は、反
応炉内のクリーニングを頻繁に行う必要があるため、作
業効率を低下させる要因となっている。
【００１７】また、特開平８−１５３７８０号公報に
は、基板に段差形成後、ＳｉＯ2 膜を堆積して表面を平
坦化し、はり合わせた半導体基板（ＳＯＩ基板）が開示
されている。この半導体基板の場合、図５に示すポリシ
リコン層１０３は不要となるが、段差を平坦化するため
に膜厚５μｍ程度のＳｉＯ2 膜を堆積させる必要があ
る。したがって、ポリシリコン層を形成する場合と同様
に、大量の原料ガスおよび長時間の堆積時間が必要とな
る。また、長時間のＣＶＤによる反応炉内の汚染の問題
も発生する。
は、基板に段差形成後、ＳｉＯ2 膜を堆積して表面を平
坦化し、はり合わせた半導体基板（ＳＯＩ基板）が開示
されている。この半導体基板の場合、図５に示すポリシ
リコン層１０３は不要となるが、段差を平坦化するため
に膜厚５μｍ程度のＳｉＯ2 膜を堆積させる必要があ
る。したがって、ポリシリコン層を形成する場合と同様
に、大量の原料ガスおよび長時間の堆積時間が必要とな
る。また、長時間のＣＶＤによる反応炉内の汚染の問題
も発生する。
【００１８】上記の他にも、ポリシリコン層を介して２
つの基板を接着させる従来の方法（図５参照）において
は、いくつかの問題点が存在する。ポリシリコン層１０
３を堆積させて段差を平坦化する際、段差の凸部は膜厚
が薄くなりやすく、段差の凹部は膜厚が厚くなりやす
い。この膜厚の違いに起因してポリシリコンのグレーン
サイズが面内で均一とならず、研磨後のはり合わせ歩留
りを低下させる要因となっている。また、前述したよう
に、ポリシリコン層１０３を堆積させる際、ウェハを保
持する部分にポリシリコンが突起状に成長する。この突
起は平坦化研磨およびはり合わせに悪影響を及ぼすた
め、突起状のポリシリコンを除去する工程が必要とな
る。
つの基板を接着させる従来の方法（図５参照）において
は、いくつかの問題点が存在する。ポリシリコン層１０
３を堆積させて段差を平坦化する際、段差の凸部は膜厚
が薄くなりやすく、段差の凹部は膜厚が厚くなりやす
い。この膜厚の違いに起因してポリシリコンのグレーン
サイズが面内で均一とならず、研磨後のはり合わせ歩留
りを低下させる要因となっている。また、前述したよう
に、ポリシリコン層１０３を堆積させる際、ウェハを保
持する部分にポリシリコンが突起状に成長する。この突
起は平坦化研磨およびはり合わせに悪影響を及ぼすた
め、突起状のポリシリコンを除去する工程が必要とな
る。
【００１９】さらに、図５（Ａ）に示す工程において、
ドライエッチングによりシリコン基板１０１にトレンチ
を形成する場合、段差の深さにばらつきが生じる。図６
に示すように、活性層１０５の厚い部分の膜厚をａ、活
性層の薄い部分の膜厚をｂとしたとき、（ａ−ｂ）／
（設計寸法）で表されるばらつきは、±１０％程度と大
きな値となる。このトレンチは研磨ストッパーとして使
用されるため、ばらつきが大きい場合、活性層が超薄膜
であるＳＯＩ基板の作製は困難となる。
ドライエッチングによりシリコン基板１０１にトレンチ
を形成する場合、段差の深さにばらつきが生じる。図６
に示すように、活性層１０５の厚い部分の膜厚をａ、活
性層の薄い部分の膜厚をｂとしたとき、（ａ−ｂ）／
（設計寸法）で表されるばらつきは、±１０％程度と大
きな値となる。このトレンチは研磨ストッパーとして使
用されるため、ばらつきが大きい場合、活性層が超薄膜
であるＳＯＩ基板の作製は困難となる。
【００２０】基板のはり合わせを行わないＳＩＭＯＸの
場合には、シリコン原子の２倍量の酸素イオンをウェハ
全面に注入し、１３００℃以上の超高温で熱処理を行っ
て、ウェハ内部にＳｉＯ2 からなる埋め込み絶縁膜を形
成する。ＳＩＭＯＸによれば、均一な膜厚の活性層を形
成できる反面、埋め込み絶縁膜の不完全性（ピンホール
の発生）と、酸素イオン注入による活性層の結晶性への
ダメージが問題となる。
場合には、シリコン原子の２倍量の酸素イオンをウェハ
全面に注入し、１３００℃以上の超高温で熱処理を行っ
て、ウェハ内部にＳｉＯ2 からなる埋め込み絶縁膜を形
成する。ＳＩＭＯＸによれば、均一な膜厚の活性層を形
成できる反面、埋め込み絶縁膜の不完全性（ピンホール
の発生）と、酸素イオン注入による活性層の結晶性への
ダメージが問題となる。
【００２１】本発明は上記の問題点を鑑みてなされたも
のであり、したがって本発明は、はり合わせ多層基板製
造の作業効率を向上させることができる多層基板の製造
方法を提供することを目的とする。また、本発明は膜厚
が均一で薄膜化された半導体活性層を形成することが可
能である多層基板の製造方法を提供することを目的とす
る。
のであり、したがって本発明は、はり合わせ多層基板製
造の作業効率を向上させることができる多層基板の製造
方法を提供することを目的とする。また、本発明は膜厚
が均一で薄膜化された半導体活性層を形成することが可
能である多層基板の製造方法を提供することを目的とす
る。
【００２２】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の多層基板の製造方法は、第１の半導体基板
に、前記第１の半導体基板の一主面である第１面側から
酸素を注入し、前記第１面側の少なくとも一部に酸素注
入層を形成する工程と、熱処理を行い、前記酸素注入層
を絶縁性酸化膜とする工程と、前記第１面上に絶縁膜を
形成する工程と、前記絶縁膜と第２の半導体基板の一主
面とをはり合わせる工程と、前記第１の半導体基板の前
記第１面の裏面である第２面を、前記絶縁性酸化膜が露
出するまで平坦に除去する工程とを有することを特徴と
する。
め、本発明の多層基板の製造方法は、第１の半導体基板
に、前記第１の半導体基板の一主面である第１面側から
酸素を注入し、前記第１面側の少なくとも一部に酸素注
入層を形成する工程と、熱処理を行い、前記酸素注入層
を絶縁性酸化膜とする工程と、前記第１面上に絶縁膜を
形成する工程と、前記絶縁膜と第２の半導体基板の一主
面とをはり合わせる工程と、前記第１の半導体基板の前
記第１面の裏面である第２面を、前記絶縁性酸化膜が露
出するまで平坦に除去する工程とを有することを特徴と
する。
【００２３】本発明の多層基板の製造方法は、好適に
は、前記酸素注入層を形成する工程は、前記第１面上に
フォトリソグラフィにより所定のパターンのレジストを
形成する工程と、前記レジストをマスクとして酸素をイ
オン注入する工程とを有することを特徴とする。本発明
の多層基板の製造方法は、好適には、前記絶縁膜を形成
する工程は、前記第１面上に化学気相成長により前記絶
縁膜を堆積させる工程であることを特徴とする。
は、前記酸素注入層を形成する工程は、前記第１面上に
フォトリソグラフィにより所定のパターンのレジストを
形成する工程と、前記レジストをマスクとして酸素をイ
オン注入する工程とを有することを特徴とする。本発明
の多層基板の製造方法は、好適には、前記絶縁膜を形成
する工程は、前記第１面上に化学気相成長により前記絶
縁膜を堆積させる工程であることを特徴とする。
【００２４】本発明の多層基板の製造方法は、好適に
は、前記第１の半導体基板の前記第２面を除去する工程
は、化学的機械研磨を行う工程を有することを特徴とす
る。本発明の多層基板の製造方法は、さらに好適には、
前記第１の半導体基板の前記第２面を除去する工程は、
ダイヤモンド砥石を用いた研削工程を有することを特徴
とする。本発明の多層基板の製造方法は、好適には、前
記第１の半導体基板はシリコン基板であり、前記絶縁性
酸化膜はシリコン酸化膜であることを特徴とする。本発
明の多層基板の製造方法は、好適には、前記第２の半導
体基板はシリコン基板であることを特徴とする。また、
本発明の多層基板の製造方法は、好適には、前記絶縁膜
はシリコン酸化膜であることを特徴とする。
は、前記第１の半導体基板の前記第２面を除去する工程
は、化学的機械研磨を行う工程を有することを特徴とす
る。本発明の多層基板の製造方法は、さらに好適には、
前記第１の半導体基板の前記第２面を除去する工程は、
ダイヤモンド砥石を用いた研削工程を有することを特徴
とする。本発明の多層基板の製造方法は、好適には、前
記第１の半導体基板はシリコン基板であり、前記絶縁性
酸化膜はシリコン酸化膜であることを特徴とする。本発
明の多層基板の製造方法は、好適には、前記第２の半導
体基板はシリコン基板であることを特徴とする。また、
本発明の多層基板の製造方法は、好適には、前記絶縁膜
はシリコン酸化膜であることを特徴とする。
【００２５】これにより、基板をはり合わせる前に基板
表面に段差を形成する必要がなくなるため、段差を平坦
化するための長時間の成膜工程（具体的にはＣＶＤ工
程）や、研磨工程が不要となる。したがって、生産効率
を向上させることができる。また、酸素イオン注入と熱
処理により酸化膜を形成するため、均一な膜厚で、かつ
薄膜化された酸化膜を形成することができる。この酸化
膜を研磨ストッパーとして活性層を形成すると、均一な
膜厚で、かつ薄膜化された活性層を有する多層基板を製
造することができる。
表面に段差を形成する必要がなくなるため、段差を平坦
化するための長時間の成膜工程（具体的にはＣＶＤ工
程）や、研磨工程が不要となる。したがって、生産効率
を向上させることができる。また、酸素イオン注入と熱
処理により酸化膜を形成するため、均一な膜厚で、かつ
薄膜化された酸化膜を形成することができる。この酸化
膜を研磨ストッパーとして活性層を形成すると、均一な
膜厚で、かつ薄膜化された活性層を有する多層基板を製
造することができる。
【００２６】本発明の多層基板の製造方法は、第１の半
導体基板に、前記第１の半導体基板の一主面である第１
面側から酸素を注入し、前記第１面側の少なくとも一部
に酸素注入層を形成する工程と、熱処理を行い、前記酸
素注入層を絶縁性酸化膜とする工程と、前記第１面上に
絶縁膜を形成する工程と、前記第１面の前記絶縁性酸化
膜より深い位置に水素をイオン注入し、剥離層を形成す
る工程と、前記絶縁膜と第２の半導体基板の一主面とを
はり合わせる工程と、熱処理を行い、前記剥離層に沿っ
て前記第１の半導体基板を分離させ、前記第１面の裏面
である第２面側の部分を除去する工程とを有することを
特徴とする。
導体基板に、前記第１の半導体基板の一主面である第１
面側から酸素を注入し、前記第１面側の少なくとも一部
に酸素注入層を形成する工程と、熱処理を行い、前記酸
素注入層を絶縁性酸化膜とする工程と、前記第１面上に
絶縁膜を形成する工程と、前記第１面の前記絶縁性酸化
膜より深い位置に水素をイオン注入し、剥離層を形成す
る工程と、前記絶縁膜と第２の半導体基板の一主面とを
はり合わせる工程と、熱処理を行い、前記剥離層に沿っ
て前記第１の半導体基板を分離させ、前記第１面の裏面
である第２面側の部分を除去する工程とを有することを
特徴とする。
【００２７】本発明の多層基板の製造方法は、好適に
は、前記酸素注入層を形成する工程は、前記第１面上に
フォトリソグラフィにより所定のパターンのレジストを
形成する工程と、前記レジストをマスクとして酸素をイ
オン注入する工程とを有することを特徴とする。本発明
の多層基板の製造方法は、好適には、前記絶縁膜を形成
する工程は、前記第１面上に化学気相成長により前記絶
縁膜を堆積させる工程であることを特徴とする。本発明
の多層基板の製造方法は、好適には、前記剥離層に沿っ
て前記第１の半導体基板を分離させた後、剥離面に研磨
を行う工程を有することを特徴とする。
は、前記酸素注入層を形成する工程は、前記第１面上に
フォトリソグラフィにより所定のパターンのレジストを
形成する工程と、前記レジストをマスクとして酸素をイ
オン注入する工程とを有することを特徴とする。本発明
の多層基板の製造方法は、好適には、前記絶縁膜を形成
する工程は、前記第１面上に化学気相成長により前記絶
縁膜を堆積させる工程であることを特徴とする。本発明
の多層基板の製造方法は、好適には、前記剥離層に沿っ
て前記第１の半導体基板を分離させた後、剥離面に研磨
を行う工程を有することを特徴とする。
【００２８】本発明の多層基板の製造方法は、好適に
は、前記第１の半導体基板はシリコン基板であり、前記
絶縁性酸化膜はシリコン酸化膜であることを特徴とす
る。本発明の多層基板の製造方法は、好適には、前記第
２の半導体基板はシリコン基板であることを特徴とす
る。また、本発明の多層基板の製造方法は、好適には、
前記絶縁膜はシリコン酸化膜であることを特徴とする。
は、前記第１の半導体基板はシリコン基板であり、前記
絶縁性酸化膜はシリコン酸化膜であることを特徴とす
る。本発明の多層基板の製造方法は、好適には、前記第
２の半導体基板はシリコン基板であることを特徴とす
る。また、本発明の多層基板の製造方法は、好適には、
前記絶縁膜はシリコン酸化膜であることを特徴とする。
【００２９】これにより、基板をはり合わせる前に基板
表面に段差を形成する必要がなくなるため、段差を平坦
化するための長時間の成膜工程（具体的にはＣＶＤ工
程）や、研磨工程が不要となる。したがって、生産効率
を向上させることができる。また、酸素イオン注入と熱
処理により酸化膜を形成するため、均一な膜厚で、かつ
薄膜化された酸化膜を形成することができる。この酸化
膜を研磨ストッパーとして活性層を形成すると、均一な
膜厚で、かつ薄膜化された活性層を有する多層基板を製
造することができる。本発明の多層基板の製造方法によ
れば、基板をはり合わせた後、不要となる部分の基板を
分離させて除去する。したがって、分離された部分を回
収し、再生することにより、製造コストを低減させるこ
とができる。
表面に段差を形成する必要がなくなるため、段差を平坦
化するための長時間の成膜工程（具体的にはＣＶＤ工
程）や、研磨工程が不要となる。したがって、生産効率
を向上させることができる。また、酸素イオン注入と熱
処理により酸化膜を形成するため、均一な膜厚で、かつ
薄膜化された酸化膜を形成することができる。この酸化
膜を研磨ストッパーとして活性層を形成すると、均一な
膜厚で、かつ薄膜化された活性層を有する多層基板を製
造することができる。本発明の多層基板の製造方法によ
れば、基板をはり合わせた後、不要となる部分の基板を
分離させて除去する。したがって、分離された部分を回
収し、再生することにより、製造コストを低減させるこ
とができる。
【００３０】
【発明の実施の形態】以下に、本発明の多層基板の製造
方法の実施の形態について、図面を参照して説明する。 （実施形態１）図１は、本実施形態の多層基板の製造方
法により製造されるＳＯＩ基板の断面図である。半導体
（シリコン）基板１から形成される活性層６が、ＳｉＯ
2 膜３および埋め込み酸化膜４により相互に分離され、
ベース基板５上に形成されている。
方法の実施の形態について、図面を参照して説明する。 （実施形態１）図１は、本実施形態の多層基板の製造方
法により製造されるＳＯＩ基板の断面図である。半導体
（シリコン）基板１から形成される活性層６が、ＳｉＯ
2 膜３および埋め込み酸化膜４により相互に分離され、
ベース基板５上に形成されている。
【００３１】本実施形態の多層基板の製造方法を下記に
説明する。まず、図２（Ａ）に示すように、シリコン基
板１の表面にレジストを塗布し、フォトリソグラフィ技
術によりレジスト２をデバイスに応じたパターンに加工
する。レジスト２をマスクとしてシリコン基板１に酸素
をイオン注入する。イオン注入領域は続く工程で熱処理
を行うことによりＳｉＯ2 膜３となる。ＳｉＯ2 膜３は
後の工程において研磨ストッパーとなるため、活性層
（ＳＯＩ層）６の膜厚はＳｉＯ2 膜３の膜厚とほぼ等し
くなる。レジスト２はイオン注入工程において酸素イオ
ンを透過しない材質のものを選択する。
説明する。まず、図２（Ａ）に示すように、シリコン基
板１の表面にレジストを塗布し、フォトリソグラフィ技
術によりレジスト２をデバイスに応じたパターンに加工
する。レジスト２をマスクとしてシリコン基板１に酸素
をイオン注入する。イオン注入領域は続く工程で熱処理
を行うことによりＳｉＯ2 膜３となる。ＳｉＯ2 膜３は
後の工程において研磨ストッパーとなるため、活性層
（ＳＯＩ層）６の膜厚はＳｉＯ2 膜３の膜厚とほぼ等し
くなる。レジスト２はイオン注入工程において酸素イオ
ンを透過しない材質のものを選択する。
【００３２】次に、図２（Ｂ）に示すようにレジスト２
を除去し、所定の熱処理（例えば１３００℃以上）を行
って、酸素イオンが注入された領域にＳｉＯ2 膜３を形
成する。本発明の多層基板の製造方法によれば、研磨ス
トッパー層となるＳｉＯ2 膜３を、酸素のイオン注入に
より形成するため、トレンチ内にＳｉＯ2 膜を埋め込む
従来法に比較して、均一な膜厚のＳｉＯ2 膜３を形成す
ることができる。研磨ストッパー厚のばらつきが抑制さ
れるため、超薄膜の活性層を有するＳＯＩ基板の形成が
可能となる。
を除去し、所定の熱処理（例えば１３００℃以上）を行
って、酸素イオンが注入された領域にＳｉＯ2 膜３を形
成する。本発明の多層基板の製造方法によれば、研磨ス
トッパー層となるＳｉＯ2 膜３を、酸素のイオン注入に
より形成するため、トレンチ内にＳｉＯ2 膜を埋め込む
従来法に比較して、均一な膜厚のＳｉＯ2 膜３を形成す
ることができる。研磨ストッパー厚のばらつきが抑制さ
れるため、超薄膜の活性層を有するＳＯＩ基板の形成が
可能となる。
【００３３】続いて、ＳｉＯ2 膜３上を含むシリコン基
板１の表面に、埋め込み酸化膜４を例えば膜厚６００ｎ
ｍ程度、堆積させる。埋め込み酸化膜４は例えば化学気
相成長（ＣＶＤ）により成膜する。埋め込み酸化膜４の
膜厚はデバイスにより異なり、耐圧を考慮して決定す
る。本発明の多層基板の製造方法によれば、シリコン基
板１の表面にトレンチを形成しないため、段差を平坦化
するための研磨工程は不要となる。表面を接合可能な状
態とするための表面研磨を行って、中心線平均粗さＲa
を０．４ｎｍ以下とする。さらに、ＲＣＡ洗浄により表
面のパーティクル等を除去する。
板１の表面に、埋め込み酸化膜４を例えば膜厚６００ｎ
ｍ程度、堆積させる。埋め込み酸化膜４は例えば化学気
相成長（ＣＶＤ）により成膜する。埋め込み酸化膜４の
膜厚はデバイスにより異なり、耐圧を考慮して決定す
る。本発明の多層基板の製造方法によれば、シリコン基
板１の表面にトレンチを形成しないため、段差を平坦化
するための研磨工程は不要となる。表面を接合可能な状
態とするための表面研磨を行って、中心線平均粗さＲa
を０．４ｎｍ以下とする。さらに、ＲＣＡ洗浄により表
面のパーティクル等を除去する。
【００３４】次に、図２（Ｃ）に示すように、シリコン
基板１の埋め込み酸化膜４が形成された面と、ベース基
板５とを接合させる。シリコン基板１上の埋め込み酸化
膜４およびベース基板５の接合面は、それぞれ、あらか
じめ洗浄等を行ってパーティクル等の付着物を除去し、
接合可能な表面状態としておき、接合時の気泡の発生を
防止する。また、洗浄により表面に水酸基（−ＯＨ）を
十分に存在させ、表面を親水性とすることにより、接合
時に基板間に水素結合を多く形成させ、強固な接合状態
とすることもできる。両基板を重ね合わせた後、酸素ま
たは窒素雰囲気中で例えば８００〜１１００℃、３０〜
１２０分の熱処理を行って、強固な接合状態とする。
基板１の埋め込み酸化膜４が形成された面と、ベース基
板５とを接合させる。シリコン基板１上の埋め込み酸化
膜４およびベース基板５の接合面は、それぞれ、あらか
じめ洗浄等を行ってパーティクル等の付着物を除去し、
接合可能な表面状態としておき、接合時の気泡の発生を
防止する。また、洗浄により表面に水酸基（−ＯＨ）を
十分に存在させ、表面を親水性とすることにより、接合
時に基板間に水素結合を多く形成させ、強固な接合状態
とすることもできる。両基板を重ね合わせた後、酸素ま
たは窒素雰囲気中で例えば８００〜１１００℃、３０〜
１２０分の熱処理を行って、強固な接合状態とする。
【００３５】次に、図２（Ｄ）に示すように、未接合が
生じる基板外周部分の面取りを行い、シリコン基板１の
ＳｉＯ2 膜３および埋め込み酸化膜４が形成された面の
裏面を研削する。図２（Ｄ）は図２（Ａ）〜（Ｃ）と上
下を反転させてある。この研削は、活性層６となる部分
のシリコン基板１に、研削によるダメージが到達しない
程度に行う。具体的には図２（Ｄ）において、シリコン
基板１の膜厚が薄い部分、すなわち、ＳｉＯ2 膜３が形
成されている部分の膜厚ｄが３〜１０μｍ程度となるま
で行う。
生じる基板外周部分の面取りを行い、シリコン基板１の
ＳｉＯ2 膜３および埋め込み酸化膜４が形成された面の
裏面を研削する。図２（Ｄ）は図２（Ａ）〜（Ｃ）と上
下を反転させてある。この研削は、活性層６となる部分
のシリコン基板１に、研削によるダメージが到達しない
程度に行う。具体的には図２（Ｄ）において、シリコン
基板１の膜厚が薄い部分、すなわち、ＳｉＯ2 膜３が形
成されている部分の膜厚ｄが３〜１０μｍ程度となるま
で行う。
【００３６】研削は、例えばダイヤモンド砥石（砥石番
手♯２０００）を高速回転させて行う。ダイヤモンド砥
石を使用することにより、研磨速度を大きくすることが
可能であり、研削面を精度良く加工することができる。
しかしながら、ダイヤモンドによるダメージが深く、表
面も粗いため、この段階では表面にトランジスタを形成
することは出来ない。
手♯２０００）を高速回転させて行う。ダイヤモンド砥
石を使用することにより、研磨速度を大きくすることが
可能であり、研削面を精度良く加工することができる。
しかしながら、ダイヤモンドによるダメージが深く、表
面も粗いため、この段階では表面にトランジスタを形成
することは出来ない。
【００３７】その後、図１に示すように、埋め込み酸化
膜４上に残された３〜１０μｍ程度のシリコン基板１
を、研磨ストッパーであるＳｉＯ2 膜３に対して選択的
に研磨する。この研磨は、好適には化学的機械研磨（Ｃ
ＭＰ）により行う。これにより、ＳｉＯ2 膜３により相
互に隔てられ、ＳｉＯ2 膜３とほぼ等しい膜厚の活性層
（ＳＯＩ層）６が形成される。この研磨工程において、
前工程の研削によりダメージを受けた部分のシリコン基
板１が除去される。
膜４上に残された３〜１０μｍ程度のシリコン基板１
を、研磨ストッパーであるＳｉＯ2 膜３に対して選択的
に研磨する。この研磨は、好適には化学的機械研磨（Ｃ
ＭＰ）により行う。これにより、ＳｉＯ2 膜３により相
互に隔てられ、ＳｉＯ2 膜３とほぼ等しい膜厚の活性層
（ＳＯＩ層）６が形成される。この研磨工程において、
前工程の研削によりダメージを受けた部分のシリコン基
板１が除去される。
【００３８】シリコン基板１を選択的に研磨するＣＭＰ
においては、研磨パッドとエチレンジアミン等、シリコ
ンとシリコン酸化膜との研磨レート比の大きい研磨液を
使用する。これにより、研磨がＳｉＯ2 膜３の凸部まで
進んだ時点で、研磨を停止させることができる。以上の
工程により、図１に示すＳＯＩ基板が形成される。
においては、研磨パッドとエチレンジアミン等、シリコ
ンとシリコン酸化膜との研磨レート比の大きい研磨液を
使用する。これにより、研磨がＳｉＯ2 膜３の凸部まで
進んだ時点で、研磨を停止させることができる。以上の
工程により、図１に示すＳＯＩ基板が形成される。
【００３９】上記の本発明の実施形態の多層基板の製造
方法によれば、活性層６を相互に分離し、研磨ストッパ
ーとなるＳｉＯ2 膜３を、酸素イオン注入により形成す
るため、均一な膜厚のＳｉＯ2 膜３を形成することがで
きる。したがって、ＳｉＯ2膜３および活性層６を薄膜
化することが可能となる。また、上記の本発明の実施形
態の多層基板の製造方法によれば、シリコン基板の表面
に段差を形成しないため、段差を平坦化するためのポリ
シリコン層の堆積および段差平坦化のための研磨工程が
不要となる。したがって、製造工程を簡略化し、製造の
所要時間を短縮することができる。上記の本発明の実施
形態の多層基板の製造方法によれば、活性層６とベース
基板５とを絶縁する埋め込み絶縁膜４を、例えばＣＶＤ
法により形成するため、ＳＩＭＯＸでみられる、埋め込
み絶縁膜にピンホールが発生し、絶縁性が不完全となる
問題が防止される。
方法によれば、活性層６を相互に分離し、研磨ストッパ
ーとなるＳｉＯ2 膜３を、酸素イオン注入により形成す
るため、均一な膜厚のＳｉＯ2 膜３を形成することがで
きる。したがって、ＳｉＯ2膜３および活性層６を薄膜
化することが可能となる。また、上記の本発明の実施形
態の多層基板の製造方法によれば、シリコン基板の表面
に段差を形成しないため、段差を平坦化するためのポリ
シリコン層の堆積および段差平坦化のための研磨工程が
不要となる。したがって、製造工程を簡略化し、製造の
所要時間を短縮することができる。上記の本発明の実施
形態の多層基板の製造方法によれば、活性層６とベース
基板５とを絶縁する埋め込み絶縁膜４を、例えばＣＶＤ
法により形成するため、ＳＩＭＯＸでみられる、埋め込
み絶縁膜にピンホールが発生し、絶縁性が不完全となる
問題が防止される。
【００４０】（実施形態２）図１は、本実施形態の多層
基板の製造方法により製造されるＳＯＩ基板の断面図で
ある。本実施形態の製造方法は、実施形態１の方法にＵ
ＮＩＢＯＮＤ（水素注入分離法、別名スマートカット）
を併用した例である。本実施形態の製造方法によって
も、実施形態１と同様な構造のＳＯＩ基板を形成するこ
とができる。また、本実施形態の製造方法によれば、厚
膜のシリコン基板を研削するかわりに、シリコン基板中
に形成した剥離層に沿ってウェハを分離させる。したが
って、分離されたウェハの再生ができ、製造コストの低
減化が可能となる。
基板の製造方法により製造されるＳＯＩ基板の断面図で
ある。本実施形態の製造方法は、実施形態１の方法にＵ
ＮＩＢＯＮＤ（水素注入分離法、別名スマートカット）
を併用した例である。本実施形態の製造方法によって
も、実施形態１と同様な構造のＳＯＩ基板を形成するこ
とができる。また、本実施形態の製造方法によれば、厚
膜のシリコン基板を研削するかわりに、シリコン基板中
に形成した剥離層に沿ってウェハを分離させる。したが
って、分離されたウェハの再生ができ、製造コストの低
減化が可能となる。
【００４１】本実施形態の多層基板の製造方法を下記に
説明する。まず、図３（Ａ）に示すように、半導体基板
（シリコン基板）１の表面にレジストを塗布し、フォト
リソグラフィ技術によりレジスト２をデバイスに応じた
パターンに加工する。レジスト２をマスクとしてシリコ
ン基板１に酸素をイオン注入する。イオン注入領域は続
く工程で熱処理を行うことによりＳｉＯ2 膜３となる。
ＳｉＯ2 膜３は後の工程において研磨ストッパーとなる
ため、活性層（ＳＯＩ層）の膜厚はＳｉＯ2 膜３の膜厚
とほぼ等しくなる。レジスト２はイオン注入工程におい
て酸素イオンを透過しない材質のものを選択する。
説明する。まず、図３（Ａ）に示すように、半導体基板
（シリコン基板）１の表面にレジストを塗布し、フォト
リソグラフィ技術によりレジスト２をデバイスに応じた
パターンに加工する。レジスト２をマスクとしてシリコ
ン基板１に酸素をイオン注入する。イオン注入領域は続
く工程で熱処理を行うことによりＳｉＯ2 膜３となる。
ＳｉＯ2 膜３は後の工程において研磨ストッパーとなる
ため、活性層（ＳＯＩ層）の膜厚はＳｉＯ2 膜３の膜厚
とほぼ等しくなる。レジスト２はイオン注入工程におい
て酸素イオンを透過しない材質のものを選択する。
【００４２】次に、図３（Ｂ）に示すようにレジスト２
を除去し、所定の熱処理（例えば１３００℃以上）を行
って、酸素イオンが注入された領域にＳｉＯ2 膜３を形
成する。本発明の多層基板の製造方法によれば、研磨ス
トッパー層となるＳｉＯ2 膜３を、酸素のイオン注入に
より形成するため、トレンチ内にＳｉＯ2 膜を埋め込む
従来法に比較して、均一な膜厚のＳｉＯ2 膜３を形成す
ることができる。研磨ストッパー厚のばらつきが抑制さ
れるため、超薄膜の活性層を有するＳＯＩ基板の形成が
可能となる。
を除去し、所定の熱処理（例えば１３００℃以上）を行
って、酸素イオンが注入された領域にＳｉＯ2 膜３を形
成する。本発明の多層基板の製造方法によれば、研磨ス
トッパー層となるＳｉＯ2 膜３を、酸素のイオン注入に
より形成するため、トレンチ内にＳｉＯ2 膜を埋め込む
従来法に比較して、均一な膜厚のＳｉＯ2 膜３を形成す
ることができる。研磨ストッパー厚のばらつきが抑制さ
れるため、超薄膜の活性層を有するＳＯＩ基板の形成が
可能となる。
【００４３】続いて、ＳｉＯ2 膜３上を含むシリコン基
板１の表面に、埋め込み酸化膜４を例えば膜厚６００ｎ
ｍ程度、堆積させる。埋め込み酸化膜４の膜厚はデバイ
スにより異なり、耐圧を考慮して決定する。本発明の多
層基板の製造方法によれば、シリコン基板１の表面にト
レンチを形成しないため、段差を平坦化するための研磨
工程は不要となる。
板１の表面に、埋め込み酸化膜４を例えば膜厚６００ｎ
ｍ程度、堆積させる。埋め込み酸化膜４の膜厚はデバイ
スにより異なり、耐圧を考慮して決定する。本発明の多
層基板の製造方法によれば、シリコン基板１の表面にト
レンチを形成しないため、段差を平坦化するための研磨
工程は不要となる。
【００４４】次に、図３（Ｃ）に示すように、シリコン
基板１に剥離層７を形成するため、ＳｉＯ2 膜３の下端
よりやや深い位置に水素をイオン注入する。剥離層７の
位置（深さ）は、形成する活性層（ＳＯＩ層）の膜厚、
すなわち、研磨ストッパーとなるＳｉＯ2 膜３の膜厚
に、表面の粗さを改善するのに必要な研磨分の膜厚を加
えて決定する。シリコン基板１に水素をイオン注入する
ことによりマイクロキャビティが形成され、層状に一種
の多孔質構造となる。続く工程で基板をはり合わせた
後、熱処理を行うと、剥離層７に沿ってマイクロクラッ
クが伝播し、シリコン基板１が分離する。
基板１に剥離層７を形成するため、ＳｉＯ2 膜３の下端
よりやや深い位置に水素をイオン注入する。剥離層７の
位置（深さ）は、形成する活性層（ＳＯＩ層）の膜厚、
すなわち、研磨ストッパーとなるＳｉＯ2 膜３の膜厚
に、表面の粗さを改善するのに必要な研磨分の膜厚を加
えて決定する。シリコン基板１に水素をイオン注入する
ことによりマイクロキャビティが形成され、層状に一種
の多孔質構造となる。続く工程で基板をはり合わせた
後、熱処理を行うと、剥離層７に沿ってマイクロクラッ
クが伝播し、シリコン基板１が分離する。
【００４５】次に、図４（Ａ）に示すように、シリコン
基板１の埋め込み酸化膜４が形成された面と、ベース基
板５とを接合させる。シリコン基板１上の埋め込み酸化
膜４およびベース基板５の接合面は、それぞれ、あらか
じめ表面研磨を行うことにより、中心線平均粗さＲa を
０．４ｎｍ以下としておく。また、ＲＣＡ洗浄等を行っ
てパーティクル等の付着物を除去し、接合可能な表面状
態としておく。これにより、接合時に気泡が発生するの
を防止する。
基板１の埋め込み酸化膜４が形成された面と、ベース基
板５とを接合させる。シリコン基板１上の埋め込み酸化
膜４およびベース基板５の接合面は、それぞれ、あらか
じめ表面研磨を行うことにより、中心線平均粗さＲa を
０．４ｎｍ以下としておく。また、ＲＣＡ洗浄等を行っ
てパーティクル等の付着物を除去し、接合可能な表面状
態としておく。これにより、接合時に気泡が発生するの
を防止する。
【００４６】また、はり合わせ前の洗浄により表面に水
酸基（−ＯＨ）を十分に存在させ、表面を親水性とする
ことにより、接合時に基板間に水素結合を多く形成さ
せ、強固な接合状態とすることもできる。両基板を重ね
合わせた後、酸素または窒素雰囲気中で例えば８００〜
１１００℃、３０〜１２０分の熱処理を行って、強固な
接合状態とする。
酸基（−ＯＨ）を十分に存在させ、表面を親水性とする
ことにより、接合時に基板間に水素結合を多く形成さ
せ、強固な接合状態とすることもできる。両基板を重ね
合わせた後、酸素または窒素雰囲気中で例えば８００〜
１１００℃、３０〜１２０分の熱処理を行って、強固な
接合状態とする。
【００４７】次に、図４（Ｂ）に示すように、熱処理を
行うことにより、前述したように剥離層７に沿ってオス
トワルト成長（Ｏｓｔｗａｌｄ ｒｉｐｅｎｉｎｇ）が
起こり、シリコン基板１が分離する。図４（Ｂ）は図３
（Ａ）〜（Ｃ）あるいは図４（Ａ）と上下を反転させて
ある。シリコン基板１を分離させた後の剥離面は、ヘイ
ズのある面となっている。この表面を鏡面状に仕上げる
ため、例えば平均粒径が４０ｎｍ程度であるコロイダル
シリカを用いて研磨を行う。これにより、ＳｉＯ2 膜３
により相互に隔てられ、ＳｉＯ2 膜３とほぼ等しい膜厚
の活性層（ＳＯＩ層）６が形成される。また、未接合が
生じる基板外周部分の面取りを行う。以上の工程によ
り、図１に示すＳＯＩ基板が形成される。
行うことにより、前述したように剥離層７に沿ってオス
トワルト成長（Ｏｓｔｗａｌｄ ｒｉｐｅｎｉｎｇ）が
起こり、シリコン基板１が分離する。図４（Ｂ）は図３
（Ａ）〜（Ｃ）あるいは図４（Ａ）と上下を反転させて
ある。シリコン基板１を分離させた後の剥離面は、ヘイ
ズのある面となっている。この表面を鏡面状に仕上げる
ため、例えば平均粒径が４０ｎｍ程度であるコロイダル
シリカを用いて研磨を行う。これにより、ＳｉＯ2 膜３
により相互に隔てられ、ＳｉＯ2 膜３とほぼ等しい膜厚
の活性層（ＳＯＩ層）６が形成される。また、未接合が
生じる基板外周部分の面取りを行う。以上の工程によ
り、図１に示すＳＯＩ基板が形成される。
【００４８】上記の本発明の実施形態の多層基板の製造
方法によれば、活性層６を相互に分離し、研磨ストッパ
ーとなるＳｉＯ2 膜３を、酸素イオン注入により形成す
るため、均一な膜厚のＳｉＯ2 膜３を形成することがで
きる。したがって、ＳｉＯ2膜３および活性層６を、例
えば１０ｎｍ程度に薄膜化することが可能となる。ま
た、上記の本発明の実施形態の多層基板の製造方法によ
れば、シリコン基板の表面に段差を形成しないため、段
差を平坦化するためのポリシリコン層の堆積および段差
平坦化のための研磨工程が不要となる。したがって、製
造工程を簡略化し、製造の所要時間を短縮することがで
きる。
方法によれば、活性層６を相互に分離し、研磨ストッパ
ーとなるＳｉＯ2 膜３を、酸素イオン注入により形成す
るため、均一な膜厚のＳｉＯ2 膜３を形成することがで
きる。したがって、ＳｉＯ2膜３および活性層６を、例
えば１０ｎｍ程度に薄膜化することが可能となる。ま
た、上記の本発明の実施形態の多層基板の製造方法によ
れば、シリコン基板の表面に段差を形成しないため、段
差を平坦化するためのポリシリコン層の堆積および段差
平坦化のための研磨工程が不要となる。したがって、製
造工程を簡略化し、製造の所要時間を短縮することがで
きる。
【００４９】上記の本発明の実施形態の多層基板の製造
方法によれば、活性層６とベース基板５とを絶縁する埋
め込み絶縁膜４を、例えばＣＶＤ法により形成するた
め、ＳＩＭＯＸでみられる、埋め込み絶縁膜にピンホー
ルが発生し、絶縁性が不完全となる問題が防止される。
さらに、上記の本発明の実施形態の多層基板の製造方法
によれば、剥離層７に沿って剥離されたシリコン基板１
の、目的とするＳＯＩ基板に使用されない方の部分を回
収し、再生することができる。したがって、多層基板の
製造コストを低減させることも可能となる。
方法によれば、活性層６とベース基板５とを絶縁する埋
め込み絶縁膜４を、例えばＣＶＤ法により形成するた
め、ＳＩＭＯＸでみられる、埋め込み絶縁膜にピンホー
ルが発生し、絶縁性が不完全となる問題が防止される。
さらに、上記の本発明の実施形態の多層基板の製造方法
によれば、剥離層７に沿って剥離されたシリコン基板１
の、目的とするＳＯＩ基板に使用されない方の部分を回
収し、再生することができる。したがって、多層基板の
製造コストを低減させることも可能となる。
【００５０】本発明の多層基板の製造方法の実施形態
は、上記の説明に限定されない。例えば、不要な部分の
基板を研削あるいは研磨して除去する工程の条件等は、
適宜変更することができる。その他、本発明の要旨を逸
脱しない範囲で、種々の変更が可能である。
は、上記の説明に限定されない。例えば、不要な部分の
基板を研削あるいは研磨して除去する工程の条件等は、
適宜変更することができる。その他、本発明の要旨を逸
脱しない範囲で、種々の変更が可能である。
【００５１】
【発明の効果】本発明の多層基板の製造方法によれば、
多層基板製造の作業効率を向上させることができる。ま
た、本発明の多層基板の製造方法によれば、膜厚が均一
で薄膜化された活性層を形成することが可能となる。
多層基板製造の作業効率を向上させることができる。ま
た、本発明の多層基板の製造方法によれば、膜厚が均一
で薄膜化された活性層を形成することが可能となる。
【図１】本発明の多層基板の製造方法により製造される
ＳＯＩ基板の断面図である。
ＳＯＩ基板の断面図である。
【図２】（Ａ）〜（Ｄ）は、本発明の実施形態１に係る
多層基板の製造方法の製造工程を示す断面図である。
多層基板の製造方法の製造工程を示す断面図である。
【図３】（Ａ）〜（Ｃ）は、本発明の実施形態２に係る
多層基板の製造方法の製造工程を示す断面図である。
多層基板の製造方法の製造工程を示す断面図である。
【図４】（Ａ）および（Ｂ）は、本発明の実施形態２に
係る多層基板の製造方法の製造工程を示す断面図であ
る。
係る多層基板の製造方法の製造工程を示す断面図であ
る。
【図５】（Ａ）〜（Ｅ）は、従来の多層基板の製造方法
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図６】従来の多層基板の製造方法により製造されるＳ
ＯＩ基板の断面図である。
ＯＩ基板の断面図である。
１…半導体（シリコン）基板、２…レジスト、３…Ｓｉ
Ｏ2 膜、４…埋め込み酸化膜、５…ベース基板、６…活
性層（ＳＯＩ層）、７…剥離層、１０１…半導体（シリ
コン）基板、１０２…ＳｉＯ2 膜、１０３…ポリシリコ
ン、１０４…ベース基板、１０５…活性層（ＳＯＩ
層）。
Ｏ2 膜、４…埋め込み酸化膜、５…ベース基板、６…活
性層（ＳＯＩ層）、７…剥離層、１０１…半導体（シリ
コン）基板、１０２…ＳｉＯ2 膜、１０３…ポリシリコ
ン、１０４…ベース基板、１０５…活性層（ＳＯＩ
層）。
Claims (15)
- 【請求項１】第１の半導体基板に、前記第１の半導体基
板の一主面である第１面側から酸素を注入し、前記第１
面側の少なくとも一部に酸素注入層を形成する工程と、 熱処理を行い、前記酸素注入層を絶縁性酸化膜とする工
程と、 前記第１面上に絶縁膜を形成する工程と、 前記絶縁膜と第２の半導体基板の一主面とをはり合わせ
る工程と、 前記第１の半導体基板の前記第１面の裏面である第２面
を、前記絶縁性酸化膜が露出するまで平坦に除去する工
程とを有する多層基板の製造方法。 - 【請求項２】前記酸素注入層を形成する工程は、前記第
１面上にフォトリソグラフィにより所定のパターンのレ
ジストを形成する工程と、 前記レジストをマスクとして酸素をイオン注入する工程
とを有する請求項１記載の多層基板の製造方法。 - 【請求項３】前記絶縁膜を形成する工程は、前記第１面
上に化学気相成長により前記絶縁膜を堆積させる工程で
ある請求項１記載の多層基板の製造方法。 - 【請求項４】前記第１の半導体基板の前記第２面を除去
する工程は、化学的機械研磨を行う工程を有する請求項
１記載の多層基板の製造方法。 - 【請求項５】前記第１の半導体基板の前記第２面を除去
する工程は、ダイヤモンド砥石を用いた研削工程を有す
る請求項４記載の多層基板の製造方法。 - 【請求項６】前記第１の半導体基板はシリコン基板であ
り、前記絶縁性酸化膜はシリコン酸化膜である請求項１
記載の多層基板の製造方法。 - 【請求項７】前記第２の半導体基板はシリコン基板であ
る請求項１記載の多層基板の製造方法。 - 【請求項８】前記絶縁膜はシリコン酸化膜である請求項
３記載の多層基板の製造方法。 - 【請求項９】第１の半導体基板に、前記第１の半導体基
板の一主面である第１面側から酸素を注入し、前記第１
面側の少なくとも一部に酸素注入層を形成する工程と、
熱処理を行い、前記酸素注入層を絶縁性酸化膜とする工
程と、 前記第１面上に絶縁膜を形成する工程と、 前記第１面の前記絶縁性酸化膜より深い位置に水素をイ
オン注入し、剥離層を形成する工程と、 前記絶縁膜と第２の半導体基板の一主面とをはり合わせ
る工程と、 熱処理を行い、前記剥離層に沿って前記第１の半導体基
板を分離させ、前記第１面の裏面である第２面側の部分
を除去する工程とを有する多層基板の製造方法。 - 【請求項１０】前記酸素注入層を形成する工程は、前記
第１面上にフォトリソグラフィにより所定のパターンの
レジストを形成する工程と、 前記レジストをマスクとして酸素をイオン注入する工程
とを有する請求項９記載の多層基板の製造方法。 - 【請求項１１】前記絶縁膜を形成する工程は、前記第１
面上に化学気相成長により前記絶縁膜を堆積させる工程
である請求項９記載の多層基板の製造方法。 - 【請求項１２】前記剥離層に沿って前記第１の半導体基
板を分離させた後、剥離面に研磨を行う工程を有する請
求項９記載の多層基板の製造方法。 - 【請求項１３】前記第１の半導体基板はシリコン基板で
あり、前記絶縁性酸化膜はシリコン酸化膜である請求項
９記載の多層基板の製造方法。 - 【請求項１４】前記第２の半導体基板はシリコン基板で
ある請求項９記載の多層基板の製造方法。 - 【請求項１５】前記絶縁膜はシリコン酸化膜である請求
項１１記載の多層基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11115039A JP2000306993A (ja) | 1999-04-22 | 1999-04-22 | 多層基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11115039A JP2000306993A (ja) | 1999-04-22 | 1999-04-22 | 多層基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000306993A true JP2000306993A (ja) | 2000-11-02 |
Family
ID=14652690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11115039A Pending JP2000306993A (ja) | 1999-04-22 | 1999-04-22 | 多層基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000306993A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003152093A (ja) * | 2001-07-23 | 2003-05-23 | Agere Systems Guardian Corp | 集積回路をｄｃおよびｒｆ遮蔽する方法構造 |
| JP2009502534A (ja) * | 2005-07-30 | 2009-01-29 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 両面をプラズマ処理し、片面だけを湿式処理することによって面同士を互いに接着する方法 |
| US7611928B2 (en) | 2002-04-16 | 2009-11-03 | Infineon Technologies Ag | Method for producing a substrate |
-
1999
- 1999-04-22 JP JP11115039A patent/JP2000306993A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003152093A (ja) * | 2001-07-23 | 2003-05-23 | Agere Systems Guardian Corp | 集積回路をｄｃおよびｒｆ遮蔽する方法構造 |
| US7611928B2 (en) | 2002-04-16 | 2009-11-03 | Infineon Technologies Ag | Method for producing a substrate |
| JP2009502534A (ja) * | 2005-07-30 | 2009-01-29 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 両面をプラズマ処理し、片面だけを湿式処理することによって面同士を互いに接着する方法 |
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