JP5835890B2 - 素子間分離層の形成方法 - Google Patents
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Description
本発明は、半導体基板上に形成される複数の半導体素子のそれぞれを電気的に分離する素子間分離層の形成方法に関する。
半導体装置の集積回路においては、隣接する半導体素子同士を電気的に分離するための素子間分離層が形成されている。当該素子間分離層の形成方法としては、シリコン局所酸化法（ＬＯＣＯＳ：Local Oxidation of Silicon）及び浅い溝分離法（ＳＴＩ：Shallow Trench Isolation）が従来から知られていた。以下に、各方法の具体例を図１、図２及び図３を参照しつつ説明する。図１はＬＯＣＯＳ法を用いた素子間分離層の形成方法における各工程を示す断面図であり、図２及び図３はＳＴＩ法を用いた素子間分離層の形成方法における各工程を示す断面図である。
ＬＯＣＯＳ法によって素子間分離層を形成する場合には、先ずＳｉ基板１０１に加熱処理を施してＳｉとＯ２を高温で反応させ、Ｓｉ基板１０１上にＳｉＯ２膜１０２を成長させる（図１（ａ））。次に、ＳｉＨ４とＮＨ３のガスを反応させて、ＳｉＯ２膜１０２上にＳｉ３Ｎ４膜１０３を堆積させる（図１（ｂ））。続いて、半導体素子を形成するための活性領域となる部分のＳｉ３Ｎ４膜１０３を残し、素子間分離層が形成される領域のＳｉ３Ｎ４膜１０３を除去する（図１（ｃ））。その後、上記工程を経たＳｉ基板１０１を高温の酸素雰囲気に晒し、Ｓｉ３Ｎ４膜１０３が除去された領域に露出したＳｉＯ２膜１０２を成長させる（図１（ｄ））。そして、残存しているＳｉ３Ｎ４膜及び素子形成領域に対応する部分のＳｉＯ２膜１０２を除去し、Ｓｉ基板１０１への素子間分離層１０４の形成が完了する（図１（ｅ））。
一方、ＳＴＩ法によって素子間分離層を形成する場合には、先ずＳｉ基板２０１上に第１のＳｉＯ２膜２０２を及びＳｉ３Ｎ４膜２０３を形成する（図２（ａ））。次に、Ｓｉ基板２０１、第１のＳｉＯ２膜２０２及びＳｉ３Ｎ４膜２０３の一部を除去し、トレンチ２０４を形成する（図２（ｂ））。その後、Ｓｉ基板２０１を高温の酸素雰囲気に晒し、トレンチ２０４の側面及び底面に第２のＳｉＯ２膜２０５を形成する（図２（ｃ））。続いて、バイアス高密度型プラズマ化学気相成長（ＨＤＰ−ＣＶＤ：High Density Plasma-Chemical Vapor Deposition）法によりトレンチ２０４内に第３のＳｉＯ２膜２０６を埋め込む（図２（ｄ））。そして、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により、Ｓｉ３Ｎ４膜２０３をＣＭＰのストッパ膜とし、Ｓｉ３Ｎ４膜２０３上の第３のＳｉＯ２膜２０６を除去して、平坦化処理を行う（図３（ａ））。更に、フッ化水素を用いたエッチング処理によって第３のＳｉＯ２膜２０６の一部を除去し（図３（ｂ））、続いて熱リン酸処理によってＳｉ３Ｎ４膜２０３を除去する（図３（ｃ））。次に、フッ化水素を用いた再度のエッチング処理を施してＳｉ基板２０１を平坦化させ、Ｓｉ基板２０１への素子間分離層２０７の形成が完了する（図３（ｄ））。上述したようなＳＴＩ法においては、ＬＯＣＯＳ法に比べて平坦は表面を得ることができるため、素子間分離性能が高い素子間分離層を形成することができ、最先端デバイスの素子間分離法として用いられている。
上述したＳＴＩ法のＣＭＰ工程においては、スラリ（研磨材）としてシリカスラリ又はセリアスラリのいずれかを選択して一般的に用いられている。シリカスラリはＳｉＯ２からなるシリカ粒子の研磨材であってコストが安価であるが、窒化膜の研磨速度に対する酸化膜の研磨速度の比（すなわち、窒化膜に対する酸化膜の研磨選択比）が小さい。一方、セリアスラリは、ＣｅＯ２からなるセリア粒子と分散媒（添加剤）を混合した研磨材であってコストが高価であるが、窒化膜に対する酸化膜の研磨選択比が大きい。従って、ＳＴＩ法のＣＭＰ工程においては、研磨性能（窒化膜に対する酸化膜の研磨選択比）及びコストを考慮して、シリカスラリ又はセリアスラリのいずれかを選択していた。
上述したＣＭＰ工程において用いられる装置及び方法として、例えば、特許文献１に研磨方法及び研磨装置が記載されている。
しかしながら、素子間分離性能をより向上するために、トレンチを従来よりも深くすると、トレンチを埋め込む第３のＳｉＯ２膜が厚くなり、第３のＳｉＯ２膜の研磨量が増加してＣＭＰの制御性が悪化する問題が生じていた。
例えば、シリカスラリを用いた研磨の場合には、窒化膜に対する酸化膜の研磨選択比が小さいため、Ｓｉ基板上に残存するＳｉ３Ｎ４膜の膜厚がばらついてしまう。具体的には、図４（ａ）に示されているように、４μｍ×４μｍ内における素子領域密度（％）によってＳｉ３Ｎ４膜の残存膜厚が異なっており、素子領域密度が低い部分では、Ｓｉ３Ｎ４膜が多く除去され、素子領域となるＳｉ基板の一部が除去されていた。ここで、図４（ａ）は、シリカスラリ（実線で示す）又はセリアスラリ（破線で示す）によってＣＭＰを施した場合に、Ｓｉ基板中の４μｍ×４μｍの所定領域内におけるＳｉ３Ｎ４膜の残存膜厚（ｎｍ）を示したグラフである。なお、セリアスラリには分散媒のセリア粒子に対する混合比が約０．８のスラリを用いており、当該セリアスラリを用いた研磨の場合は窒化膜に対する酸化膜の研磨選択比が大きいため、素子領域密度の割合が変化してもＳｉ３Ｎ４膜の残存膜厚の変動が小さい。
一方、セリアスラリを用いた研磨の場合には、窒化膜に対する酸化膜の研磨選択比が大きいものの、図４（ｂ）に示されているように、研磨量の増加に伴って研磨速度が低下していた。このような研磨速度の低下より、Ｓｉ３Ｎ４膜上にＳｉＯ２膜が残留し、その後のＳｉ３Ｎ４膜の除去が不十分になり、半導体素子の特性不良を引き起こして半導体装置の歩留まりの低下が生じていた。ここで、図４（ｂ）は、ＳｉＯ２膜の研磨量に対する研磨速度の関係をシリカスラリ（実線で示す）及びセリアスラリ（破線で示す）について示した結果である。なお、シリカスラリの場合には、研磨量が増加しても研磨速度は低下していない。
本発明は、以上の如き事情に鑑みてなされたものであり、半導体基板上に形成された絶縁膜の研磨工程における制御性を向上させ、優れた素子間分離性能を有する素子間分離層を形成することがきる素子間分離層の形成方法を提供する。
上述した課題を解決するために、本発明による素子間分離層の形成方法は、半導体基板の表面上にパッド酸化膜及び窒化膜を順次形成する工程と、前記パッド酸化膜及び窒化膜を貫通し、前記半導体基板内部に到達するトレンチを形成する工程と、前記トレンチを充填し且つ前記窒化膜を覆うように埋め込み酸化膜を形成する工程と、前記窒化膜上に前記埋め込み酸化膜が残存するように第１の研磨材を用いて前記埋め込み酸化膜を研磨する工程と、前記第１の研磨材の前記窒化膜に対する前記埋め込み酸化膜の研磨選択比よりも大なる研磨選択比を備える第２の研磨材を用いて前記埋め込み酸化膜を研磨し、前記窒化膜を露出させるとともに前記窒化膜及び前記埋め込み酸化膜の露出面を平坦化する工程と、前記第２の研磨材を用いて前記埋め込み酸化膜を研磨する工程中において、前記第２の研磨材の供給を一時的に停止して水又は洗浄液を供給しつつ前記埋め込み酸化膜を研磨し、前記埋め込み酸化膜上の前記第２の研磨材を除去する工程と、を有し、前記第２の研磨材を除去する工程を、前記第２の研磨材を用いて前記埋め込み酸化膜を研磨する工程中に、複数回行うことを特徴とする。
本発明の素子間分離層の形成方法によれば、トレンチ内を充填し且つ窒化膜上に形成された埋め込み酸化膜を二段階の研磨工程によって研磨し、埋め込み酸化膜及び窒化膜の平坦化が施されている。そして、当該二段階の研磨工程においては、先に行う研磨工程に用いられる研磨材の窒化膜に対する埋め込み酸化膜の研磨選択比よりも、後に行う研磨工程に用いられる研磨材の窒化膜に対する埋め込み酸化膜の研磨選択比のほうが大きくなっている。このような二段階の研磨工程により、研磨工程後における窒化膜上に埋め込み酸化膜が残留及び窒化膜の消失を防止することができる。すなわち、本発明の素子間分離層の形成方法によれば、半導体基板上に形成された絶縁膜の研磨工程における制御性を向上させ、優れた素子間分離性能を有する素子間分離層を形成することがきる。
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
図５及び図６を参照しつつ、実施例１に係る素子間分離層の形成方法について説明する。図５及び図６のそれぞれは、実施例１に係る素子間分離層の形成方法における各工程を示す断面図である。
先ず、シリコンからなるＳｉ基板１１上に、二酸化シリコン（ＳｉＯ２）からなるパッド酸化膜１２、及び窒化シリコン（Ｓｉ３Ｎ４）からなるＳｉ３Ｎ４膜１３を形成する（図５（ａ））。具体的には、準備したＳｉ基板１１を酸性の洗浄液で洗浄し、その後に純水でＳｉ基板１１を洗い流し、更にＳｉ基板１１を乾燥させる。当該乾燥工程後に、Ｓｉ基板１１を酸化炉に入れ、約摂氏９００度（９００℃）の高温雰囲気に晒し、Ｓｉと酸素（Ｏ２）を反応させて、Ｓｉ基板１１の表面上にパッド酸化膜１２を成長させる。続いて、シラン（ＳｉＨ４）ガスとアンモニア（ＮＨ３）ガスを気相で化学反応させ（すなわち、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法により）、パッド酸化膜１２上にＳｉ３Ｎ４膜１３を形成する。Ｓｉ３Ｎ４膜１３の形成後の断面図を図５（ａ）に示す。
次に、パッド酸化膜１２及びＳｉ３Ｎ４膜１３を貫通し、Ｓｉ基板１１の内部に到達する複数のトレンチ１４を形成する（図５（ｂ））。具体的には、Ｓｉ３Ｎ４膜１３上にフォトレジストを滴下し、Ｓｉ基板１１を高速回転させてレジスト薄膜を塗布（スピンコーティング）する。その後、当該レジスト薄膜にレーザ光を照射し、当該レジスト薄膜にパターニングを施す。続いて、パターニングしたレジスト薄膜をマスクにしてドライエッチングを施し、パッド酸化膜１２及びＳｉ３Ｎ４膜１３を貫通し、Ｓｉ基板１１の内部に到達するトレンチ１４を形成する。そして、酸素プラズマを用いてＳｉ３Ｎ４膜１３上に残存するレジスト薄膜を除去し、上記工程を経たＳｉ基板１１に酸洗浄を施す。
なお、トレンチ１４が形成されていない部分は半導体素子を形成するための素子形成領域である。このため、半導体素子の大きさごとに隣接するトレンチ１４同士の間の距離が異なっている。例えば、図５（ｂ）においては、幅Ｗ１＜幅Ｗ２になっている。また、隣接することになる半導体素子の絶縁性を高める必要がある場合や当該半導体素子から構成される半導体装置の設計事項の観点から、トレンチ１４の幅を他のトレンチ１４の幅に対して広げてもよい。例えば、図５（ｂ）においては、幅Ｗ３＞幅Ｗ４になっている。
次に、トレンチ１４のそれぞれの側面及び底面に二酸化シリコンからなるトレンチ内酸化膜１５を形成する（図５（ｃ））。具体的には、Ｓｉ基板１１を高温の酸素雰囲気に晒し、トレンチ１４の側面及び底面に露出したＳｉを熱酸化させてトレンチ内酸化膜１５を形成する。
次に、トレンチ１４を充填し且つＳｉ３Ｎ４膜１３を覆うように、二酸化シリコンからなる埋め込み酸化膜１６を形成する（図５（ｄ））。具体的には、ＳｉＨ４ガスとＯ２ガスを用いたバイアス高密度型プラズマ化学気相成長（ＨＤＰ−ＣＶＤ：High Density Plasma-Chemical Vapor Deposition）法により、二酸化シリコンをトレンチ１４内及びＳｉ３Ｎ４膜１３上に堆積させ、埋め込み酸化膜１６を形成する。ここで、二酸化シリコンはトレンチ１４内部及びＳｉ３Ｎ４膜１３上に同時に堆積されるため、埋め込み酸化膜１６の表面には凹部１６ａ及び凸部１６ｂが形成されている。また、実施例１においては、幅Ｗ１を有する素子形成領域上に形成されたＳｉ３Ｎ４膜１３の幅は他のＳｉ３Ｎ４膜１３の幅よりも狭く、且つ幅Ｗ３を有するトレンチ１４が幅Ｗ１を有する素子形成領域に隣接しているため、幅Ｗ１を有する素子形成領域上には二酸化シリコンが堆積されにくくなり、幅Ｗ１を有する素子形成領域上の凸部１６ｂは、他の素子形成領域上の凸部１６ｂよりもその高さが低い。
次に、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により、埋め込み酸化膜１６に研磨を施して、埋め込み酸化膜１６の凸部１６ｂを小さくする（図６（ａ））。具体的には、分散媒（添加剤）のセリア粒子（ＣｅＯ２）対する混合比（以下、分散媒／セリア粒子の混合比とも記載する）が０．３のセリアスラリ（第１の研磨材）を用いて研磨を施す。ここで、分散媒はポリオキシレートを用いる。研磨量としては、Ｓｉ３Ｎ４膜１３上の埋め込み酸化膜１６（すなわち、凸部１６ｂ）が消失しない範囲内（すなわち、Ｓｉ３Ｎ４膜１３が露出しない範囲内）において適宜調整することができる。また、Ｓｉ３Ｎ４膜１３上の埋め込み酸化膜１６の膜厚ができるかぎり薄くなることが好ましく、例えば、Ｓｉ３Ｎ４膜１３上の埋め込み酸化膜１６の膜厚が約７００ｎｍ以下になるように研磨を施すことが望ましい。なお、本工程を第１の研磨工程と称する。
本実施例においては、分散媒／セリア粒子の混合比を０．５未満に設定しているため、窒化膜の研磨速度に対する埋め込み酸化膜の研磨速度の比（＝［埋め込み酸化膜の研磨速度］／［窒化膜の研磨速度］）、すなわち窒化膜に対する埋め込み酸化膜の研磨選択比が小さくなるが、ＳｉＯ２膜の膜厚が増加しても研磨速度が低下することはない。以下において、窒化膜に対する埋め込み酸化膜の研磨選択比を単に酸化膜／窒化膜の選択比とも記載する。そして、本工程においては、Ｓｉ３Ｎ４膜１３が露出しない範囲内で研磨を施すため、酸化膜／窒化膜の選択比が比較的に小さくなったとしても、Ｓｉ３Ｎ４膜１３が部分的に削れる問題は生じない。
次に、ＣＭＰ法により、埋め込み酸化膜１６に研磨を施して、埋め込み酸化膜１６の平坦化を行う（図６（ａ））。具体的には、分散媒／セリア粒子の混合比が０．８のセリアスラリ（第２の研磨材）を用いて研磨を施し、Ｓｉ３Ｎ４膜１３上の埋め込み酸化膜１６（すなわち、凸部１６ｂ）を全て除去するとともに、埋め込み酸化膜１６及びＳｉ３Ｎ４膜１３の露出面を平坦化する。なお、本工程を第２の研磨工程と称する。
本実施例においては、分散媒／セリア粒子の混合比を０．５以上に設定しているため、酸化膜／窒化膜の選択比が比較的に大きくなる。このため、Ｓｉ３Ｎ４膜１３がＣＭＰのストッパ膜として機能し、Ｓｉ３Ｎ４膜１３が削れることもない。また、分散媒／セリア粒子の混合比を０．５以上に設定しているため、研磨速度が低下することが懸念されるが、上述した第１の研磨工程において埋め込み酸化膜１６の膜厚が薄くなっている（例えば、７００ｎｍ以下）ため、研磨速度の低下が生じにくく、埋め込み酸化膜１６及びＳｉ３Ｎ４膜１３の露出面を容易且つ高い精度で平坦化することができる。
なお、上述した第１の研磨工程及び第２の研磨工程を同一装置内において連続的に行ってもよい。これにより、Ｓｉ基板１１の取り出し時間や、研磨材の交換時間等の工程を省略でき、製造時間の短縮化を図ることができる。
次に、フッ化水素（ＨＦ）を用いたエッチング処理により、埋め込み酸化膜１６の一部を除去する（図６（ｃ））。本実施例においては、トレンチ１４からパッド酸化膜１２の側面が露出しないように、トレンチ１４のそれぞれを充填した埋め込み酸化膜１６のそれぞれの膜厚を薄くする。なお、トレンチ１４からパッド酸化膜１２の側面が露出してもよいが、トレンチ１４からトレンチ内酸化膜１５が露出しない範囲でエッチングすることが好ましい。
次に、熱リン酸処理によってＳｉ３Ｎ４膜１３を全て除去する（図６（ｄ））。続いて、フッ化水素を用いた再度のエッチング処理により、パッド酸化膜１２及び埋め込み酸化膜１６の一部を除去し、Ｓｉ基板１１の表面を平坦にする（図６（ｅ））。これにより、パッド酸化膜１２及び埋め込み酸化膜１６からなる素子間分離層２０の形成が完了する。
本実施例の素子間分離層の形成方法によれば、トレンチ１４内を充填し且つＳｉ３Ｎ４膜１３上に形成された埋め込み酸化膜１６を二段階の研磨工程によって研磨し、埋め込み酸化膜１６及びＳｉ３Ｎ４膜１３の平坦化が施されている。そして、当該二段階の研磨工程においては、先に行う第１の研磨工程のセリアスラリの酸化膜／窒化膜の選択比よりも、後に行う第２の研磨工程のセリアスラリの酸化膜／窒化膜の選択比のほうが大きくなっている。このような二段階の研磨工程により、研磨工程後におけるＳｉ３Ｎ４膜１３上における埋め込み酸化膜１６の残留及びＳｉ３Ｎ４膜１３の消失を防止することができる。すなわち、本発明の素子間分離層の形成方法によれば、半導体基板１１上に形成された埋め込み酸化膜１６の研磨工程における制御性を向上させ、優れた素子間分離性能を有する素子間分離層２０を形成することがきる。
なお、上述した実施例においては、第１の研磨工程のセリアスラリの分散媒／セリア粒子の混合比を０．５未満、第２の研磨工程のセリアスラリの分散媒／セリア粒子の混合比を０．５以上にしたが、これに限定されることはなく、第１の研磨工程のセリアスラリの酸化膜／窒化膜の選択比よりも第２の研磨工程のセリアスラリの酸化膜／窒化膜の選択比が大きくなる範囲内において適宜調整してもよい。
実施例１においては、分散媒／セリア粒子の混合比が０．５未満（具体的には０．３）のセリアスラリを用いて第１の研磨工程を行ったが、他の研磨材を用いて第１の研磨工程を行ってもよい。以下において、実施例１とは異なる研磨材を用いた第１の研磨工程を説明する。なお、他の工程は、実施例１と同一であるため、その説明は省略する。
実施例２の第１研磨工程においては、ＳｉＯ２からなるシリカ粒子を用いた研磨材であるシリカスラリを用いたＣＭＰ法により、埋め込み酸化膜１６の凸部１６ｂを小さくする。研磨量は実施例１と同様に、Ｓｉ３Ｎ４膜１３上の埋め込み酸化膜１６（すなわち、凸部１６ｂ）が消失しない範囲内（すなわち、Ｓｉ３Ｎ４膜１３が露出しない範囲内）において適宜調整することができる。また、Ｓｉ３Ｎ４膜１３上の埋め込み酸化膜１６の膜厚ができるかぎり薄くなることが好ましく、例えば、Ｓｉ３Ｎ４膜１３上の埋め込み酸化膜１６の膜厚が約７００ｎｍ以下になるように研磨を施すことが望ましい。
本実施例においては、シリカスラリを用いているため、酸化膜／窒化膜の選択比が比較的に小さくなるが、ＳｉＯ２膜の膜厚が増加しても研磨速度が低下することはない。そして、本工程においては、Ｓｉ３Ｎ４膜１３が露出しない範囲内で研磨を施すため、酸化膜／窒化膜の選択比が比較的に小さくなったとしても、Ｓｉ３Ｎ４膜１３が部分的に削れる問題は生じない。
以上のように、第１の研磨工程及び第２の研磨工程において、異種の研磨材を用いる場合においも、第２の研磨工程に用いられる研磨材の酸化膜／窒化膜の選択比が、第１の研磨工程に用いられる研磨材の酸化膜／窒化膜の選択比よりも大きくなれば、実施例１と同様の効果を得ることができる。
実施例１及び実施例２におけるセリアスラリを用いた第２の研磨工程においては、セリアスラリを常に供給し続けて研磨を行っていたが、これに限定されることはなく、セリアスラリに代えて一時的に他の溶液を供給しつつ研磨してもよい。図７及び図８を参照しつつ、他の第２の研磨工程を説明する。図７はセリアスラリを用いた他の第２の研磨工程を説明するための断面図であり、図８は実施例３に係る第２の研磨工程と従来の研磨工程における研磨時間と研磨速度との関係を示したグラフである。なお、他の工程の内容については実施例１と同一であるため、同一の符号を付し、その説明は省略する。
第１の研磨工程後に、分散媒／セリア粒子の混合比が０．８のセリアスラリを研磨面上に供給しつつ６０秒間だけ研磨を施す。かかる研磨処理後においては、Ｓｉ３Ｎ４膜１３上には埋め込み酸化膜１６が残存している（図７（ａ））。かかる研磨処理は、分散媒／セリア粒子の混合比が０．８のセリアスラリを用いているため、研磨時間の経過ともに研磨速度が低下する。図８に示されているように、研磨開始から３０秒後では約４５０ｎｍ／ｍｉｎの研磨速度であったが、研磨開始から６０後には約１００ｎｍ／ｍｉｎまで研磨速度が低下していた。これは、図７（ａ）に示されているように、セリアスラリに含まれる分散媒７０が埋め込み酸化膜１６上（すなわち、研磨面上）に吸着するためである。
研磨開始から６０秒経過後にセリアスラリの供給を停止し、セリアスラリに代えて純水を研磨面上に供給しつつ１０秒間だけ研磨を施す。この際、研磨材が供給されていないため埋め込み酸化膜１６の研磨は進むことはないが、埋め込み酸化膜１６上に吸着した分散媒７０が洗い流される（図７（ｂ））。すなわち、かかる純水を供給した研磨処理により、埋め込み酸化膜１６の表面が洗浄されることになる。なお、研磨処理を水研磨又は洗浄研磨とも称する。
水研磨の終了後、分散媒／セリア粒子の混合比が０．８のセリアスラリを研磨面上に供給しつつ６０秒間だけ研磨を施し、Ｓｉ３Ｎ４膜１３上の埋め込み酸化膜１６（すなわち、凸部１６ｂ）を全て除去するとともに、埋め込み酸化膜１６及びＳｉ３Ｎ４膜１３の露出面を平坦化する（図７（ｃ））。かかる研磨処理は、分散媒／セリア粒子の混合比が０．８のセリアスラリを用いているため、研磨時間の経過ともに研磨速度が低下するが、上述した水研磨によって埋め込み酸化膜１６上に吸着した分散媒７０が一端除去されているため、水研磨終了後から３０秒後（図８においては９０秒）においては研磨速度が約３００ｎｍ／ｍｉｎであり、水研磨終了後から６０秒後（図８においては１２０秒）においては研磨速度が約１５０ｎｍ／ｍｉｎであった。すなわち、上述した水研磨によって研磨速度が回復していることがわかった。
これに対して、水研磨を行わないような従来の研磨処理においては、図８に示されているように、研磨時間の経過とともに研磨速度が低下していた。これは、研磨面に分散媒７０が吸着し、セリア粒子による研磨が阻害されるためである。
以上のように、セリアスラリを用いた研磨工程中において、セリアスラリに代えて純水を供給して研磨することにより、研磨面に吸着した分散媒を除去することができ、その後におけるセリアスラリを用いた研磨速度を回復することができる。
なお、上述した実施例においては、分散媒／セリア粒子の混合比が０．８のセリアスラリを用いた第２の研磨工程の場合を説明したが、分散媒／セリア粒子の混合比が０．３のセリアスラリを用いた第１の研磨工程中に上述した水研磨を導入してもよい。また、分散媒を除去するために供給される液体は純水に限定されることなく、アルコール等の他の洗浄液を用いても良い。更に、セリアスラリを用いた研磨工程中において、複数回の水研磨を行ってもよい。
１１ Ｓｉ基板
１２ パッド酸化膜
１３ Ｓｉ３Ｎ４膜
１４ トレンチ
１５ トレンチ内酸化膜
１６ 埋め込み酸化膜
２０ 素子間分離層
１２ パッド酸化膜
１３ Ｓｉ３Ｎ４膜
１４ トレンチ
１５ トレンチ内酸化膜
１６ 埋め込み酸化膜
２０ 素子間分離層
Claims (5)
- 半導体基板の表面上にパッド酸化膜及び窒化膜を順次形成する工程と、
前記パッド酸化膜及び窒化膜を貫通し、前記半導体基板内部に到達するトレンチを形成する工程と、
前記トレンチを充填し且つ前記窒化膜を覆うように埋め込み酸化膜を形成する工程と、
前記窒化膜上に前記埋め込み酸化膜が残存するように第１の研磨材を用いて前記埋め込み酸化膜を研磨する工程と、
前記第１の研磨材の前記窒化膜に対する前記埋め込み酸化膜の研磨選択比よりも大なる研磨選択比を備える第２の研磨材を用いて前記埋め込み酸化膜を研磨し、前記窒化膜を露出させるとともに前記窒化膜及び前記埋め込み酸化膜の露出面を平坦化する工程と、
前記第２の研磨材を用いて前記埋め込み酸化膜を研磨する工程中において、前記第２の研磨材の供給を一時的に停止して水又は洗浄液を供給しつつ前記埋め込み酸化膜を研磨し、前記埋め込み酸化膜上の前記第２の研磨材を除去する工程と、を有し、
前記第２の研磨材を除去する工程を、前記第２の研磨材を用いて前記埋め込み酸化膜を研磨する工程中に、複数回行うことを特徴とする素子間分離層の形成方法。 - 前記第１の研磨材を用いた研磨工程の研磨速度は、前記第２の研磨材を用いた研磨工程の研磨速度よりも大なることを特徴とする請求項１に記載の形成方法。
- 前記第１の研磨材は分散媒のセリア粒子に対する混合比が０．５未満のセリアスラリであり、前記第２の研磨材は前記混合比が０．５以上のセリアスラリであることを特徴とする請求項２に記載の形成方法。
- 前記第１の研磨材はシリカスラリであり、前記第２の研磨材は分散媒のセリア粒子に対する混合比が０．５以上のセリアスラリであることを特徴とする請求項２に記載の形成方法。
- 前記埋め込み酸化膜の一部、前記パッド酸化膜及び前記窒化膜を除去して前記半導体基板の表面を平坦化する工程と、更に有することを特徴とする請求項１乃至４のいずれか１に記載の素子間分離層の形成方法。
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