KR20000060946A - 반도체장치의 제조방법 - Google Patents
반도체장치의 제조방법 Download PDFInfo
- Publication number
- KR20000060946A KR20000060946A KR1019990009641A KR19990009641A KR20000060946A KR 20000060946 A KR20000060946 A KR 20000060946A KR 1019990009641 A KR1019990009641 A KR 1019990009641A KR 19990009641 A KR19990009641 A KR 19990009641A KR 20000060946 A KR20000060946 A KR 20000060946A
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- semiconductor substrate
- cvd
- forming
- trenches
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 29
- 238000005530 etching Methods 0.000 claims abstract description 11
- 230000003647 oxidation Effects 0.000 abstract description 8
- 238000007254 oxidation reaction Methods 0.000 abstract description 8
- 238000002955 isolation Methods 0.000 abstract description 7
- 239000000126 substance Substances 0.000 abstract description 3
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 238000007517 polishing process Methods 0.000 abstract 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 27
- 229910052814 silicon oxide Inorganic materials 0.000 description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 238000000280 densification Methods 0.000 description 7
- 238000000276 deep-ultraviolet lithography Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- KOPBYBDAPCDYFK-UHFFFAOYSA-N caesium oxide Chemical compound [O-2].[Cs+].[Cs+] KOPBYBDAPCDYFK-UHFFFAOYSA-N 0.000 description 1
- 229910001942 caesium oxide Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 반도체 기판내에 일정한 간격으로 떨어져 있는 복수개의 트렌치를 형성하는 공정과, 상기 복수개의 트렌치의 측면 과 저면에 제 1 산화막을 형성하는 공정과, 상기 트렌치내를 충진하면서 동시에 상기 반도체 기판의 표면으로부터 높이 T1의 돌출부를 갖는 CVD 산화막을 상기 트렌치상에 형성하는 공정과, 상기 반도체 기판상에 두께 T2의 제 2 산화막을 형성하는 공정과, 전면 식각으로 상기 제 2 산화막의 전부 및 상기 CVD 산화막의 일부를 제거하여 상기 반도체 기판을 평탄화하는 공정과, 상기 트렌치내에 충진된 상기 CVD 산화막을 조밀화하는 덴서파이(Densify)공정을 구비한다.
따라서, 본 발명은 기존 장비의 활용으로 고가의 CMP 장비를 사용하지 않아 원가를 낮출 수 있으며, 트렌치 내의 격리막인 CVD 산화막과 액티브상의 열산화 산화막의 식각량을 적절히 조합하여 STI 구조에서 발생하기 쉬운 전기적인 결함인 험프(Hump)현상을 억제 할 수 있는 잇점이 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 샐로우 트렌치격리(STI)막 구조의 평탄화를 형성할 수 있는 반도체장치의 제조방법에 관한 것이다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 1a를 참조하면, 반도체기판(11)상에 실리콘산화막(SiO2)(15a) 및 실리콘질화막 (Si3N4)(19a)을 연속적으로 증착형성하고, 딥 유브(Deep UV)의 리쏘그래피 작업으로 액티브영역(20)을 패터닝하며, 이어서 레지스트(Resist)막(도시안함)을 마스크로 하여 이방성 플라즈마 에칭방법으로 소자격리영역(30)상의 실리콘질화막 (Si3N4) (19a) / 실리콘산화막 (SiO2) (15a) 의 스택층(Stack Layers)을 제거한다.
상기에서 0.20 ㎛ ~ 0.25 ㎛ 정도의 포토 휘쳐(Photo Feature)크기를 갖는 액티브 패턴은 딥 유브(Deep UV)의 리쏘그래피 기술을 이용하여 패터닝을 한다.
도 1b를 참조하면, 레지스트 막을 제거한 후 에천트(Etchant)로 Cl2및 N2가스등을 이용하여 반도체 실리콘(Silicon) 기판(11)내에 3000Å~5000Å의 깊이를 갖는 샐로우 트렌치 (Shallow Trenches)(25)를 형성한다.
상기에서 액티브영역상의 실리콘질화막 (Si3N4) (19a) / 실리콘산화막 (SiO2) (15a) 의 스택층(Stack Layers)은 실리콘 트렌치 에칭시 마스킹의 역할을 하며, 기판인 실리콘과의 식각 선택비(Selectivity)는 7:1 이상으로 상당히 높다.
도 1c를 참조하면, 샐로우 트렌치(25)내를 완전하게 충진될 정도의 두꺼운 두께의 CVD 실리콘산화막 (SiO2) (35a)을 반도체 기판 전체에 증착한다. 이어서 CVD 실리콘산화막 (SiO2) (35a)의 조밀화를 위한 덴서피케이션 (Densification) 열처리 공정을 한다.
상기에서 CVD 실리콘산화막 (SiO2) (35a)은 6000Å ~ 7000Å의 두께를 갖는다. TEOS(Tetraethylorthosilicate) 또는 USG(Undoped Silicate Glass) 또는 HDP(High Density Plasma) 실리콘산화막 (SiO2) 중에서 선택하여 사용한다. 덴서피케이션공정은 공정온도 1000℃, 공정시간 120분의 열처리 공정이다.
도 1d를 참조하면, CMP(Chemical Mechanical Polishing, 이하 CMP 이라 칭함)방법으로 실리콘산화막 (SiO2) (35a)을 제거하여 반도체 기판을 평탄화 (Planarization) 한다.
상기에서 액티브영역상의 스택층의 상부층인 실리콘질화막 (Si3N4) (19a)에 비하여 실리콘산화막 (SiO2) (35a)은 소프트(Soft)하며, 그리고 CMP장치의 디싱(Dishing)효과등으로 인하여 샐로우 트렌치(25)에 충진된(Filling) CVD 실리콘산화막 (SiO2) (35a)이 더 많이 제거되여 약간 들어간 모양을 갖는다.
도 1e를 참조하면, 액티브영역상의 스택층의 상부층인 실리콘질화막 (Si3N4) (19a)을 인산(H3PO4)용액으로 제거한다. 이어서 실리콘산화막(SiO2)(15a) 과 실리콘산화막 (SiO2) (35a)을 묽은(Diluted) HF 에천트로 제거하여 액티브영역내의 실리콘기판을 노출시키며, 반도체 기판을 평탄화한다.
이후 공정(Subsequent Processing)으로 잘 알려진 방법으로 MOS 트랜지스터를 진행한다.
상술한 종래 기술에 따른 반도체장치의 제조방법은 CMP 장비로 절연층을 연마할 때 기계적인 식각으로 기판 표면에 스크래치(Scratch) 등이 발생되며, 연마제로 사용되는 세슘산화물을 포함하는 케미칼 (Chemicals) 에 의한 이물 발생이 많아 수율 저하등의 문제점이 있었다.
따라서, 본 발명의 목적은 CMP 방법을 사용하지 않는 샐로우 트렌치격리(STI)막 구조의 평탄화를 형성할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 반도체 기판내에 일정한 간격으로 떨어져 있는 복수개의 트렌치를 형성하는 공정과, 상기 복수개의 트렌치의 측면 과 저면에 제 1 산화막을 형성하는 공정과, 상기 트렌치내를 충진하면서 동시에 상기 반도체 기판의 표면으로부터 높이 T1의 돌출부를 갖는 CVD 산화막을 상기 트렌치상에 형성하는 공정과, 상기 반도체 기판상에 두께 T2의 제 2 산화막을 형성하는 공정과, 전면 식각으로 상기 제 2 산화막의 전부 및 상기 CVD 산화막의 일부를 제거하여 상기 반도체 기판을 평탄화하는 공정과, 상기 트렌치내에 충진된 상기 CVD 산화막을 조밀화하는 덴서파이(Densify)공정을 구비한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조공정도
도 2a 내지 도 2g는 본 발명에 따른 반도체장치의 제조공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체장치의 제조공정도이다.
도 2a를 참조하면, 반도체기판(211)상에 실리콘산화막(SiO2)(215a) 및 실리콘질화막 (Si3N4)(219a)을 연속적으로 증착형성하고, 딥 유브(Deep UV)의 리쏘그래피 작업으로 액티브영역(220)을 패터닝하며, 이어서 레지스트(Resist)막(도시안함)을 마스크로 하여 이방성 플라즈마 에칭방법으로 소자격리영역(230)상의 실리콘질화막 (Si3N4) (219a) / 실리콘산화막 (SiO2) (215a) 의 스택층(Stack Layers)을 제거한다.
상기에서 0.20 ㎛ ~ 0.25 ㎛ 정도의 포토 휘쳐(Photo Feature)크기를 갖는 액티브 패턴은 딥 유브(Deep UV)의 리쏘그래피 기술을 이용하여 패터닝을 한다.
도 2b를 참조하면, 레지스트 막을 제거한 후 에천트(Etchant)로 Cl2및 N2가스등을 이용하여 반도체 실리콘(Silicon) 기판(211)내에 3000Å~5000Å의 깊이를 갖는 샐로우 트렌치 (Shallow Trenches)(225)를 형성한다. 이어서 반도체 기판을 열산화하여 트렌치의 측면 및 저면에 얇은 두께의 실리콘산화막 (SiO2)(도시 안 함)을 형성한다.
상기에서 액티브영역상의 실리콘질화막 (Si3N4) (219a) / 실리콘산화막 (SiO2) (215a) 의 스택층(Stack Layers)은 실리콘 트렌치 에칭시 마스킹의 역할을 하며, 기판인 실리콘과의 식각 선택비(Selectivity)는 7:1 이상으로 상당히 높다. 샐로우 트렌치는 소자격리영역으로 반도체 기판내에 일정한 간격으로 떨어져 있다.
도 2c를 참조하면, 실리콘질화막 (Si3N4)(219a) 과 실리콘산화막(SiO2)(215a) 과 트렌치의 측면 및 저면상의 실리콘산화막 (SiO2)(도시 안 함)를 습식식각(Wet Etch)방법으로 제거한다.
도 2d를 참조하면, 샐로우 트렌치(225)내를 완전하게 충진될 정도의 두꺼운 두께의 CVD 실리콘산화막 (SiO2)(235a)을 반도체기판 전체에 증착한다. 이어서 딥 유브(Deep UV)방식의 리쏘그래피방법으로 액티브 영역이외에 레지스트막(255a)를 형성한다.
도 2e를 참조하면, 레지스트막(255a)를 마스킹으로 하여 액티브 영역상의 CVD 실리콘산화막 (SiO2)(235a)을 플라즈마 이방성 RIE(Reactive Ion Etching)방법으로 제거한다.
상기에서 샐로우 트렌치(225)상의 CVD 실리콘산화막 (SiO2)(235a)은 액티브영역의 실리콘 표면으로부터 T1의 단차(높이 차이)를 갖는다.
도 2f를 참조하면, 반도체 기판을 열산화하여 액티브 영역에 적당한 두께(T2)의 실리콘산화막 (SiO2)(245a)을 형성한다.
상기에서 실리콘산화막 (SiO2)(245a)은 700 ~ 800 ℃ 의 낮은 온도에서 습식산화 방식으로 형성되며, 이 산화 공정으로 CVD 실리콘산화막 (SiO2)(235a)의 덴서피케이션(Densification)이 진행되지는 않는다.
도 2g를 참조하면, 반도체 기판을 플라즈마 방식 또는 습식 방식으로 전면(Blanket) 에칭하여 액티브 영역의 실리콘(Silicon)표면을 노출시키며, 반도체 기판을 평탄화시킨다. 이어서 공정온도 1000℃, 공정시간 120분의 덴서피케이션(Densification )으로 샐로우 트렌치(225)내에 충진된 CVD 실리콘산화막 (SiO2)(235a)을 조밀화시킨다.
상기에서 일 예로 1:99 묽은(Diluted) HF 용액에서 덴서피케이션를 하지않은 CVD 실리콘산화막 (SiO2)(235a)의 식각속도(Etch Rate)는 250 ~ 300Å/min. 이며, 열산화 실리콘산화막 (SiO2)(245a)의 식각속도(Etch Rate)는 30Å/min. 으로 대략 8:1 의 식각속도(Etch Rate)의 차이를 갖는다. 그러므로 기판을 평탄화하기 위하여 CVD실리콘산화막 (SiO2)(235a)의 단차 T1은 열산화 실리콘산화막 (SiO2)(245a)의 두께(T2)의 8배 가 적절하다는 것을 알 수 있다. 그리고 덴서피케이션의 공정시간은 적어도 80분 이상의 프로세싱(Processing) 시간을 갖는다.
상술한 바와 같이 본 발명에 따른 반도체장치의 제조방법은 반도체 기판내에 일정한 간격으로 떨어져 있는 복수개의 트렌치를 형성하며, 상기 복수개의 트렌치의 측면 과 저면에 제 1 산화막을 형성하며, 상기 트렌치내를 충진하면서 동시에 상기 반도체 기판의 표면으로부터 높이 T1의 돌출부를 갖는 CVD 산화막을 상기 트렌치상에 형성하며, 상기 반도체 기판상에 두께 T2의 제 2 산화막을 형성하며, 전면 식각으로 상기 제 2 산화막의 전부 및 상기 CVD 산화막의 일부를 제거하여 상기 반도체 기판을 평탄화하며, 상기 트렌치내에 충진된 상기 CVD 산화막을 덴서파이(Densify)한다.
따라서, 본 발명은 기존 장비의 활용으로 고가의 CMP 장비를 사용하지 않아 원가를 낮출 수 있으며, 트렌치 내의 격리막인 CVD 산화막과 액티브상의 열산화 산화막의 식각량을 적절히 조합하여 STI 구조에서 발생하기 쉬운 전기적인 결함인 험프(Hump)현상을 억제할 수 있는 잇점이 있다.
Claims (5)
- 반도체 기판내에 일정한 간격으로 떨어져 있는 복수개의 트렌치를 형성하는 공정과,상기 복수개의 트렌치의 측면 과 저면에 제 1 산화막을 형성하는 공정과,상기 트렌치내를 충진하면서 동시에 상기 반도체 기판의 표면으로부터 높이 T1의 돌출부를 갖는 CVD 산화막을 상기 트렌치상에 형성하는 공정과,상기 반도체 기판상에 두께 T2의 제 2 산화막을 형성하는 공정과,전면 식각으로 상기 제 2 산화막의 전부 및 상기 CVD 산화막의 일부를 제거하여 상기 반도체 기판을 평탄화하는 공정과,상기 트렌치내에 충진된 상기 CVD 산화막을 조밀화하는 덴서파이(Densify)공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 두께 T2가 T1보다 작게됨을 특징으로 하는 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 1 산화막은 열산화막으로 형성되는 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 2 산화막은 CVD 산화막으로 형성되는 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 덴서파이(Densify)공정은 공정온도 1000℃에서 진행하는 것을 특징으로 하는 반도체장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990009641A KR20000060946A (ko) | 1999-03-22 | 1999-03-22 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990009641A KR20000060946A (ko) | 1999-03-22 | 1999-03-22 | 반도체장치의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000060946A true KR20000060946A (ko) | 2000-10-16 |
Family
ID=19577262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990009641A KR20000060946A (ko) | 1999-03-22 | 1999-03-22 | 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000060946A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160038507A (ko) * | 2014-09-30 | 2016-04-07 | 국방과학연구소 | 진행파관을 위한 고전압전원 공급기 및 그의 출력 고전압 안정화 방법 |
-
1999
- 1999-03-22 KR KR1019990009641A patent/KR20000060946A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160038507A (ko) * | 2014-09-30 | 2016-04-07 | 국방과학연구소 | 진행파관을 위한 고전압전원 공급기 및 그의 출력 고전압 안정화 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6541382B1 (en) | Lining and corner rounding method for shallow trench isolation | |
| US6071792A (en) | Methods of forming shallow trench isolation regions using plasma deposition techniques | |
| US6159822A (en) | Self-planarized shallow trench isolation | |
| US6599813B2 (en) | Method of forming shallow trench isolation for thin silicon-on-insulator substrates | |
| JP3933371B2 (ja) | 高選択性ｃｍｐを用いた集積回路装置のトレンチ素子分離方法 | |
| US6171929B1 (en) | Shallow trench isolator via non-critical chemical mechanical polishing | |
| US6727150B2 (en) | Methods of forming trench isolation within a semiconductor substrate including, Tshaped trench with spacers | |
| KR100528569B1 (ko) | 실리콘 기판에 트렌치 구조물을 형성하는 방법 | |
| KR100835406B1 (ko) | 반도체 소자의 소자 분리막 제조 방법 | |
| KR20000060946A (ko) | 반도체장치의 제조방법 | |
| KR20040036858A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR19990004561A (ko) | 반도체 소자의 소자분리막 제조방법 | |
| KR100912988B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100511903B1 (ko) | 에스오아이 기판의 제조방법 | |
| KR20090071771A (ko) | 반도체 소자의 소자 분리막 제조 방법 | |
| KR100511896B1 (ko) | 에스오아이 기판의 제조방법 | |
| KR100303365B1 (ko) | 에스오아이 기판의 제조방법 | |
| KR100503357B1 (ko) | 반도체 소자의 소자 분리막 제조 방법 | |
| KR20050012584A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100291417B1 (ko) | 반도체 소자의 아이솔레이션 제조방법 | |
| KR100430582B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20100032039A (ko) | 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법 | |
| KR20040004873A (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| KR20030050435A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20000042862A (ko) | 반도체 소자의 소자 분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |