CN102610509A - 元件间分离层的形成方法 - Google Patents

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Abstract

本发明涉及元件间分离层的形成方法。提供了一种使在半导体衬底上形成的绝缘膜的研磨工序中的控制性提高、形成具有卓越的元件间分离性能的元件间分离层的方法。具有：在半导体衬底的表面上依次形成焊盘氧化膜以及氮化膜的工序；形成贯通焊盘氧化膜以及氮化膜、到达半导体衬底内部的沟槽的工序；以填充沟槽并且覆盖氮化膜的方式形成埋入氧化膜的工序；以在氮化膜上残留埋入氧化膜的方式使用第1研磨材料对埋入氧化膜进行研磨的工序；以及使用第2研磨材料来研磨埋入氧化膜，使氮化膜露出，并且使氮化膜以及埋入氧化膜的露出面平坦化的工序，其中该第2研磨材料具备比第1研磨材料的埋入氧化膜相对于氮化膜的研磨选择比大的研磨选择比。

Description

元件间分离层的形成方法
技术领域
本发明涉及对在半导体衬底上形成的多个半导体元件的每一个进行电分离的元件间分离层的形成方法。
背景技术
在半导体装置的集成电路中，形成有用于对邻接的半导体元件彼此进行电分离的元件间分离层。作为该元件间分离层的形成方法，历来已知硅局部氧化法（LOCOS：Local Oxidation of Silicon）以及浅沟槽隔离法（STI：Shallow Trench Isolation）。以下，一边参照图1、图2以及图3，一边对各方法的具体例进行说明。图1是表示使用LOCOS法的元件间分离层的形成方法中的各工序的剖面图，图2以及图3是表示使用STI法的元件间分离层的形成方法中的各工序的剖面图。
在通过LOCOS法形成元件间分离层的情况下，首先对Si衬底101实施加热处理，使Si和O2在高温下反应，在Si衬底101上使SiO2膜102生长（图1（a））。接下来，使SiH4和NH3的气体反应，在SiO2膜102上使Si3N4膜103堆积（图1（b））。接着，残留成为用于形成半导体元件的活性区域的部分的Si3N4膜103，除去形成元件间分离层的区域的Si3N4膜103（图1（c））。之后，使经过了上述工序的Si衬底101暴露于高温的氧气氛中，使在除去了Si3N4膜103的区域中露出的SiO2膜102生长（图1（d））。然后，除去残留的Si3N4膜以及与元件形成区域对应的部分的SiO2膜102，结束对Si衬底101的元件间分离层104的形成（图1（e））。
另一方面，在通过STI法形成元件间分离层的情况下，首先在Si衬底201上形成第一SiO2膜202以及Si3N4膜203（图2（a））。接下来，除去Si衬底201、第一SiO2膜202以及Si3N4膜203的一部分，形成沟槽204（图2（b））。之后，使Si衬底201暴露于高温的氧气氛中，在沟槽204的侧面以及底面形成第二SiO2膜205（图2（c））。接着，通过偏压高密度型等离子体化学气相沉积（HDP-CVD：High Density Plasma-Chemical Vapor Deposition）法，在沟槽204内埋入第三SiO2膜206（图2（d））。然后，通过化学机械研磨（CMP：Chemical Mechanical Polishing）法，将Si3N4膜203作为CMP的阻挡（stopper）膜，除去Si3N4膜203上的第三SiO2膜206，进行平坦化处理（图3（a））。进而，通过使用氟化氢的蚀刻处理，除去第三SiO2膜206的一部分（图3（b）），接着通过热磷酸处理，除去Si3N4膜203（图3（c））。接下来，使用氟化氢再次实施蚀刻处理，使Si衬底201平坦化，结束对Si衬底201的元件间分离层207的形成（图3（d））。在上述那样的STI法中，与LOCOS法相比，能得到平坦的表面，因此能形成元件间分离性能高的元件间分离层，该STI法作为最尖端器件的元件间分离法而被使用。
在上述的STI法的CMP工序中，作为研磨液（slurry，研磨材料）通常选择二氧化硅研磨液或者二氧化铈研磨液的任一种进行使用。二氧化硅研磨液是由SiO2构成的二氧化硅粒子的研磨材料，虽然成本低廉，但氧化膜的研磨速度相对于氮化膜的研磨速度之比（即，氧化膜相对于氮化膜的研磨选择比）小。另一方面，二氧化铈研磨液是混合了由CeO2构成的二氧化铈粒子和分散介质（添加剂）的研磨材料，成本高昂，但氧化膜相对于氮化膜的研磨选择比大。因此，在STI法的CMP工序中，考虑研磨性能（氧化膜相对于氮化膜的研磨选择比）以及成本，选择二氧化硅研磨液或者二氧化铈研磨液的任一种。
作为在上述的CMP工序中使用的装置以及方法，例如，在专利文献1中记载有研磨方法以及研磨装置。
专利文献
专利文献1：日本特开2007-59661号公报。
可是，为了进一步提高元件间分离性能，当使沟槽比现有技术深时，埋入沟槽的第三SiO2膜变厚，第三SiO2膜的研磨量增加，产生CMP的控制性恶化的问题。
例如，在使用二氧化硅研磨液的研磨的情况下，由于氧化膜相对于氮化膜的研磨选择比小，所以在Si衬底上残留的Si3N4膜的膜厚不均。具体地说，如图4（a）所示那样，根据在4μm×4μm内的元件区域密度（%）而Si3N4膜的残留膜厚不同，在元件区域密度低的部分，Si3N4膜被较多地除去，成为元件区域的Si衬底的一部分被除去。在此，图4（a）是表示在利用二氧化硅研磨液（以实线表示）或者二氧化铈研磨液（以虚线表示）来实施CMP的情况下，在Si衬底中的4μm×4μm的规定区域内的Si3N4膜的残留膜厚（nm）的图表。再有，在二氧化铈研磨液中使用分散介质相对于二氧化铈粒子的混合比约为0.8的研磨液，在使用该二氧化铈研磨液的研磨的情况下，氧化膜相对于氮化膜的研磨选择比大，因此即使元件区域密度的比率变化，Si3N4膜的残留膜厚的变动仍然小。
另一方面，在使用二氧化铈研磨液的研磨的情况下，虽然氧化膜相对于氮化膜的研磨选择比大，但如图4（b）所示那样，伴随着研磨量的增加，研磨速度降低。由于这样的研磨速度的降低，在Si3N4膜上残留SiO2膜，之后的Si3N4膜的除去变得不充分，引起半导体元件的特性不合格，产生半导体装置的成品率的降低。在此，图4（b）是针对二氧化硅研磨液（以实线表示）以及二氧化铈研磨液（以虚线表示）来表示SiO2膜的研磨速度相对于研磨量的关系的结果。再有，在为二氧化硅研磨液的情况下，即使研磨量增加，研磨速度也不会降低。
发明内容
本发明正是鉴于以上那样的情况而完成的，提供了一种能使在半导体衬底上形成的绝缘膜的研磨工序中的控制性提高、形成具有卓越的元件间分离性能的元件间分离层的元件间分离层的形成方法。
为了解决上述的课题，其特征在于，具有：在半导体衬底的表面上依次形成焊盘氧化膜以及氮化膜的工序；形成贯通所述焊盘氧化膜以及氮化膜、到达所述半导体衬底内部的沟槽的工序；以填充所述沟槽并且覆盖所述氮化膜的方式形成埋入氧化膜的工序；以在所述氮化膜上残留所述埋入氧化膜的方式使用第1研磨材料对所述埋入氧化膜进行研磨的工序；以及使用第2研磨材料来研磨所述埋入氧化膜，使所述氮化膜露出，并且使所述氮化膜以及所述埋入氧化膜的露出面平坦化的工序，其中所述第2研磨材料具备比所述第1研磨材料的所述埋入氧化膜相对于所述氮化膜的研磨选择比大的研磨选择比。
根据本发明的元件间分离层的形成方法，通过两个阶段的研磨工序对填充沟槽内并且在氮化膜上形成的埋入氧化膜进行研磨，实施埋入氧化膜以及氮化膜的平坦化。而且，在该两个阶段的研磨工序中，与先进行的研磨工序中使用的研磨材料的埋入氧化膜相对于氮化膜的研磨选择比相比，后进行的研磨工序中使用的研磨材料的埋入氧化膜相对于氮化膜的研磨选择比大。通过这样的两个阶段的研磨工序，能防止在研磨工序后的在氮化膜上残留埋入氧化膜以及氮化膜的消失。即，根据本发明的元件间分离层的形成方法，能使在半导体衬底上形成的绝缘膜的研磨工序中的控制性提高，形成具有卓越的元件间分离性能的元件间分离层。
附图说明
图1是表示在现有的元件间分离层的形成方法中的各工序的剖面图。
图2是表示在现有的元件间分离层的形成方法中的各工序的剖面图。
图3是表示在现有的元件间分离层的形成方法中的各工序的剖面图。
图4（a）是表示在Si衬底中的规定区域内的元件区域密度和Si3N4膜的残留膜厚的关系的图表，（b）是表示SiO2膜的研磨速度相对于研磨量的关系的图表。
图5是表示在实施例1的元件间分离层的形成方法中的各工序的剖面图。
图6是表示在实施例1的元件间分离层的形成方法中的各工序的剖面图。
图7是用于说明使用实施例3的二氧化铈研磨液的其它的第2研磨工序的剖面图。
图8是表示在实施例3的第2研磨工序和现有的研磨工序中的研磨时间和研磨速度的关系的图表。
具体实施方式
以下，一边参照附图，一边针对本发明的实施例详细地进行说明。
实施例1
一边参照图5以及图6，一边针对实施例1的元件间分离层的形成方法进行说明。图5以及图6分别是表示在实施例1的元件间分离层的形成方法中的各工序的剖面图。
首先，在由硅构成的Si衬底11上形成由二氧化硅（SiO2）构成的焊盘氧化膜12、以及由氮化硅（Si3N4）构成的Si3N4膜13（图5（a））。具体地说，用酸性的洗净液对准备的Si衬底11进行洗净，之后用纯水冲洗Si衬底11，进而使Si衬底11干燥。在该干燥工序后，将Si衬底11放入氧化炉，暴露于约摄氏900度（900℃）的高温气氛中，使Si和氧（O2）反应，在Si衬底11的表面上使焊盘氧化膜12生长。接着，使硅烷（SiH4）气体和氨气（NH3）气体以气相进行化学反应（即，利用化学气相沉积（CVD：Chemical Vapor Deposition）法），在焊盘氧化膜12上形成Si3N4膜13。在图5（a）中示出Si3N4膜13形成后的剖面图。
接下来，形成贯通焊盘氧化膜12以及Si3N4膜13、到达Si衬底11的内部的多个沟槽14（图5（b））。具体地说，在Si3N4膜13上滴下光致抗蚀剂，使Si衬底11高速旋转来涂敷（旋镀（spin coating））抗蚀剂薄膜。之后，对该抗蚀剂薄膜照射激光，对该抗蚀剂薄膜实施构图。接着，将构图了的抗蚀剂薄膜作为掩模，实施干法蚀刻，形成贯通焊盘氧化膜12以及Si3N4膜13、到达Si衬底11的内部的沟槽14。而且，使用氧等离子体除去在Si3N4膜13上残留的抗蚀剂薄膜，对经过了上述工序的Si衬底11实施酸洗净。
再有，未形成沟槽14的部分是用于形成半导体元件的元件形成区域。因此，按照每个半导体元件的大小，邻接的沟槽14彼此之间的距离不同。例如，在图5（b）中，宽度W1＜宽度W2。此外，在需要提高邻接的半导体元件的绝缘性的情况下或从由该半导体元件构成的半导体装置的设计事项的观点出发，相对于其它沟槽14的宽度而使沟槽14的宽度变宽也可。例如，在图5（b）中，宽度W3＞宽度W4。
接下来，在沟槽14各自的侧面以及底面形成由二氧化硅构成的沟槽内氧化膜15（图5（c））。具体地说，使Si衬底11暴露于高温的氧气氛中，使在沟槽14的侧面以及底面露出的Si热氧化，形成沟槽内氧化膜15。
接下来，以填充沟槽14并且覆盖Si3N4膜13的方式，形成由二氧化硅构成的埋入氧化膜16（图5（d））。具体地说，通过使用了SiH4气体和O2气体的偏压高密度型等离子体化学气相沉积（HDP-CVD：High Density Plasma-Chemical Vapor Deposition）法，使二氧化硅堆积在沟槽14内以及Si3N4膜13上，形成埋入氧化膜16。在此，由于二氧化硅同时被堆积在沟槽14内部以及Si3N4膜13上，所以在埋入氧化膜16的表面形成凹部16a以及凸部16b。此外，在实施例1中，由于在具有宽度W1的元件形成区域上形成的Si3N4膜13的宽度比其它的Si3N4膜13的宽度狭，并且具有宽度W3的沟槽14与具有宽度W1的元件形成区域邻接，所以难以在具有宽度W1的元件形成区域上堆积二氧化硅，具有宽度W1的元件形成区域上的凸部16b与其它元件形成区域上的凸部16b相比，其高度低。
接下来，通过化学机械研磨（CMP：Chemical Mechanical Polishing）法，对埋入氧化膜16实施研磨，使埋入氧化膜16的凸部16b变小（图6（a））。具体地说，使用分散介质（添加剂）相对于二氧化铈粒子（CeO2）的混合比（以下，也记载为分散介质／二氧化铈粒子的混合比）为0.3的二氧化铈研磨液（第1研磨材料）实施研磨。在此，分散介质使用丙烯酸树脂（polyoxylate）。作为研磨量，能在Si3N4膜13上的埋入氧化膜16（即，凸部16b）不消失的范围内（即，在不露出Si3N4膜13的范围内）适当地进行调整。此外，优选Si3N4膜13上的埋入氧化膜16的膜厚尽可能地变薄，例如，优选以Si3N4膜13上的埋入氧化膜16的膜厚成为大约700nm以下的方式实施研磨。再有，将本工序称为第1研磨工序。
在本实施例中，由于将分散介质／二氧化铈粒子的混合比设定为不足0.5，所以埋入氧化膜的研磨速度相对于氮化膜的研磨速度之比（=[埋入氧化膜的研磨速度]／[氮化膜的研磨速度]），即埋入氧化膜相对于氮化膜的研磨选择比变小，但即使SiO2膜的膜厚增加，研磨速度也不会降低。以下，也将埋入氧化膜相对于氮化膜的研磨选择比仅记载为氧化膜／氮化膜的选择比。而且，在本工序中，在不露出Si3N4膜13的范围内实施研磨，因此即使氧化膜／氮化膜的选择比变得比较小，也不会产生Si3N4膜13被部分地磨削的问题。
接下来，利用CMP法，对埋入氧化膜16实施研磨，进行埋入氧化膜16的平坦化（图6（a））。具体地说，使用分散介质／二氧化铈粒子的混合比为0.8的二氧化铈研磨液（第2研磨材料）来实施研磨，将Si3N4膜13上的埋入氧化膜16（即，凸部16b）全部除去，并且使埋入氧化膜16以及Si3N4膜13的露出面平坦化。再有，将本工序称为第2研磨工序。
在本实施例中，由于将分散介质／二氧化铈粒子的混合比设定为0.5以上，所以氧化膜／氮化膜的选择比变得比较大。因此，Si3N4膜13作为CMP的阻挡膜而发挥作用，Si3N4膜13也不会被磨削。此外，由于将分散介质／二氧化铈粒子的混合比设定在0.5以上，所以虽然担忧研磨速度降低，但由于在上述的第1研磨工序中埋入氧化膜16的膜厚变薄（例如，700nm以下），所以难以产生研磨速度的降低，能容易地并且以高的精度使埋入氧化膜16以及Si3N4膜13的露出面平坦化。
再有，在同一装置内连续地进行上述的第1研磨工序以及第2研磨工序也可。由此，能省略Si衬底11的取出时间、研磨材料的交换时间等的工序，能谋求制造时间的缩短化。
接下来，通过使用氟化氢（HF）的蚀刻处理，除去埋入氧化膜16的一部分（图6（c））。在本实施例中，以从沟槽14不露出焊盘氧化膜12的侧面的方式，使填充各个沟槽14的埋入氧化膜16各自的膜厚变薄。再有，虽然从沟槽14露出焊盘氧化膜12的侧面也可，但优选在从沟槽14不露出沟槽内氧化膜15的范围内进行蚀刻。
接下来，通过热磷酸处理，将Si3N4膜13全部除去（图6（d））。接着，通过使用氟化氢的再次的蚀刻处理，除去焊盘氧化膜12以及埋入氧化膜16的一部分，使Si衬底11的表面变得平坦（图6（e））。由此，由沟槽内氧化膜15以及埋入氧化膜16构成的元件间分离层20的形成结束。
根据本实施例的元件间分离层的形成方法，通过两个阶段的研磨工序对填充沟槽14内并且在Si3N4膜13上形成的埋入氧化膜16进行研磨，实施埋入氧化膜16以及Si3N4膜13的平坦化。而且，在该两个阶段的研磨工序中，与先进行的第1研磨工序的二氧化铈研磨液的氧化膜／氮化膜的选择比相比，后进行的第2研磨工序的二氧化铈研磨液的氧化膜／氮化膜的选择比大。通过这样的两个阶段的研磨工序，能防止在研磨工序后的Si3N4膜13上的埋入氧化膜16的残留以及Si3N4膜13的消失。即，根据本发明的元件间分离层的形成方法，能够使在半导体衬底11上形成的埋入氧化膜16的研磨工序中的控制性提高，形成具有卓越的元件间分离性能的元件间分离层20。
再有，在上述的实施例中，将第1研磨工序的二氧化铈研磨液的分散介质／二氧化铈粒子的混合比设为不足0.5，将第2研磨工序的二氧化铈研磨液的分散介质／二氧化铈粒子的混合比设为0.5以上，但并不限定于此，在与第1研磨工序的二氧化铈研磨液的氧化膜／氮化膜的选择比相比第2研磨工序的二氧化铈研磨液的氧化膜／氮化膜的选择比大的范围内适当地进行调整也可。
[实施例2]
在实施例1中，使用分散介质／二氧化铈粒子的混合比不足0.5（具体地说0.3）的二氧化铈研磨液来进行第1研磨工序，但使用其它的研磨材料来进行第1研磨工序也可。以下，对使用和实施例1不同的研磨材料的第1研磨工序进行说明。再有，由于其它工序和实施例1是相同的，所以省略其说明。
在实施例2的第1研磨工序中，通过使用作为使用了由SiO2构成的二氧化硅粒子的研磨材料的二氧化硅研磨液的CMP法，使埋入氧化膜16的凸部16b变小。研磨量和实施例1同样地，能在Si3N4膜13上的埋入氧化膜16（即，凸部16b）不消失的范围内（即，在不露出Si3N4膜13的范围内）适当地进行调整。此外，优选Si3N4膜13上的埋入氧化膜16的膜厚尽可能变薄，例如，优选以Si3N4膜13上的埋入氧化膜16的膜厚变为大约700nm以下的方式实施研磨。
在本实施例中，由于使用二氧化硅研磨液，所以氧化膜／氮化膜的选择比变得比较小，但即使SiO2膜的膜厚增加，研磨速度也不会降低。而且，在本工序中，由于在不露出Si3N4膜13的范围内实施研磨，所以即使氧化膜／氮化膜的选择比变得比较小，也不会产生Si3N4膜13部分地被磨削的问题。
如以上那样，在第1研磨工序以及第2研磨工序中，即使在使用不同种类的研磨材料的情况下，如果在第2研磨工序中使用的研磨材料的氧化膜／氮化膜的选择比大于在第1研磨工序中使用的研磨材料的氧化膜／氮化膜的选择比的话，也能得到和实施例1同样的效果。
[实施例3]
在实施例1以及实施例2中的使用二氧化铈研磨液的第2研磨工序中，总是持续供给二氧化铈研磨液来进行研磨，但并不限定于此，代替二氧化铈研磨液而暂时地一边供给其它的溶液一边研磨也可。参照图7以及图8对其它的第2研磨工序进行说明。图7是用于对使用二氧化铈研磨液的其它的第2研磨工序进行说明的剖面图，图8是表示在实施例3的第2研磨工序和现有的研磨工序中的研磨时间和研磨速度的关系的图表。再有，由于针对其它的工序的内容和实施例1是相同的，所以赋予相同的附图标记，省略其说明。
在第1研磨工序后，一边将分散介质／二氧化铈粒子的混合比为0.8的二氧化铈研磨液供给到研磨面上一边实施60秒的研磨。在这样的研磨处理后，在Si3N4膜13上残留有埋入氧化膜16（图7（a））。在这样的研磨处理中，由于使用分散介质／二氧化铈粒子的混合比为0.8的二氧化铈研磨液，所以随着研磨时间的经过，研磨速度降低。如图8所示那样，在从研磨开始起30秒后约为450nm／min的研磨速度，但在从研磨开始起60秒后研磨速度降低到约100nm／min。这是因为如图7（a）所示那样，在二氧化铈研磨液中包含的分散介质70吸附在埋入氧化膜16上（即，研磨面上）。
在从研磨开始起经过60秒后停止二氧化铈研磨液的供给，一边代替二氧化铈研磨液而将纯水供给到研磨面上一边实施10秒的研磨。此时，由于未供给研磨材料，所以不会进行埋入氧化膜16的研磨，但吸附在埋入氧化膜16上的分散介质70被冲洗（图7（b））。即，通过这样的供给纯水的研磨处理，从而洗净埋入氧化膜16的表面。再有，也将研磨处理称为水研磨或者洗净研磨。
在水研磨结束后，一边将分散介质／二氧化铈粒子的混合比为0.8的二氧化铈研磨液供给到研磨面上，一边实施60秒的研磨，将Si3N4膜13上的埋入氧化膜16（即，凸部16b）全部除去，并且使埋入氧化膜16以及Si3N4膜13的露出面平坦化（图7（c））。在这样的研磨处理中，由于使用分散介质／二氧化铈粒子的混合比为0.8的二氧化铈研磨液，所以随着研磨时间的经过研磨速度降低，但由于通过上述的水研磨暂时除去了吸附在埋入氧化膜16上的分散介质70，所以在从水研磨结束后起30秒后（在图8中90秒）研磨速度约为300nm／min，在从水研磨结束后起60秒后（在图8中120秒）研磨速度约为150nm／min。即，可知通过上述的水研磨，研磨速度恢复。
与此相对地，在不进行水研磨那样的现有的研磨处理中，如图8所示那样，随着研磨时间的经过研磨速度降低。这是因为分散介质70吸附在研磨面而阻碍了二氧化铈粒子的研磨。
如以上那样，在使用二氧化铈研磨液的研磨工序中，通过代替二氧化铈研磨液而供给纯水进行研磨，能除去吸附在研磨面上的分散介质，能恢复之后的使用二氧化铈研磨液的研磨速度。
再有，在上述的实施例中，对使用分散介质／二氧化铈粒子的混合比为0.8的二氧化铈研磨液的第2研磨工序的情况进行说明，但在使用分散介质／二氧化铈粒子的混合比为0.3的二氧化铈研磨液的第1研磨工序中导入上述的水研磨也可。此外，为了除去分散介质而供给的液体并不限定于纯水，使用酒精等其它的洗净液也可。进而，在使用二氧化铈研磨液的研磨工序中，进行多次水研磨也可。
附图标记的说明
11 Si衬底；12 焊盘氧化膜；13 Si3N4膜；14 沟槽；15 沟槽内氧化膜；16 埋入氧化膜；20 元件间分离层。

Claims (7)

1.一种元件间分离层的形成方法，其特征在于，具有：
在半导体衬底的表面上依次形成焊盘氧化膜以及氮化膜的工序；
形成贯通所述焊盘氧化膜以及氮化膜、到达所述半导体衬底内部的沟槽的工序；
以填充所述沟槽并且覆盖所述氮化膜的方式形成埋入氧化膜的工序；
以在所述氮化膜上残留所述埋入氧化膜的方式使用第1研磨材料对所述埋入氧化膜进行研磨的工序；以及
使用第2研磨材料来研磨所述埋入氧化膜，使所述氮化膜露出，并且使所述氮化膜以及所述埋入氧化膜的露出面平坦化的工序，其中所述第2研磨材料具备比所述第1研磨材料的所述埋入氧化膜相对于所述氮化膜的研磨选择比大的研磨选择比。
2.根据权利要求1所述的元件间分离层的形成方法，其特征在于，使用所述第1研磨材料的研磨工序的研磨速度大于使用所述第2研磨材料的研磨工序的研磨速度。
3.根据权利要求2所述的元件间分离层的形成方法，其特征在于，所述第1研磨材料是分散介质相对于二氧化铈粒子的混合比为不足0.5的二氧化铈研磨液，所述第2研磨材料是所述混合比为0.5以上的二氧化铈研磨液。
4.根据权利要求2所述的元件间分离层的形成方法，其特征在于，所述第1研磨材料是二氧化硅研磨液，所述第2研磨材料是分散介质相对于二氧化铈粒子的混合比为0.5以上的二氧化铈研磨液。
5.根据权利要求3或4所述的元件间分离层的形成方法，其特征在于，使用所述二氧化铈研磨液来研磨所述埋入氧化膜的工序包含对所述埋入氧化膜的研磨面进行洗净的工序。
6.根据权利要求1至4的任一项所述的元件间分离层的形成方法，其特征在于，还具有：除去所述埋入氧化膜的一部分、所述焊盘氧化膜以及所述氮化膜，使所述半导体衬底的表面平坦化的工序。
7.根据权利要求5所述的元件间分离层的形成方法，其特征在于，还具有：除去所述埋入氧化膜的一部分、所述焊盘氧化膜以及所述氮化膜，使所述半导体衬底的表面平坦化的工序。
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