CN100521108C - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN100521108C
CN100521108C CNB2007101291019A CN200710129101A CN100521108C CN 100521108 C CN100521108 C CN 100521108C CN B2007101291019 A CNB2007101291019 A CN B2007101291019A CN 200710129101 A CN200710129101 A CN 200710129101A CN 100521108 C CN100521108 C CN 100521108C
Authority
CN
China
Prior art keywords
polishing
dielectric film
film
glossing
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2007101291019A
Other languages
English (en)
Other versions
CN101106085A (zh
Inventor
田中梢
久保亨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN101106085A publication Critical patent/CN101106085A/zh
Application granted granted Critical
Publication of CN100521108C publication Critical patent/CN100521108C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Grinding-Machine Dressing And Accessory Apparatuses (AREA)

Abstract

一种半导体器件的制造方法,其以稳定的方式提供CMP方法。在硅衬底(101)上或上方形成SiO2膜(104),并且通过化学机械抛光处理SiO2膜(104)。该化学机械抛光包括第一抛光工艺,其抛光SiO2膜(104),同时提供包含磨粒、和由表面活性剂或聚合物盐组成的添加剂的第一抛光剂;第二抛光工艺,其在第一抛光工艺之后,打磨抛光垫同时抛光该膜,同时提供能够溶解添加剂但不含磨粒也不含由表面活性剂或聚合物盐的添加剂的液体;和第三抛光工艺,其在第二抛光工艺之后,进一步抛光SiO2膜(104),同时提供包含磨粒和由表面活性剂或聚合物盐组成的添加剂的第二抛光剂,但不提供液体。

Description

半导体器件的制造方法
本申请以日本专利申请No.2006-190196为基础,其内容通过参考并入这里。
技术领域
本发明涉及一种半导体器件的制造方法,具体地说涉及一种包括对形成在半导体衬底上或上方的膜进行化学机械抛光处理的半导体器件的制造方法。
背景技术
在半导体制造加速趋向于更高的集成度和尺寸缩小时,作为基于抛光的平整化技术的化学机械抛光(CMP)已引起了公众的关注。
例如,至于浅沟槽隔离(STI)的CMP技术(在下文,也称为STICMP),已检查了将使用的以绝缘膜填充STI沟槽的技术和抛光绝缘膜的方法。用于STICMP的抛光剂通常包含一般由表面活性剂组成的添加剂,以抑制在CMP工艺期间的过度抛光(日本特开专利公布No.2004-296600)。
当利用具有添加剂的抛光剂时,在几乎完成了平整化该膜的表面之后抑制了抛光的进行。因此期望会出现抛光残留物,并且产品(半导体芯片)产量会降低。
用于抛光残留物的已知方法包括日本特开专利公布No.2005-64450、2005-340325、2004-47676和2004-296591中描述的方法。
例如,日本特开专利公布No.2005-64450采用了在抛光工艺的最后阶段伴随提供抛光剂和纯水而进行抛光的方法。据说在该方法中的抛光率增加了,因为在减小抑制抛光的添加剂浓度时提供了磨粒。
而且其它文献提出了在抛光工艺的最后阶段提供抛光剂和水的方法和仅利用水进行抛光的方法(没有利用抛光剂)。
尽管已说明了STICMP的示范性情形,但在半导体器件制造的任意其它步骤中的CMP工艺通常需要稳定的抛光工艺。
例如,日本特开专利公布No.2003-31577描述了在CMP的第一阶段和第二阶段之间调节抛光垫。该调节指的是利用金刚石工具使抛光垫变粗糙的工艺。
发明内容
尽管如上所述已提出了用于CMP工艺的各种技术,但日本特开专利公布No.2004-296600、2005-64450、2005-340325、2004-47676和2004-296591中描述的方法有时由于在CMP工艺期间残留在抛光垫上的磨粒和添加剂浓度的逐步变化而不能够稳定地抛光。在最后阶段仅利用水的抛光有时会导致抛光残留物。
而且在日本特开专利公布No.2003-31577中描述的仅调节抛光垫的方法中,由于残留在晶片表面上的添加剂和磨粒,对抛光残留物会有些担忧。
根据本发明,提供了一种半导体器件的制造方法,其包括:
在半导体衬底上或上方形成膜;和
对该膜进行化学机械抛光,
其中该化学机械抛光进一步包括:
第一抛光工艺,其抛光该膜,同时提供包含磨粒、和由表面活性剂或聚合物盐组成的添加剂的第一抛光剂;
第二抛光工艺,其在第一抛光工艺之后,打磨抛光垫,同时通过提供能够溶解该添加剂但不含磨粒也不含由表面活性剂或聚合物盐组成的添加剂的液体抛光该膜;和
第三抛光工艺,其进一步抛光该膜同时提供包含磨粒和由表面活性剂或聚合物盐组成的添加剂的第二抛光剂,但不提供液体。
如以上在“现有技术”描述的,使用用于其中使用包含由表面活性剂或聚合物盐组成的添加剂和磨粒的抛光剂情形的现有方法,受到了在平整化了该膜的表面之后抑制该膜抛光的影响,由此出现了抛光残留物。
据推测这是因为该添加剂粘着到该膜的表面,尽管没有完全阐明原因。
因此在本发明中,在该膜的化学机械抛光的工艺中,在第一抛光工艺之后和在第三抛光工艺之前提供第二抛光工艺。在第二抛光工艺中,打磨该抛光垫同时通过提供能够溶解添加剂但不含磨粒也不含由表面活性剂或聚合物盐组成的添加剂的液体来抛光该膜。
在该结构中,在第一抛光工艺后残留在抛光垫和半导体衬底的表面附近的添加剂能在第二抛光工艺中溶解在液体中,并被冲洗掉。因此,残留在抛光垫和半导体衬底表面附近的添加剂能在第二抛光工艺被彻底地去除。可选地,当打磨抛光垫同时提供液体并抛光该膜时,可冲洗掉并去除残留在抛光垫和半导体衬底附近的磨粒。
如以上描述的,在本发明的第二抛光工艺重新修整了抛光垫和半导体衬底的表面,在随后的第三抛光工艺中可以以稳定的方式继续抛光半导体衬底。即使在第一和第三抛光工艺中使用的抛光剂都包含磨粒和添加剂,现在也能够抑制第三抛光工艺之后可能出现的抛光残留物。
在本发明中,第一抛光工艺中使用的第一抛光剂和第三抛光工艺中使用的第二抛光剂可以彼此相同或不同。对于没有提供第二抛光工艺的情形,使用相同的第一和第二抛光剂有时会抑制如上所述现有技术中的抛光。相反,本发明采用其中重新修整半导体衬底和抛光垫的表面的第二抛光工艺,以便即使使用相同的第一和第二抛光剂,在第三抛光工艺中也能彻底地抛光该膜。
在以上现有技术中提到的日本特开专利公布No.2005-64450描述了,在提供抛光剂的主要抛光与提供抛光剂和纯水的最后阶段的抛光之间,通过喷水去除了添加剂。在该情况下,最后阶段的抛光工艺有时会导致在抛光垫上抛光剂浓度的变化,这是因为单独提供抛光垫和水。因此,该抛光没有以如上所述的稳定方式继续。
相反地在本发明中,该抛光可以稳定地继续,而不会导致在抛光垫上抛光剂浓度的面内变化,因为第三抛光工艺中的抛光继续,同时提供第二抛光剂但没有提供该液体。
在本发明中,第三抛光工艺中提供的第二抛光剂可包含第二抛光工艺中提供的液体的任何成分。
如以上所描述的,本发明可以通过CMP以稳定的方式抛光该膜并且能抑制抛光残留物。
附图说明
结合附图,从某些优选实施例的以下描述,本发明的以上和其它目的、优点和特征将变得更加明显,其中:
图1至3是示出图4所示的半导体器件的制造工艺步骤的截面图;
图4是示出在一个实施例中半导体器件结构的截面图;
图5至7是图8所示的半导体器件的制造工艺步骤的截面图;
图8是示出另一实施例中的半导体器件结构的截面图;
图9是示出所述实施例中的抛光工序的流程图;
图10是示出在一个实例中的晶片表面条件的图;和
图11是示出比较例中的晶片表面条件的图。
具体实施方式
现在在这里将参考示例性实施例描述本发明。本领域技术人员将认识到,可以利用本发明的教导完成许多可选的实施例并且本发明不限于为了说明目的而示例的实施例。
在下面将参考附图说明本发明的实施例。要注意,任何共同的构成添加有相同的附图标记,以避免重复的说明。
(第一实施例)
图1至3是示出图4所示的半导体器件的制造工艺步骤的截面图。图4是示出在该实施例中的半导体器件结构的截面图。
在图4所示的半导体器件中,在硅衬底101的器件形成面上按顺序叠置SiO2膜102和SiN膜103。在预定区域设置沟槽状的凹面部分108,以在SiN膜103到硅衬底101的深度范围内变化。在凹面部分108中填充的SiO2膜配置基于STI的元件隔离区109。
接下来将说明图4所示的半导体器件的制造方法。
该制造方法包括在硅衬底101上或上方形成膜(SiO2膜104)的工艺步骤。
该实施例和下面描述的其它实施例将说明将被抛光的膜为绝缘膜(第一绝缘膜)的示范性情形。
根据该实施例的制造方法进一步包括如下工艺步骤:
在形成SiO2膜104的工艺之前,形成第二绝缘膜(SiN膜103)与硅衬底101的上部接触;和
在形成SiN膜103的工艺之后,和在形成SiO2膜104之前,选择性地去除SiN膜103和硅衬底101的预定部分,以由此形成从SiN膜103到硅衬底101的内部的深度范围内的凹面部分108。
更具体地,首先如图1所示,在硅衬底101上顺序地形成SiO2膜102和SiN膜103。硅衬底101一般是硅晶片。SiO2膜102一般是热氧化膜。接下来,借助光刻技术和干蚀刻技术的帮助,选择性地去除SiN膜103、SiO2膜102和硅衬底101的预定部分,以由此形成沟槽(凹面部分108)。接下来,在凹面部分108和SiN膜103上,形成SiO2膜104以填充凹面部分108。SiO2膜104一般是HDP(高密度等离子体)膜或SACVD(低于大气压的化学汽相沉积)膜。该结构成功地进一步提高了将该膜填充到凹面部分108中的性能。一般将SiO2膜104的厚度调节到600nm左右。
然后通过CMP抛光SiO2膜104直至露出SiN膜103的表面。图9是示出根据该实施例的半导体器件制造方法中的CMP工序的流程图。在该实施例中,和在以下描述的其它实施例中,根据如下工序执行CMP工艺。
如图9所示,在CMP工艺中,按顺序进行步骤11(S11):第一抛光工艺(第一步骤);步骤15(S15):第二抛光工艺(第二步骤);和步骤17(S17):第三抛光工艺(第三步骤)。在该实施例中,步骤11是平整化SiO2膜104的工艺,步骤17是进一步抛光由此平整化的SiO2膜104的工艺。
步骤11中的第一抛光工艺是抛光SiO2膜104的工艺,同时提供包含磨粒和由表面活性剂或聚合物盐构成的添加剂的第一抛光剂。在步骤11中,如图2所示,SiO2膜104的上部105被通过抛光去除,由此平整化该抛光表面(图3)。
包含在第一抛光剂中的磨粒一般是二氧化铈或硅石。将对磨粒由二氧化铈构成的情形进行以下描述。该添加剂具有防止抛光过度继续的功能,并且一般由表面活性剂,例如多聚羧酸聚合物、或聚合物盐组成。
一旦检测到第一抛光工艺的终点(在S13中为是),就停止供应第一抛光剂。以电信号的形式例如电流可检测该终点,其表示平整化该膜的上部105时的电动机转矩的变化。一旦完成了第一抛光工艺,一般就将残留在SiN膜103上的膜的下部106的厚度调节到50nm或以上。根据该结构,可以以进一步稳定的方式检测下文描述的第三抛光工艺的终点(S19)。例如,将残留在SiN膜103上的膜的下部106的厚度调节到200nm或以下。根据该调节,即使当使用二氧化铈作为磨粒时,可以在第三抛光工艺中彻底地抛光该膜的下部106,由此可以暴露出SiN膜103的顶表面。更具体地将残留在SiN膜103上的SiO2膜104的厚度调节到100nm左右。
接下来,在预定的持续时间进行步骤15的第二抛光工艺。该工艺针对溶解该添加剂,以及打磨该抛光垫,同时抛光SiO2膜104和提供不含磨粒也不含由表面活性剂或聚合物盐组成的添加剂的液体。为了通过打磨去除残留在抛光垫表面上的抛光碎屑或抛光剂,以及设置(变粗糙)用于接下来的抛光垫的表面,利用具有固定在上面的多个金刚石磨粒的板,同时将流体(液体)提供到垫的表面,而在预定的压力和旋转速度下打磨该垫的表面。
举例说明水作为能够溶解包含在第一抛光剂中的添加剂的液体,但不含磨粒也不含由表面活性剂或聚合物盐组成的添加剂,其中以特别优选的方式采用纯水。
在步骤15中,通过抛光机的喷嘴提供纯水。一般将纯水提供到抛光垫中心附近的部分。也可以在抛光垫的径向上以帘状方式提供纯水。根据该结构,纯水可以被提供到抛光垫的整个表面上方,以便可以从抛光垫和硅衬底101的整个表面进一步彻底地冲洗掉和去除步骤11中使用的添加剂。
在比第一和第三抛光工艺低的压力下进行步骤15。根据该结构,可以彻底地去除第一抛光工艺中使用的第一抛光剂中包含的添加剂和磨粒,并且可以重新修整抛光垫和硅衬底101的表面。例如,将第二抛光工艺中的抛光压力调节到1psi或更低。通过该调节,可以进一步彻底地去除包含在第一抛光剂中的添加剂和磨粒,并且能够更加确定地抑制对硅衬底101的表面的刮擦。第二抛光工艺中抛光压力的下限一般被调节到0.01psi或以上,但不是具体的限制。
如果可以去除包含在第一抛光剂中的添加剂,第二抛光工艺中的抛光时间就足够好了,并且一般被调节到10秒或更长。例如,第二抛光工艺中的抛光时间也被调节到30秒或更短。过长的抛光时间会导致生产量的下降和抛光垫使用寿命的缩短。通过将抛光时间限制为30秒或更短,即使在进行抛光的同时提供不含磨粒或添加剂的液体时,也更加成功地防止了硅衬底101的表面被刮擦。
其后,进行步骤17的第三抛光工艺。该工艺在步骤15之后,针对进一步抛光SiO2膜104,同时提供含磨粒和由表面活性剂或聚合物盐组成的添加剂的第二抛光剂,但不提供步骤15中使用的液体。在该实施例中,步骤17可以理解为SiO2膜104的过抛光工艺。如图3和4所示,在该工艺中去除形成在SiN膜103上的SiO2膜104的部分,由此在除了凹面部分108形成在其中的区域之外的区域中暴露出SiN膜103的表面。
只要步骤17中使用的第二抛光剂包含磨粒和添加剂,它就可以与第一抛光剂相同或不同。
一般通过检测电信号例如电流确定步骤17的终点,其表示SiN膜103的顶表面露出时电动机转矩的变化。一旦检测到终点(在S19中为是),就停止提供第二抛光剂。然后将纯水提供到抛光垫上,以由此清洗抛光垫和硅衬底101的表面。
在完成这些工艺之后,获得了图4所示的半导体器件。其后也允许在硅衬底101上形成预定元件,例如晶体管或多层互连结构。
在该实施例中,在步骤11和步骤17之间,提供了步骤15的低压水抛光和打磨工艺,其是在低抛光压力下允许使用水同时进行抛光和打磨的工艺。根据该结构,可以彻底地去除残留在硅衬底101的抛光面上和抛光垫的表面上的磨粒和添加剂,并且重新修整抛光垫的表面。为此,相比没有步骤15提供于此的情形,现在可以在步骤17中以更精确的方式进行该膜的下部16的抛光。在该实施例中,即使在使用相同的第一和第二抛光剂时,提供步骤15也能够彻底地抛光步骤17中的膜的下部106,其中取决于抛光的目的,该第二抛光剂可以与第一抛光剂不同。
与以上描述的日本特开专利公布No.2005-64450的方法不同,该实施例仅提供了步骤17中的抛光剂,而不是单独地提供纯水和抛光剂,以便可以在稳定的浓度下从抛光开始到结束的持续时间中使用磨粒和添加剂。因此能够抑制用作硅衬底101的晶片上的抛光的继续进行的面内变化,以及以稳定的方式进行抛光。要注意,步骤15中使用的液体,更具体地为水,可被包含在第二抛光剂中。
如以上描述的,该实施例能够抑制在终点检测之后由于所谓的过抛光区域中的抛光的抑制引起的抛光残留物(在S13中为是)。因此能够在随后的扩散工艺下抑制SiO2膜104下的SiN膜103的残留物,以及提高产品的产率。
将说明下文的实施例强调与第一实施例的不同点。
(第二实施例)
在该实施例中,第一实施例中的上述抛光方法将用于层间绝缘膜的平整化。
图5至7是示出图8所示的半导器件的制造工艺步骤的截面图。图8是示出该实施例的半导体器件结构的截面图。
图8中示出的半导体器件具有在硅衬底(未示出)上的SiO2膜113。该SiO2膜113为层间绝缘膜,且具有掩埋在其中的互连111。将互连111的下表面对准在与SiO2膜113的下表面相同的水平。组成互连111的材料一般是含铜的金属。还允许在硅衬底(未示出)和SiO2膜113之间提供预定数量的层间绝缘膜,且可将导电部件,例如互连和连接插塞掩埋在层间绝缘膜中。
接下来,将说明制造图8中示出的半导体器件的方法。该制造方法的基本工序是用于第一实施例中描述的方法的。
首先,如图6所示,在硅衬底(未示出)上或上方的预定膜(未示出)上形成互连111。然后在互连111上形成SiO2膜113以覆盖互连111。
接下来,通过以上参考图9中描述的工序平整化SiO2膜113。
首先,通过步骤11的第一抛光工艺中的抛光去除该膜的上部117(图7)。在步骤13中,例如,当抛光该膜的上部117时,设置终点以被检测,由此使SiO2膜113的表面平整化到一定程度。
一旦检测到终点(在S13中为是),就停止提供第一抛光剂,并且在步骤15的第二抛光工艺时同时使用水进行抛光和打磨。
在步骤17的第三抛光工艺进一步抛光该膜的剩余下部分115,以由此平整化该表面,并且使该膜削薄到预定的厚度。在步骤19中,例如,当将该膜的下部115削薄到预定厚度时,设定终点以被检测。一旦检测到终点(在S19中为是),就停止提供第二抛光剂。
根据这些工序,获得了图8所示的半导体器件。
而且在该实施例中,抛光SiO2膜113的工艺具有提供在步骤11和步骤17之间的步骤15,由此可以获得与第一实施例相同的效果。如果将上述的工序应用到作为层间绝缘膜的SiO2膜113的抛光工艺,则可以进一步提高SiO2膜113的面内均匀性,并由此可以提高平坦性。
参考附图以上的段落说明了本发明的实施例,其中这些实施例仅是本发明的实例,允许采用不同于以上描述的各个结构。
例如,以上的实施例说明了用于形成在硅衬底101上的绝缘膜的CMP工艺的示范性情形,其中本发明的制造方法不仅可应用于绝缘膜的CMP工艺,而且可应用于导电膜的CMP工艺。
[实例]
(实例)
在以平面角度,具有形成在其上的多个800μm×800μm四方形块的Si晶片上,顺序地形成SiN膜和SiO2膜(600nm厚),其中每个块都具有布置成10行×10列的小四方形沟槽(总计100),并且通过CMP去除SiO2膜。该抛光工序与参考图9在前描述的抛光工序相同,其中这里采用的具体条件如下:
第一抛光工艺(S11):二氧化铈浆料、6psi、35秒;
第二抛光工艺(S15):纯水、1psi、15秒;和
第三抛光工艺(S17):二氧化铈浆料、3psi、75秒。
在第一和第三抛光工艺中使用了相同的二氧化铈浆料。
图10是示出抛光之后的晶片的表面条件的图。在该实施例中,可以在晶片的整个表面上以稳定的方式抛光SiO2膜。如图10所示,在晶片的表面上没有发现抛光残留物。
(比较例)
与该实例不同,连续进行了第一和第三抛光工艺,而没有提供在其间的第二抛光工艺。图11是示出抛光之后的晶片条件的图。如图11所示,根据比较例的方法在晶片的表面上发现了SiO2膜的抛光残留物207。
显而易见的是,本发明不限于以上的实施例,可修改和改变而不脱离本发明的范围和精神。

Claims (8)

1.一种半导体器件的制造方法,包括:
在半导体衬底上或上方形成第一绝缘膜;和
对所述第一绝缘膜进行化学机械抛光,其中所述化学机械抛光进一步包括:
第一抛光工艺,其抛光所述第一绝缘膜,同时提供包含磨粒、和由表面活性剂或聚合物盐组成的添加剂的第一抛光剂;
第二抛光工艺,其在所述第一抛光工艺之后,打磨抛光垫同时通过提供能够溶解所述添加剂但不含磨粒也不含由表面活性剂或聚合物盐组成的添加剂的液体来抛光所述第一绝缘膜;和
第三抛光工艺,其在所述第二抛光工艺之后,进一步抛光所述第一绝缘膜同时提供包含磨粒和由表面活性剂或聚合物盐组成的添加剂的第二抛光剂,但不提供所述液体;以及
在形成所述第一绝缘膜的工艺之前,形成第二绝缘膜与所述半导体衬底的上部接触;和
在形成第二绝缘膜的工艺之后,并在形成所述第一绝缘膜的工艺之前,选择性地去除所述第二绝缘膜和所述半导体衬底的预定部分,以由此形成从所述第二绝缘膜到所述半导体衬底的内部部分的深度范围的凹面部分,
其中,形成所述第一绝缘膜的工艺是形成所述第一绝缘膜以填充所述凹面部分的工艺,和
在所述第三抛光工艺中,去除所述凹面部分外部的区域中形成在所述第二绝缘膜上的所述第一绝缘膜,以由此暴露出所述第二绝缘膜的表面。
2.如权利要求1所述的半导体器件的制造方法,
其中所述液体为水。
3.如权利要求1所述的半导体器件的制造方法,
其中所述磨粒是二氧化铈或硅石磨粒。
4.如权利要求1所述的半导体器件的制造方法,
其中所述第二抛光剂与所述第一抛光剂相同。
5.如权利要求1所述的半导体器件的制造方法,
其中所述第二抛光工艺中的抛光压力被调节为1psi或以下。
6.如权利要求1所述的半导体器件的制造方法,
其中所述第一绝缘膜为SiO2膜。
7.如权利要求1所述的半导体器件的制造方法,
其中所述第一绝缘膜为SiO2膜,且所述第二绝缘膜为SiN膜。
8.如权利要求1所述的半导体器件的制造方法,
其中,所述第一抛光工艺是平整化所述第一绝缘膜的工艺;和
所述第三抛光工艺是进一步抛光所述平整化后的第一绝缘膜的工艺。
CNB2007101291019A 2006-07-11 2007-07-11 半导体器件的制造方法 Expired - Fee Related CN100521108C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006190196A JP2008021704A (ja) 2006-07-11 2006-07-11 半導体装置の製造方法
JP2006190196 2006-07-11

Publications (2)

Publication Number Publication Date
CN101106085A CN101106085A (zh) 2008-01-16
CN100521108C true CN100521108C (zh) 2009-07-29

Family

ID=38949793

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2007101291019A Expired - Fee Related CN100521108C (zh) 2006-07-11 2007-07-11 半导体器件的制造方法

Country Status (3)

Country Link
US (1) US20080014751A1 (zh)
JP (1) JP2008021704A (zh)
CN (1) CN100521108C (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102610509A (zh) * 2010-12-22 2012-07-25 拉碧斯半导体株式会社 元件间分离层的形成方法
CN102610509B (zh) * 2010-12-22 2016-12-14 拉碧斯半导体株式会社 元件间分离层的形成方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5261065B2 (ja) * 2008-08-08 2013-08-14 シャープ株式会社 半導体装置の製造方法
JP2011071215A (ja) * 2009-09-24 2011-04-07 Toshiba Corp 研磨方法および半導体装置の製造方法
CN103377912B (zh) * 2012-04-23 2016-08-17 中国科学院微电子研究所 浅沟槽隔离化学机械平坦化方法
CN110838436A (zh) * 2019-11-06 2020-02-25 上海新阳半导体材料股份有限公司 一种湿制程工艺及应用

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11156718A (ja) * 1997-11-21 1999-06-15 Sony Corp 研磨装置および研磨方法
JP2000216120A (ja) * 1999-01-27 2000-08-04 Mitsubishi Electric Corp 研磨装置およびこれを用いた半導体装置の製造方法
JP2003530713A (ja) * 2000-04-11 2003-10-14 キャボット マイクロエレクトロニクス コーポレイション 酸化ケイ素の優先除去系
US6866793B2 (en) * 2002-09-26 2005-03-15 University Of Florida Research Foundation, Inc. High selectivity and high planarity dielectric polishing
US6984166B2 (en) * 2003-08-01 2006-01-10 Chartered Semiconductor Manufacturing Ltd. Zone polishing using variable slurry solid content
JP3897030B2 (ja) * 2004-04-26 2007-03-22 セイコーエプソン株式会社 半導体装置の製造方法
JP2006135072A (ja) * 2004-11-05 2006-05-25 Fujimi Inc 研磨方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102610509A (zh) * 2010-12-22 2012-07-25 拉碧斯半导体株式会社 元件间分离层的形成方法
CN102610509B (zh) * 2010-12-22 2016-12-14 拉碧斯半导体株式会社 元件间分离层的形成方法

Also Published As

Publication number Publication date
US20080014751A1 (en) 2008-01-17
JP2008021704A (ja) 2008-01-31
CN101106085A (zh) 2008-01-16

Similar Documents

Publication Publication Date Title
US6946397B2 (en) Chemical mechanical polishing process with reduced defects in a copper process
US6887137B2 (en) Chemical mechanical polishing slurry and chemical mechanical polishing method using the same
US6429134B1 (en) Method of manufacturing semiconductor device
CN1322555C (zh) 半导体器件的制造方法
JP2015147938A (ja) 誘電性CMPスラリーにおけるCsOHの使用
US20120196442A1 (en) Chemical mechanical polishing method
CN100521108C (zh) 半导体器件的制造方法
KR100692472B1 (ko) 반도체 장치의 제조 방법과 반도체 장치
WO1999046081A1 (en) Multi-step chemical mechanical polishing process and device
WO2000002235A1 (en) Method of planarizing integrated circuits
US6984582B2 (en) Method of making semiconductor device by polishing with intermediate clean polishing
CN101081488A (zh) 混合式化学机械抛光工艺的线上控制方法
CN100464394C (zh) 使用cmp的半导体器件的制造方法
US6190999B1 (en) Method for fabricating a shallow trench isolation structure
CN107369618B (zh) 晶圆的平坦化方法
CN101244536A (zh) 基板抛光方法、半导体装置及其制造方法
US20080314872A1 (en) Chemical-Mechanical Polishing Compositions Containing Aspartame And Methods Of Making And Using The Same
US6616510B2 (en) Chemical mechanical polishing method for copper
US7109117B2 (en) Method for chemical mechanical polishing of a shallow trench isolation structure
KR100831256B1 (ko) 반도체 소자의 cmp 향상 방법
CN101134286A (zh) 复合式化学机械研磨法与浅沟槽隔离结构的制造方法
JP2000357674A (ja) 集積回路チップおよび平面化方法
US20080242198A1 (en) Multi-step planarizing and polishing method
CN116175298A (zh) 半导体深接触孔结构研磨方法
US7544618B2 (en) Two-step chemical mechanical polishing process

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CO., LTD.

Free format text: FORMER OWNER: NEC CORP.

Effective date: 20101123

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20101123

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: NEC Corp.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090729

Termination date: 20130711