JP2003152093A - 集積回路をｄｃおよびｒｆ遮蔽する方法構造 - Google Patents
集積回路をｄｃおよびｒｆ遮蔽する方法構造Info
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Abstract
(57)【要約】 （修正有）
【課題】 集積回路をＤＣおよびＲＦ遮蔽する方法と構
造を提供すること。 【解決手段】 組み合わせられて集積回路デバイスを形
成する回路を電磁気的に遮蔽するための方法であって、
第１の半導体基板を供給するステップと土台構造を第１
の半導体基板２に親水性結合させるステップを含む。土
台構造は導電性材料によって囲まれた隔離型シリコン・
アイランド５０を含む。この土台構造は第２の半導体基
板の上側部分に不純物領域を注入することによって第２
の半導体基板上に形成されてもよい。結合させた後、土
台構造は第２の半導体基板の残り部分から土台構造を隔
てる不純物領域の境界に沿ってクラックを広げることに
よって第２の基板の残り部分から分離することができ
る。さらに，隔離されたシリコン・アイランドないしア
イランド群の上に導電性のカバーを形成するステップを
含む
造を提供すること。 【解決手段】 組み合わせられて集積回路デバイスを形
成する回路を電磁気的に遮蔽するための方法であって、
第１の半導体基板を供給するステップと土台構造を第１
の半導体基板２に親水性結合させるステップを含む。土
台構造は導電性材料によって囲まれた隔離型シリコン・
アイランド５０を含む。この土台構造は第２の半導体基
板の上側部分に不純物領域を注入することによって第２
の半導体基板上に形成されてもよい。結合させた後、土
台構造は第２の半導体基板の残り部分から土台構造を隔
てる不純物領域の境界に沿ってクラックを広げることに
よって第２の基板の残り部分から分離することができ
る。さらに，隔離されたシリコン・アイランドないしア
イランド群の上に導電性のカバーを形成するステップを
含む
Description
【０００１】
【発明の属する技術分野】本発明は、最も一般的には半
導体集積回路デバイスに関する。より詳細には、本発明
は、集積回路をＤＣおよびＲＦ遮蔽する方法と構造に関
する。
導体集積回路デバイスに関する。より詳細には、本発明
は、集積回路をＤＣおよびＲＦ遮蔽する方法と構造に関
する。
【０００２】
【従来の技術】現在、集積度を増大させて半導体加工産
業が進歩するにつれて、集積回路はさらに普遍的に同じ
チップ上にアナログ回路とデジタル回路の両方を含むよ
うになっている。同一チップ上にアナログ回路とデジタ
ル回路の両方が配置されて集積回路を形成すると、２つ
のタイプの回路の間で無視できない寄生結合が発生す
る。結果として、回路の性能は劣化する。したがって、
そのような結合を最小限にすることが望ましい。集積回
路はまた、１つのチップ上に様々なアナログ回路を含む
ように形成されることもあり、それらは互いに隔絶でき
ることが好都合である。例えば、チップ上に形成された
アナログ送信回路は同一チップ上に形成されたアナログ
受信回路を飽和させて受信装置を役立たなくするのに充
分なパワーを発生することもあり得る。したがって、そ
のような不本意な寄生結合を防止するためにアナログ回
路を同一チップ上に形成された他のアナログ回路から隔
絶することもやはり望ましい。概して言うと、同一チッ
プ上に配置されて集積回路を形成するように組み合わさ
れた様々なアナログおよびデジタルの構成要素に対して
ＤＣとＲＦの両方の隔絶を供給することが望ましい。
業が進歩するにつれて、集積回路はさらに普遍的に同じ
チップ上にアナログ回路とデジタル回路の両方を含むよ
うになっている。同一チップ上にアナログ回路とデジタ
ル回路の両方が配置されて集積回路を形成すると、２つ
のタイプの回路の間で無視できない寄生結合が発生す
る。結果として、回路の性能は劣化する。したがって、
そのような結合を最小限にすることが望ましい。集積回
路はまた、１つのチップ上に様々なアナログ回路を含む
ように形成されることもあり、それらは互いに隔絶でき
ることが好都合である。例えば、チップ上に形成された
アナログ送信回路は同一チップ上に形成されたアナログ
受信回路を飽和させて受信装置を役立たなくするのに充
分なパワーを発生することもあり得る。したがって、そ
のような不本意な寄生結合を防止するためにアナログ回
路を同一チップ上に形成された他のアナログ回路から隔
絶することもやはり望ましい。概して言うと、同一チッ
プ上に配置されて集積回路を形成するように組み合わさ
れた様々なアナログおよびデジタルの構成要素に対して
ＤＣとＲＦの両方の隔絶を供給することが望ましい。
【０００３】寄生結合を最小限にしてかつ様々なアナロ
グおよびデジタル構成要素を互いに隔絶するためのこれ
までの試みには、拡散ないし注入により形成される低抵
抗の埋め込み層、および酸化物で満たしたトレンチを備
えたシリコン・オン・インシュレータ基板が含まれる。
しかしながら、低抵抗埋め込み層は垂直方向導通面に欠
け、したがって部分的な横方向の隔絶を供給するに過ぎ
ない。さらに、埋め込み層を形成するために従来使用さ
れてきた材料の抵抗は金属のような優れた導体よりも実
質的に大きく、したがってこれらの従来の材料は最適な
ＲＦ遮蔽を充分に供給できない。酸化物充満トレンチを
備えたＳＯＩ基板は優れたＤＣ隔離を供給するが、しか
し誘電性隔離材料は電磁場の伝播にとって完全な媒体で
ある。それだけで、酸化物充満トレンチを備えたＳＯＩ
基板を使用することの欠点は、ほぼＲＦ隔離を提供しな
いことにある。
グおよびデジタル構成要素を互いに隔絶するためのこれ
までの試みには、拡散ないし注入により形成される低抵
抗の埋め込み層、および酸化物で満たしたトレンチを備
えたシリコン・オン・インシュレータ基板が含まれる。
しかしながら、低抵抗埋め込み層は垂直方向導通面に欠
け、したがって部分的な横方向の隔絶を供給するに過ぎ
ない。さらに、埋め込み層を形成するために従来使用さ
れてきた材料の抵抗は金属のような優れた導体よりも実
質的に大きく、したがってこれらの従来の材料は最適な
ＲＦ遮蔽を充分に供給できない。酸化物充満トレンチを
備えたＳＯＩ基板は優れたＤＣ隔離を供給するが、しか
し誘電性隔離材料は電磁場の伝播にとって完全な媒体で
ある。それだけで、酸化物充満トレンチを備えたＳＯＩ
基板を使用することの欠点は、ほぼＲＦ隔離を提供しな
いことにある。
【０００４】したがって、ＲＦとＤＣの遮蔽を提供する
方法および装置が期待されることがわかる。さらに特定
すると、望まれているのは集積回路を形成するように組
み合わされる様々なアナログおよびデジタル回路を互い
に隔絶する方法および構造である。
方法および装置が期待されることがわかる。さらに特定
すると、望まれているのは集積回路を形成するように組
み合わされる様々なアナログおよびデジタル回路を互い
に隔絶する方法および構造である。
【０００５】
【発明が解決しようとする課題】これら等々の目的を達
成するため、およびその目的の見地から、本発明は半導
体集積回路デバイスを構成する構成要素のＤＣおよび電
磁気的遮蔽を供給するための方法と構造を指向するもの
である。さらに特定すると、本発明は基板にわたって形
成され、側方および下方を導電性材料で囲まれたシリコ
ン・アイランドを供給することを目指す。集積回路デバ
イスの様々な半導体デバイスはそのシリコン・アイラン
ド上に形成される。シリコン・アイランドは、様々なデ
バイス相互接続構成要素を形成するようにも使用される
導電性フィルムの別々の部分を使用して上から個々にま
たはグループとして封入されてもよい。いくつかのシリ
コン・アイランドを集積回路デバイスを形成するように
組み合わせてもよい。１つのシリコン・アイランド上に
形成されたアナログ構成要素は他のシリコン・アイラン
ド上に形成された他のアナログないしデジタル構成要素
から遮蔽される。
成するため、およびその目的の見地から、本発明は半導
体集積回路デバイスを構成する構成要素のＤＣおよび電
磁気的遮蔽を供給するための方法と構造を指向するもの
である。さらに特定すると、本発明は基板にわたって形
成され、側方および下方を導電性材料で囲まれたシリコ
ン・アイランドを供給することを目指す。集積回路デバ
イスの様々な半導体デバイスはそのシリコン・アイラン
ド上に形成される。シリコン・アイランドは、様々なデ
バイス相互接続構成要素を形成するようにも使用される
導電性フィルムの別々の部分を使用して上から個々にま
たはグループとして封入されてもよい。いくつかのシリ
コン・アイランドを集積回路デバイスを形成するように
組み合わせてもよい。１つのシリコン・アイランド上に
形成されたアナログ構成要素は他のシリコン・アイラン
ド上に形成された他のアナログないしデジタル構成要素
から遮蔽される。
【０００６】本方法には第１の基板の形成、第２の基板
上での土台構造の形成、それから親水性結合工程を使用
した土台構造の第１の基板への連結が含まれる。
上での土台構造の形成、それから親水性結合工程を使用
した土台構造の第１の基板への連結が含まれる。
【０００７】本発明は添付の図面と関連させて読むとき
の以下の詳細説明から最もよく理解される。普通の実施
方法によると、図面の様々な特徴構造は一定尺度ではな
いことを強調する。対照的に、様々な特徴構造の寸法は
明瞭化のために任意に拡大ないし縮小される。図面を通
じて類似した番号は類似した特徴構造を表わす。
の以下の詳細説明から最もよく理解される。普通の実施
方法によると、図面の様々な特徴構造は一定尺度ではな
いことを強調する。対照的に、様々な特徴構造の寸法は
明瞭化のために任意に拡大ないし縮小される。図面を通
じて類似した番号は類似した特徴構造を表わす。
【０００８】
【課題を解決するための手段】本発明は、電磁気的に互
いに遮蔽された様々な回路によって構成される集積回路
を作製する方法および構造を供給する。本発明は基板の
上に形成されたいくつかの分離され、導電性材料によっ
て側方と下方を囲まれたシリコン・アイランドを供給す
る。１つのシリコン・アイランド上に形成されたアナロ
グ回路は他のシリコン・アイランド上に形成された他の
アナログないしデジタル回路から遮蔽される。ＤＣとＲ
Ｆの両方の遮蔽が達成される。様々なアイランドが組み
合わされて集積回路デバイスまたは他の半導体製品を形
成する。言い換えると、様々なアイランドが組み合わさ
って「チップ」を形成する。
いに遮蔽された様々な回路によって構成される集積回路
を作製する方法および構造を供給する。本発明は基板の
上に形成されたいくつかの分離され、導電性材料によっ
て側方と下方を囲まれたシリコン・アイランドを供給す
る。１つのシリコン・アイランド上に形成されたアナロ
グ回路は他のシリコン・アイランド上に形成された他の
アナログないしデジタル回路から遮蔽される。ＤＣとＲ
Ｆの両方の遮蔽が達成される。様々なアイランドが組み
合わされて集積回路デバイスまたは他の半導体製品を形
成する。言い換えると、様々なアイランドが組み合わさ
って「チップ」を形成する。
【０００９】好ましい実施形態では、シリコン・アイラ
ンド上および内に形成されたデバイス構成要素および回
路を導電性のカバーで封入することによってさらなる遮
蔽を達成することもできる。個々のアイランドが覆われ
てもよいし、またはカバーがシリコン・アイランドのグ
ループにわたって広がることもある。カバーには上部導
電層、および様々な回路を形成および相互接続するのに
も使用される多様な相互接続金属層を使用して形成され
ることが好ましい側部導電性壁が含まれる。シリコン・
アイランドにわたって形成される様々な絶縁層内で、ト
レンチまたは直列経路が封入されたシリコン・アイラン
ドないしシリコン・アイランドのグループを覆って形成
される構造を取り巻く周辺部に形成されることもある。
導電性カバーの導電性側壁は連続的であっても不連続で
あってもよい。いずれのケースでも、導電性カバーの導
電性側壁を通して開口ないし開口群が形成されることが
あり、それにより導電性の相互接続ワイヤが導電性カバ
ーの側壁を通って延び、封入されて遮蔽された構成要素
に電気的に接することが可能になる。
ンド上および内に形成されたデバイス構成要素および回
路を導電性のカバーで封入することによってさらなる遮
蔽を達成することもできる。個々のアイランドが覆われ
てもよいし、またはカバーがシリコン・アイランドのグ
ループにわたって広がることもある。カバーには上部導
電層、および様々な回路を形成および相互接続するのに
も使用される多様な相互接続金属層を使用して形成され
ることが好ましい側部導電性壁が含まれる。シリコン・
アイランドにわたって形成される様々な絶縁層内で、ト
レンチまたは直列経路が封入されたシリコン・アイラン
ドないしシリコン・アイランドのグループを覆って形成
される構造を取り巻く周辺部に形成されることもある。
導電性カバーの導電性側壁は連続的であっても不連続で
あってもよい。いずれのケースでも、導電性カバーの導
電性側壁を通して開口ないし開口群が形成されることが
あり、それにより導電性の相互接続ワイヤが導電性カバ
ーの側壁を通って延び、封入されて遮蔽された構成要素
に電気的に接することが可能になる。
【００１０】単離されたシリコン・アイランドを形成す
るための工程には、第１の基板の供給と第２の基板上に
形成された土台構造の供給、その後の第２の基板の土台
構造の第１の基板への連結が含まれる。第１の基板を第
２の基板の土台構造に連結するために親水性の結合方法
が使用される。その後、第２の基板のバルクが土台構造
から分離され、最も好ましくは、イオン・注入により第
２の基板内に形成されて土台構造を含む不純物層の境界
に沿って熱を加えて広げたクラックに沿って分離され
る。他の分離技術を別法として利用することができる。
親水性の結合技術およびイオン注入による不純物層の境
界に沿って広がるクラックに沿って基板を分割する技術
の両方は、「Ｓｍａｒｔ Ｃｕｔ：Ａ Ｐｒｏｍｉｓｉ
ｎｇ Ｎｅｗ ＳＯＩ Ｍａｔｅｒｉａｌ Ｔｅｃｈｎ
ｏｌｏｇｙ」、Ｍ．Ｂｒｕｅｌ，ｅｔ ａｌ．、１７８
Ｐｒｏｃｅｅｄｉｎｇｓ、１９９５、ＩＥＥＥ Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃ
ｅ、Ｏｃｔｏｂｅｒ １９９５でバルクのパターン化さ
れていない基板に関して教示されており、ここではその
内容が参考文献で取り入れられている。本発明の新方式
の方法および構造は以下の図から最もよく理解される。
るための工程には、第１の基板の供給と第２の基板上に
形成された土台構造の供給、その後の第２の基板の土台
構造の第１の基板への連結が含まれる。第１の基板を第
２の基板の土台構造に連結するために親水性の結合方法
が使用される。その後、第２の基板のバルクが土台構造
から分離され、最も好ましくは、イオン・注入により第
２の基板内に形成されて土台構造を含む不純物層の境界
に沿って熱を加えて広げたクラックに沿って分離され
る。他の分離技術を別法として利用することができる。
親水性の結合技術およびイオン注入による不純物層の境
界に沿って広がるクラックに沿って基板を分割する技術
の両方は、「Ｓｍａｒｔ Ｃｕｔ：Ａ Ｐｒｏｍｉｓｉ
ｎｇ Ｎｅｗ ＳＯＩ Ｍａｔｅｒｉａｌ Ｔｅｃｈｎ
ｏｌｏｇｙ」、Ｍ．Ｂｒｕｅｌ，ｅｔ ａｌ．、１７８
Ｐｒｏｃｅｅｄｉｎｇｓ、１９９５、ＩＥＥＥ Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃ
ｅ、Ｏｃｔｏｂｅｒ １９９５でバルクのパターン化さ
れていない基板に関して教示されており、ここではその
内容が参考文献で取り入れられている。本発明の新方式
の方法および構造は以下の図から最もよく理解される。
【００１１】
【発明の実施の形態】図１は第１の基板２を示す断面図
である。好ましい実施形態では、第１の基板２はシリコ
ン・ウェハであってもよいが、しかしガリウム砒素のよ
うな他の適切な半導体基板が場合によっては使用される
ことがある。絶縁層４が第１の基板２上に形成され第１
の表面６を有する。絶縁層４は熱酸化または他の技術に
よって形成される二酸化ケイ素フィルムであってもよ
い。場合によっては、絶縁層４は他の従来の誘電体材料
で従来の作製方法によって形成されることもある。
である。好ましい実施形態では、第１の基板２はシリコ
ン・ウェハであってもよいが、しかしガリウム砒素のよ
うな他の適切な半導体基板が場合によっては使用される
ことがある。絶縁層４が第１の基板２上に形成され第１
の表面６を有する。絶縁層４は熱酸化または他の技術に
よって形成される二酸化ケイ素フィルムであってもよ
い。場合によっては、絶縁層４は他の従来の誘電体材料
で従来の作製方法によって形成されることもある。
【００１２】図２は第２の基板１０を示す断面図であ
る。第２の基板１０は第２の表面１２を有する。好まし
い実施形態では第２の基板１０はシリコン・ウェハであ
るが、しかし場合によっては他の半導体材料が使用され
ることもある。第２の基板１０は＜１００＞ないし＜１
１１＞面に沿って主表面を有するシリコン基板であって
もよい。好ましい実施形態では、第２の基板１０は第１
の基板２と同じ横方向寸法８および同じ形状を有するよ
うに選択されるであろう。例えば各々は従来の８インチ
のウェハであってもよい。
る。第２の基板１０は第２の表面１２を有する。好まし
い実施形態では第２の基板１０はシリコン・ウェハであ
るが、しかし場合によっては他の半導体材料が使用され
ることもある。第２の基板１０は＜１００＞ないし＜１
１１＞面に沿って主表面を有するシリコン基板であって
もよい。好ましい実施形態では、第２の基板１０は第１
の基板２と同じ横方向寸法８および同じ形状を有するよ
うに選択されるであろう。例えば各々は従来の８インチ
のウェハであってもよい。
【００１３】ここで図３を参照すると、第２の基板１０
に第２の表面１２を通して水素ないしその他の不活性原
子を導入するために、矢印１８で示されたイオン注入工
程が使用される。このイオン注入工程は第２の基板１０
の上部分内に不純物領域１４を形成する。不純物領域１
４は下側境界１６を有し、深さ２０を有する。例示的な
実施形態によると、深さ２０は２から４ミクロンの範囲
であってもよいが、しかし場合によっては他の深さが使
用されることもある。好ましい実施形態では深さ２０は
３ミクロン程度であってもよい。土台構造が不純物領域
１４内部に形成され、後になって、最も有利な場合には
下側境界１６に沿って広げられるクラックに沿って第２
の基板１０のバルクから分離されることを後に示す。
に第２の表面１２を通して水素ないしその他の不活性原
子を導入するために、矢印１８で示されたイオン注入工
程が使用される。このイオン注入工程は第２の基板１０
の上部分内に不純物領域１４を形成する。不純物領域１
４は下側境界１６を有し、深さ２０を有する。例示的な
実施形態によると、深さ２０は２から４ミクロンの範囲
であってもよいが、しかし場合によっては他の深さが使
用されることもある。好ましい実施形態では深さ２０は
３ミクロン程度であってもよい。土台構造が不純物領域
１４内部に形成され、後になって、最も有利な場合には
下側境界１６に沿って広げられるクラックに沿って第２
の基板１０のバルクから分離されることを後に示す。
【００１４】不純物領域１４の形成後に、従来の処理技
術を使用して不純物領域１４内にトレンチ２２が形成さ
れる。トレンチ２２はトレンチ底部２４を有し、様々な
例示的実施形態によると２から３ミクロンの範囲の深さ
まで形成されることがある。図示しないが好ましい実施
形態によると、トレンチ２２の深さ２８は不純物領域１
４の深さ２０と等しいであろう。トレンチ２２の幅２６
は様々な例示的な実施形態によって異なることもあり、
概して１から３ミクロンの範囲内に収まるであろう。
術を使用して不純物領域１４内にトレンチ２２が形成さ
れる。トレンチ２２はトレンチ底部２４を有し、様々な
例示的実施形態によると２から３ミクロンの範囲の深さ
まで形成されることがある。図示しないが好ましい実施
形態によると、トレンチ２２の深さ２８は不純物領域１
４の深さ２０と等しいであろう。トレンチ２２の幅２６
は様々な例示的な実施形態によって異なることもあり、
概して１から３ミクロンの範囲内に収まるであろう。
【００１５】ここで図５を参照すると、導電性フィルム
３２がトレンチ２２を満たして形成される。導電性フィ
ルム３２は高融点を有して低抵抗のフィルムであるよう
に選択される。好ましい実施形態ではタングステン、Ｗ
が使用されてもよい。他の例示的な実施形態によると、
ニッケルあるいは多結晶シリコンのような他の材料が使
用されることもある。導電性フィルム３２の厚さ３４は
トレンチ２２を完全に満たし、また、図６で示されるで
あろうが、その後に実行される平坦化処理の後に第２の
表面１２にわたって連続性も維持するように選択され
る。導電性フィルム３２はトレンチ充満部分３６を有す
る。例示的な実施形態によると、導電性フィルム３２の
形成に先だって場合によっては酸化物のライナー・フィ
ルムが基板上に形成されることがある。酸化物ライナー
・フィルム３０は第２の基板１２上およびトレンチ２２
内に、熱酸化のような従来の方法を使用して形成するこ
とができる。酸化物ライナー・フィルム３０は構造を通
過して外部拡散するのを防止することに役立つかもしれ
ない。その後の図では、随意追加の酸化物ライナー・フ
ィルム３０を示さないし、したがって導電性フィルム３
２がトレンチ底部２４に接するように延びるトレンチ充
満部分３６を含むように示されるであろう。
３２がトレンチ２２を満たして形成される。導電性フィ
ルム３２は高融点を有して低抵抗のフィルムであるよう
に選択される。好ましい実施形態ではタングステン、Ｗ
が使用されてもよい。他の例示的な実施形態によると、
ニッケルあるいは多結晶シリコンのような他の材料が使
用されることもある。導電性フィルム３２の厚さ３４は
トレンチ２２を完全に満たし、また、図６で示されるで
あろうが、その後に実行される平坦化処理の後に第２の
表面１２にわたって連続性も維持するように選択され
る。導電性フィルム３２はトレンチ充満部分３６を有す
る。例示的な実施形態によると、導電性フィルム３２の
形成に先だって場合によっては酸化物のライナー・フィ
ルムが基板上に形成されることがある。酸化物ライナー
・フィルム３０は第２の基板１２上およびトレンチ２２
内に、熱酸化のような従来の方法を使用して形成するこ
とができる。酸化物ライナー・フィルム３０は構造を通
過して外部拡散するのを防止することに役立つかもしれ
ない。その後の図では、随意追加の酸化物ライナー・フ
ィルム３０を示さないし、したがって導電性フィルム３
２がトレンチ底部２４に接するように延びるトレンチ充
満部分３６を含むように示されるであろう。
【００１６】ここで図６を参照すると、導電性フィルム
３２を平坦化して導電性フィルム３２の平坦上部表面３
８を形成するために平坦化処理が実行される。化学的機
械的研磨（ＣＭＰ）のような従来の研磨技術が平坦化の
ために使用されてもよい。他の例示的な実施形態による
と他の平坦化技術が使用されることもある。
３２を平坦化して導電性フィルム３２の平坦上部表面３
８を形成するために平坦化処理が実行される。化学的機
械的研磨（ＣＭＰ）のような従来の研磨技術が平坦化の
ために使用されてもよい。他の例示的な実施形態による
と他の平坦化技術が使用されることもある。
【００１７】図７は導電性フィルム３２の平坦上部表面
３８にわたって形成された誘電体フィルム４０を示す。
好ましい実施形態では、誘電体フィルム４０は従来の方
法を使用して形成された酸化物フィルムであってもよい
が、場合によっては他の誘電体フィルムが使用されるこ
ともある。例示的な実施形態によると誘電体フィルム４
０もまた平坦化され、実質的に平坦な誘電体表面４２を
有するであろう。誘電体フィルム４０もやはり平坦化処
理後の厚さ４４を有し、それは様々な例示的な実施形態
によって異なり、０．５から４ミクロンの範囲であって
もよい。この時点で土台構造９０はシリコンの不純物領
域１４、誘電体フィルム４０、およびシリコンの不純物
領域１４に形成されたトレンチ２２に延びる導電性フィ
ルム３２を有する。誘電体表面４２が図１に示される第
１の基板２の第１の表面６に連結されるであろうことが
わかるであろう。この親水性結合技術はＭ．Ｂｒｕｅ
ｌ，ｅｔ ａｌ．の報告で検討されている通りである。
親水性結合技術に先だって、誘電体フィルム４０の誘電
体表面４２と第１の基板２の第１の表面６の各々が従来
のＲＣＡ洗浄に晒されることが好ましい。土台構造９０
が第１の基板２に連結された後に下側境界１６に沿って
土台構造９０が第２の基板１０のバルクから分離される
ことは後に示されるであろう。
３８にわたって形成された誘電体フィルム４０を示す。
好ましい実施形態では、誘電体フィルム４０は従来の方
法を使用して形成された酸化物フィルムであってもよい
が、場合によっては他の誘電体フィルムが使用されるこ
ともある。例示的な実施形態によると誘電体フィルム４
０もまた平坦化され、実質的に平坦な誘電体表面４２を
有するであろう。誘電体フィルム４０もやはり平坦化処
理後の厚さ４４を有し、それは様々な例示的な実施形態
によって異なり、０．５から４ミクロンの範囲であって
もよい。この時点で土台構造９０はシリコンの不純物領
域１４、誘電体フィルム４０、およびシリコンの不純物
領域１４に形成されたトレンチ２２に延びる導電性フィ
ルム３２を有する。誘電体表面４２が図１に示される第
１の基板２の第１の表面６に連結されるであろうことが
わかるであろう。この親水性結合技術はＭ．Ｂｒｕｅ
ｌ，ｅｔ ａｌ．の報告で検討されている通りである。
親水性結合技術に先だって、誘電体フィルム４０の誘電
体表面４２と第１の基板２の第１の表面６の各々が従来
のＲＣＡ洗浄に晒されることが好ましい。土台構造９０
が第１の基板２に連結された後に下側境界１６に沿って
土台構造９０が第２の基板１０のバルクから分離される
ことは後に示されるであろう。
【００１８】図８はひっくり返されて第１の基板２に連
結された第２の基板１０の土台構造９０を示すものであ
る。さらに特定すると、基板は互いに位置合わせされ、
第１の基板２の絶縁層４の第１の表面６が、第２の基板
１０の上に形成された土台構造９０の誘電体フィルム４
０の誘電体表面４２に親水的に連結される。親水性結合
は室温下で行なうことが好ましい。好ましい実施形態で
は、第１の基板２と第２の基板１０の各々は同じ横方向
寸法を有するであろう。これは概して横方向寸法８に示
されており、第１の基板２と第２の基板１０について等
しく示されている。しかしながら、横方向寸法８が代表
的なものに過ぎず、図８が第１の基板２と第２の基板１
０の一部を表わすに過ぎないこともまた理解されるべき
である。概して言うと、例えば６インチのウェハは６イ
ンチのウェハに、１２インチのウェハは１２インチのウ
ェハに、互いにウェハを平坦に位置合わせして、連結さ
れることが好ましい。連結した表面は外見上ボイド・フ
リーである。次に、第２の基板１０のバルクが不純物領
域１４の下側境界１６に沿って土台構造９０から分離さ
れる。
結された第２の基板１０の土台構造９０を示すものであ
る。さらに特定すると、基板は互いに位置合わせされ、
第１の基板２の絶縁層４の第１の表面６が、第２の基板
１０の上に形成された土台構造９０の誘電体フィルム４
０の誘電体表面４２に親水的に連結される。親水性結合
は室温下で行なうことが好ましい。好ましい実施形態で
は、第１の基板２と第２の基板１０の各々は同じ横方向
寸法を有するであろう。これは概して横方向寸法８に示
されており、第１の基板２と第２の基板１０について等
しく示されている。しかしながら、横方向寸法８が代表
的なものに過ぎず、図８が第１の基板２と第２の基板１
０の一部を表わすに過ぎないこともまた理解されるべき
である。概して言うと、例えば６インチのウェハは６イ
ンチのウェハに、１２インチのウェハは１２インチのウ
ェハに、互いにウェハを平坦に位置合わせして、連結さ
れることが好ましい。連結した表面は外見上ボイド・フ
リーである。次に、第２の基板１０のバルクが不純物領
域１４の下側境界１６に沿って土台構造９０から分離さ
れる。
【００１９】ここで図９を参照すると、（図８に示した
ような）不純物領域１４の下側境界１６に沿ってクラッ
クを広げ、図９に示したように土台構造９０を第２の基
板１０のバルクから分離するためにマイクロ・クリーブ
法による処理を使用することが好ましい。連結ウェハの
この２段階熱処理工程はクラックを広げるのに使用する
ことが好ましく、Ｂｒｕｅｌ，ｅｔ ａｌ．の報告に記
載されている。他の例示的な実施形態によると、土台構
造９０が第１の基板２に連結された後、土台構造９０を
第２の基板１０のバルクから分離するために他の技術を
使用することができる。例えば背面研削、ラップ研磨、
エッチ・バック、および切削技術が使用されるかもしれ
ない。示した例示的な実施形態では、分割の後、導電性
フィルム３２のトレンチ充満部分３６はここで上部表面
として示した下側境界１６まで延びることはない。これ
は不純物領域１４の深さ２０がトレンチ２２の深さ２８
よりも大きいせいである。したがって、導電性フィルム
３２のトレンチ充満部分３６の区域が構造の上部に露出
するように下側境界１６下げるために研磨処理が実行さ
れるであろう。好ましい実施形態では、トレンチ充満部
分３６は下側境界１６まで延び、それがこの時点では上
部表面であり、したがって分離工程の後に上部表面１６
を下げるための研磨工程は必要でなくなる。
ような）不純物領域１４の下側境界１６に沿ってクラッ
クを広げ、図９に示したように土台構造９０を第２の基
板１０のバルクから分離するためにマイクロ・クリーブ
法による処理を使用することが好ましい。連結ウェハの
この２段階熱処理工程はクラックを広げるのに使用する
ことが好ましく、Ｂｒｕｅｌ，ｅｔ ａｌ．の報告に記
載されている。他の例示的な実施形態によると、土台構
造９０が第１の基板２に連結された後、土台構造９０を
第２の基板１０のバルクから分離するために他の技術を
使用することができる。例えば背面研削、ラップ研磨、
エッチ・バック、および切削技術が使用されるかもしれ
ない。示した例示的な実施形態では、分割の後、導電性
フィルム３２のトレンチ充満部分３６はここで上部表面
として示した下側境界１６まで延びることはない。これ
は不純物領域１４の深さ２０がトレンチ２２の深さ２８
よりも大きいせいである。したがって、導電性フィルム
３２のトレンチ充満部分３６の区域が構造の上部に露出
するように下側境界１６下げるために研磨処理が実行さ
れるであろう。好ましい実施形態では、トレンチ充満部
分３６は下側境界１６まで延び、それがこの時点では上
部表面であり、したがって分離工程の後に上部表面１６
を下げるための研磨工程は必要でなくなる。
【００２０】図１０はそのような研磨工程が実行された
後の図９に示した構造を示すものである。或る例示的な
実施形態によるとＣＭＰを使用することがある。場合に
よっては図１０に示した構造を作製するために、背面研
削、ラップ研磨、エッチ・バック、およびその他の切削
技術のような他の研磨技術が使用されることもある。図
１０は下げられるかまたは研磨された上部表面４６を示
しており、これは垂直方向の導電性材料５６の上部表面
４８および隔離されたシリコン・アイランド５０の上部
表面５２を有する。したがって隔離されたシリコン・ア
イランド５０は下方向では導電性フィルム３２の下方部
分５４によって囲まれ、側方で周囲方向では導電性フィ
ルム３２の垂直部分５６によって囲まれる。図１０の二
次元的描写では中央に配置されたシリコン・アイランド
５０の２つの対向する側部だけが示されているが、シリ
コン・アイランド５０の全側縁部は導電性フィルム３２
の垂直区画５６と境界を接している。この時点で土台構
造９０は導電性フィルム３２と隔離シリコン・アイラン
ド５０を有するシリコンの不純物領域１４とで構成され
る上部分、および誘電体フィルム４０で形成される底部
分を有する。
後の図９に示した構造を示すものである。或る例示的な
実施形態によるとＣＭＰを使用することがある。場合に
よっては図１０に示した構造を作製するために、背面研
削、ラップ研磨、エッチ・バック、およびその他の切削
技術のような他の研磨技術が使用されることもある。図
１０は下げられるかまたは研磨された上部表面４６を示
しており、これは垂直方向の導電性材料５６の上部表面
４８および隔離されたシリコン・アイランド５０の上部
表面５２を有する。したがって隔離されたシリコン・ア
イランド５０は下方向では導電性フィルム３２の下方部
分５４によって囲まれ、側方で周囲方向では導電性フィ
ルム３２の垂直部分５６によって囲まれる。図１０の二
次元的描写では中央に配置されたシリコン・アイランド
５０の２つの対向する側部だけが示されているが、シリ
コン・アイランド５０の全側縁部は導電性フィルム３２
の垂直区画５６と境界を接している。この時点で土台構
造９０は導電性フィルム３２と隔離シリコン・アイラン
ド５０を有するシリコンの不純物領域１４とで構成され
る上部分、および誘電体フィルム４０で形成される底部
分を有する。
【００２１】図１１は、その上に多数の隔離シリコン・
アイランド５０を有する第１の基板２を示すものであ
る。誘電体層４０／４は元々の絶縁層４に親水性結合さ
れた元々の誘電体フィルム４０を表わす。研磨上部表面
４６は導電性フィルム３２の上部表面４８の部分とシリ
コン・アイランド５０の上部表面５２とを有する。シリ
コン・アイランド５０の各々は横方向の周囲を導電性フ
ィルム３２の垂直部分５６によって囲まれ、そして下方
を導電性フィルム３２の下方部分５４によって囲まれ
る。したがって、シリコン・アイランド５０が互いから
隔離され、互いから電磁気的に遮蔽されることが理解で
きる。したがって、シリコン・アイランド５０のうちの
１つに形成されたアナログ回路は、例えば別のシリコン
・アイランド５０に形成されたデジタル回路から電磁気
的に遮蔽されるであろう。アナログないしデジタル回路
により、トランジスタのようないくつかの半導体デバイ
スが組み合わさってアナログないしデジタル回路を形成
することが意味される。さらに一般的には、或る１つの
シリコン・アイランド５０に形成されたアナログないし
デジタル回路は他のシリコン・アイランド５０に形成さ
れた他のアナログないしデジタル回路から遮蔽される。
アイランド５０を有する第１の基板２を示すものであ
る。誘電体層４０／４は元々の絶縁層４に親水性結合さ
れた元々の誘電体フィルム４０を表わす。研磨上部表面
４６は導電性フィルム３２の上部表面４８の部分とシリ
コン・アイランド５０の上部表面５２とを有する。シリ
コン・アイランド５０の各々は横方向の周囲を導電性フ
ィルム３２の垂直部分５６によって囲まれ、そして下方
を導電性フィルム３２の下方部分５４によって囲まれ
る。したがって、シリコン・アイランド５０が互いから
隔離され、互いから電磁気的に遮蔽されることが理解で
きる。したがって、シリコン・アイランド５０のうちの
１つに形成されたアナログ回路は、例えば別のシリコン
・アイランド５０に形成されたデジタル回路から電磁気
的に遮蔽されるであろう。アナログないしデジタル回路
により、トランジスタのようないくつかの半導体デバイ
スが組み合わさってアナログないしデジタル回路を形成
することが意味される。さらに一般的には、或る１つの
シリコン・アイランド５０に形成されたアナログないし
デジタル回路は他のシリコン・アイランド５０に形成さ
れた他のアナログないしデジタル回路から遮蔽される。
【００２２】シリコン・アイランド５０の数は集積回路
デバイスを形成するように組み合わされてもよい。その
ような集積回路デバイスはいかなる数の隔離シリコン・
アイランド５０から形成されることも可能であり、それ
らの各々がアナログ回路、デジタル回路、または両方を
その上に含み得る。図１１に示したように周囲と下方を
導電性フィルム３２によって囲まれているがゆえにシリ
コン・アイランド５０は互いから実質的に電磁的遮蔽を
されているが、導電性のカバーを形成して個々のシリコ
ン・アイランド５０ないしシリコン・アイランド５０の
グループを封入することによって追加的な電磁的遮蔽を
得ることができる。例示的な導電性のカバーは図１２に
示されている。
デバイスを形成するように組み合わされてもよい。その
ような集積回路デバイスはいかなる数の隔離シリコン・
アイランド５０から形成されることも可能であり、それ
らの各々がアナログ回路、デジタル回路、または両方を
その上に含み得る。図１１に示したように周囲と下方を
導電性フィルム３２によって囲まれているがゆえにシリ
コン・アイランド５０は互いから実質的に電磁的遮蔽を
されているが、導電性のカバーを形成して個々のシリコ
ン・アイランド５０ないしシリコン・アイランド５０の
グループを封入することによって追加的な電磁的遮蔽を
得ることができる。例示的な導電性のカバーは図１２に
示されている。
【００２３】図１２は、シリコン・アイランド５０を封
入、したがって遮蔽する、例示的な導電性のカバーの断
面図である。導電性カバー８０はそれを通過する電磁気
放射を抑制することができる。そのような導電性カバー
８０が単に範例に過ぎず、また別の実施形態によっては
導電性カバー８０がシリコン・アイランド５０のグルー
プを覆うように形成されてもよいことは理解されるはず
である。導電性カバー８０は導電性カバー層６０と導電
性側壁５８を含む。導電性側壁５８はお互いに位置合わ
せされた多重導電性層で形成されてもよい。例示的な実
施形態では、この多重導電性層は第１の金属層６２、第
２の金属層６６、および第３の金属層７０であるかもし
れない。導電性側壁５８の部分を形成するのに加えて、
第１の金属層６２、第２の金属層６０および第３の金属
層７０の各々は好都合な場合にはシリコン・アイランド
５０に形成される半導体デバイスの部分を形成し、かつ
相互接続するのに使用されることがある。
入、したがって遮蔽する、例示的な導電性のカバーの断
面図である。導電性カバー８０はそれを通過する電磁気
放射を抑制することができる。そのような導電性カバー
８０が単に範例に過ぎず、また別の実施形態によっては
導電性カバー８０がシリコン・アイランド５０のグルー
プを覆うように形成されてもよいことは理解されるはず
である。導電性カバー８０は導電性カバー層６０と導電
性側壁５８を含む。導電性側壁５８はお互いに位置合わ
せされた多重導電性層で形成されてもよい。例示的な実
施形態では、この多重導電性層は第１の金属層６２、第
２の金属層６６、および第３の金属層７０であるかもし
れない。導電性側壁５８の部分を形成するのに加えて、
第１の金属層６２、第２の金属層６０および第３の金属
層７０の各々は好都合な場合にはシリコン・アイランド
５０に形成される半導体デバイスの部分を形成し、かつ
相互接続するのに使用されることがある。
【００２４】導電性カバー８０が、下方部分５４および
垂直部分５６と連携して、シリコン・アイランド５０お
よびシリコン・アイランド５０の上ないし内に形成され
たすべてのデバイス、回路または構成要素（図示せず）
を封入することは見てとれる。好ましい実施形態では、
第１の誘電体層６４、第２の誘電体層６８、および第３
の誘電体層７２のような誘電体層の連なりはうまくシリ
コン・アイランド５０上に形成することが可能であり、
様々なデバイス特徴構造および誘電体層を通って延びる
相互接続リードを含むであろう。好ましい実施形態でか
つダマシン法を使用すると、封入されることが望ましい
シリコン・アイランドないしシリコン・アイランドのグ
ループの周囲の境界に沿った誘電体層の各々に開口をう
まく形成することができる。各々の開口の形成後に、ア
ルミニウムやタングステンのような従来の導電性材料が
開口を充填するのに使用されてもよい。図１３および１
４で見られるように、開口は封入されるシリコン・アイ
ランドないしアイランド群の周囲に延びる連続的なトレ
ンチであってもよく、または開口は封入されることが望
ましいシリコン・アイランドないしシリコン・アイラン
ドのグループの周縁に沿って延びる直線状のアレーに形
成された開口を介して密に間隔をおいた列であってもよ
い。いずれのケースでも、開口はその後に従来の方法を
使用して導電性材料で充填され、導電性側壁５８を形成
する。またやはりいずれのケースでも、導電性側壁５８
は封入されるシリコン・アイランド５０ないしシリコン
・アイランドのグループの周囲に沿って延び、下方に延
びて垂直部分５６に突き当たる。それだけで、図１２の
描写は単一のシリコン・アイランド５０上に形成された
導電性カバー８０の概して中央部分に沿ってとられた断
面図であることが理解される。
垂直部分５６と連携して、シリコン・アイランド５０お
よびシリコン・アイランド５０の上ないし内に形成され
たすべてのデバイス、回路または構成要素（図示せず）
を封入することは見てとれる。好ましい実施形態では、
第１の誘電体層６４、第２の誘電体層６８、および第３
の誘電体層７２のような誘電体層の連なりはうまくシリ
コン・アイランド５０上に形成することが可能であり、
様々なデバイス特徴構造および誘電体層を通って延びる
相互接続リードを含むであろう。好ましい実施形態でか
つダマシン法を使用すると、封入されることが望ましい
シリコン・アイランドないしシリコン・アイランドのグ
ループの周囲の境界に沿った誘電体層の各々に開口をう
まく形成することができる。各々の開口の形成後に、ア
ルミニウムやタングステンのような従来の導電性材料が
開口を充填するのに使用されてもよい。図１３および１
４で見られるように、開口は封入されるシリコン・アイ
ランドないしアイランド群の周囲に延びる連続的なトレ
ンチであってもよく、または開口は封入されることが望
ましいシリコン・アイランドないしシリコン・アイラン
ドのグループの周縁に沿って延びる直線状のアレーに形
成された開口を介して密に間隔をおいた列であってもよ
い。いずれのケースでも、開口はその後に従来の方法を
使用して導電性材料で充填され、導電性側壁５８を形成
する。またやはりいずれのケースでも、導電性側壁５８
は封入されるシリコン・アイランド５０ないしシリコン
・アイランドのグループの周囲に沿って延び、下方に延
びて垂直部分５６に突き当たる。それだけで、図１２の
描写は単一のシリコン・アイランド５０上に形成された
導電性カバー８０の概して中央部分に沿ってとられた断
面図であることが理解される。
【００２５】図１３は導電性カバー８０の１つの側壁５
８に沿ってとった断面を示す。図１３は３層の別個の導
電性フィルム６２、６６、および７０から成る導電性カ
バー８０の例示的な導電性側壁５８を示しており、それ
らは実質的に連続していてしたがって連続導電性側壁を
形成する。導電性フィルム６２、６６、および７０はそ
れぞれの誘電体層内に形成されたトレンチ開口（図示せ
ず）の中にうまく形成することができる。導電性側壁５
８は下方に延び、シリコン・アイランド（図示せず）を
取り囲む垂直部分５６に接触する。
８に沿ってとった断面を示す。図１３は３層の別個の導
電性フィルム６２、６６、および７０から成る導電性カ
バー８０の例示的な導電性側壁５８を示しており、それ
らは実質的に連続していてしたがって連続導電性側壁を
形成する。導電性フィルム６２、６６、および７０はそ
れぞれの誘電体層内に形成されたトレンチ開口（図示せ
ず）の中にうまく形成することができる。導電性側壁５
８は下方に延び、シリコン・アイランド（図示せず）を
取り囲む垂直部分５６に接触する。
【００２６】図１４は範例の導電性カバー８０のまた別
の範例の側壁５８に沿ってとった断面を示す。図１４に
示した範例の導電性側壁５８では、不連続の特徴構造で
導電性側壁５８が示されている。第２の金属層６６は側
壁５８の中央部分を除いて連続層を形成するが、第１の
金属層６２と第３の金属層７０の各々は第３の金属層７
０の充満経路７４および第１の金属層６２の充満経路７
６のような充満経路の直線状アレーを形成する。導電性
カバー８０の導電性側壁５８の中央部分では、導電性の
相互接続リード７８が形成され、図１４に描かれた平面
の中と外に延びる。導電性の相互接続リード７８は封入
構造内に形成された構成要素、デバイス、および回路
の、閉鎖構造外の特徴構造、例えば遮蔽された別のシリ
コン・アイランドないしシリコン・アイランドのグルー
プに封入された特徴構造に対する電気的結合を供給す
る。開口が導電性側壁に形成されるとき、そのような開
口が絶縁材料で充填されることは理解される。
の範例の側壁５８に沿ってとった断面を示す。図１４に
示した範例の導電性側壁５８では、不連続の特徴構造で
導電性側壁５８が示されている。第２の金属層６６は側
壁５８の中央部分を除いて連続層を形成するが、第１の
金属層６２と第３の金属層７０の各々は第３の金属層７
０の充満経路７４および第１の金属層６２の充満経路７
６のような充満経路の直線状アレーを形成する。導電性
カバー８０の導電性側壁５８の中央部分では、導電性の
相互接続リード７８が形成され、図１４に描かれた平面
の中と外に延びる。導電性の相互接続リード７８は封入
構造内に形成された構成要素、デバイス、および回路
の、閉鎖構造外の特徴構造、例えば遮蔽された別のシリ
コン・アイランドないしシリコン・アイランドのグルー
プに封入された特徴構造に対する電気的結合を供給す
る。開口が導電性側壁に形成されるとき、そのような開
口が絶縁材料で充填されることは理解される。
【００２７】本発明が示した実施形態に限定されること
を意図していないことは強調されるべきである。図１３
および１４の各々に示した導電性側壁は単に範例に過ぎ
ないことを意図したものである。側壁を形成するために
多様な程度の導電性材料を組み合わせることができる。
様々な導電性材料を使用することも可能である。充満経
路および連続的金属ラインの様々な構造もやはり使用可
能である。その上さらに、図１４に示した導電性の相互
接続リード７８のような相互接続リードを許容するため
に多数の開口がいかなる導電性側壁５８にも作製可能で
あり、導電性カバー８０内に封入された構成要素への電
気的結合を供給する。導電性カバー８０の不連続の導電
性側壁５８はそれでも適切なＤＣおよびＲＦ遮蔽を供給
するのに役立つ。いくつかの例示的な実施形態で、導電
性カバー８０を不必要にすることができることもやはり
強調されるべきである。
を意図していないことは強調されるべきである。図１３
および１４の各々に示した導電性側壁は単に範例に過ぎ
ないことを意図したものである。側壁を形成するために
多様な程度の導電性材料を組み合わせることができる。
様々な導電性材料を使用することも可能である。充満経
路および連続的金属ラインの様々な構造もやはり使用可
能である。その上さらに、図１４に示した導電性の相互
接続リード７８のような相互接続リードを許容するため
に多数の開口がいかなる導電性側壁５８にも作製可能で
あり、導電性カバー８０内に封入された構成要素への電
気的結合を供給する。導電性カバー８０の不連続の導電
性側壁５８はそれでも適切なＤＣおよびＲＦ遮蔽を供給
するのに役立つ。いくつかの例示的な実施形態で、導電
性カバー８０を不必要にすることができることもやはり
強調されるべきである。
【００２８】これまでの説明は単に本発明の原理を図解
説明するものである。したがって当業者が、ここでは明
確に説明ないし提示されていないけれども本発明の原理
を具現化し、その範囲と精神に含まれる様々な配列を工
夫できることは分かるであろう。その上さらに、すべて
の実施例およびここで引用した制約的な言いまわしは主
として、技術の推進のために考案人らが貢献する本発明
および概念を特に教示する目的で意図するものであっ
て、そのような特に引用した実施例および制約に限定さ
れるものでないと解釈されるべきである。
説明するものである。したがって当業者が、ここでは明
確に説明ないし提示されていないけれども本発明の原理
を具現化し、その範囲と精神に含まれる様々な配列を工
夫できることは分かるであろう。その上さらに、すべて
の実施例およびここで引用した制約的な言いまわしは主
として、技術の推進のために考案人らが貢献する本発明
および概念を特に教示する目的で意図するものであっ
て、そのような特に引用した実施例および制約に限定さ
れるものでないと解釈されるべきである。
【００２９】さらに、ここで本発明の原理、態様および
実施形態、ならびにそれらの特定の実施例を引用するす
べての記述はそれらの構造と機能の同等物をも包含する
ように意図されている。加えて、そのような同等物が現
在知られているもの、ならびに将来開発される同等物す
なわち構造にかかわらず同じ機能を果たす開発素子すべ
ての両方を含むことも意図される。それだけで、本発明
は示した詳細に限定されることを意図されていない。む
しろ、様々な改造および追加が本発明から逸脱すること
なく、特許請求の範囲と同等の範囲内で詳細について為
され得る。したがって、添付の特許請求の範囲がそのよ
うな改造および変形を、本発明の精神と範囲内である限
り網羅することを意図するものである。
実施形態、ならびにそれらの特定の実施例を引用するす
べての記述はそれらの構造と機能の同等物をも包含する
ように意図されている。加えて、そのような同等物が現
在知られているもの、ならびに将来開発される同等物す
なわち構造にかかわらず同じ機能を果たす開発素子すべ
ての両方を含むことも意図される。それだけで、本発明
は示した詳細に限定されることを意図されていない。む
しろ、様々な改造および追加が本発明から逸脱すること
なく、特許請求の範囲と同等の範囲内で詳細について為
され得る。したがって、添付の特許請求の範囲がそのよ
うな改造および変形を、本発明の精神と範囲内である限
り網羅することを意図するものである。
【図１】第１の基板を示す断面図である。
【図２】第２の基板を示す断面図である。
【図３】上側の不純物層を形成するために注入処理が使
用された後の第２の基板を示す断面図である。
用された後の第２の基板を示す断面図である。
【図４】不純物層内に形成されたトレンチを示す第２の
基板の断面図である。
基板の断面図である。
【図５】酸化物層と導電性フィルムが追加された後の、
図４に示した第２の基板の断面図である。
図４に示した第２の基板の断面図である。
【図６】上部表面を平坦化するために平坦化技術を施さ
れた後の、図５に示した第２の基板の断面図である。
れた後の、図５に示した第２の基板の断面図である。
【図７】誘電体フィルムが追加された後の、図６に示し
た第２の基板の断面図である。
た第２の基板の断面図である。
【図８】ひっくり返された配置で図１に示した第１の基
板に結合された、図７に示した第２の基板を示す断面図
である。
板に結合された、図７に示した第２の基板を示す断面図
である。
【図９】第２の基板を部分的に除去した後の、図８に示
した構造の断面図である。
した構造の断面図である。
【図１０】平坦化技術が施された後の、図９に示した構
造の断面図である。
造の断面図である。
【図１１】基板上に形成され、下方および横方向を導電
性材料によって取り囲まれたシリコン・アイランドの透
視断面図である。
性材料によって取り囲まれたシリコン・アイランドの透
視断面図である。
【図１２】隔離されたシリコン・アイランドの上に形成
された例示的な導電性カバーの断面図である。
された例示的な導電性カバーの断面図である。
【図１３】例示的な導電性カバーの側壁に沿ってとられ
た断面図である。
た断面図である。
【図１４】導電性カバーの別の例示的な側壁に沿ってと
られた断面図である。
られた断面図である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 トニー ジィー． アイヴァノヴ
アメリカ合衆国 32836 フロリダ，オー
ランド，ディルスバーグ コート 7743
(72)発明者 マイケル エス． キャロル
アメリカ合衆国 32837 フロリダ，オー
ランド，メアゲート サークル 13112
(72)発明者 ランビア シング
アメリカ合衆国 32835 フロリダ，オー
ランド，モニアー ウエイ 8005
Ｆターム(参考） 5F032 AA03 AA06 AA35 AA47 AA63
AA77 BA05 CA11 DA02 DA22
DA71 DA78
5F038 BH10 BH11 DF12 EZ01 EZ02
EZ11 EZ13 EZ15 EZ20
Claims (14)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成され、その上に形成された半導
体デバイスを有するシリコン・アイランドとを含み、前
記シリコン・アイランドの各々が周囲と下方を導電性材
料によって囲まれている半導体製品。 - 【請求項２】 前記導電性材料が、シリコン基板上に配
置された絶縁層上に配置される、請求項１に記載の半導
体製品。 - 【請求項３】 前記半導体製品が集積回路を含み、前記
シリコン・アイランドのうちの少なくとも１つが、その
上に形成されたアナログ回路を含み、前記シリコン・ア
イランドのうちの少なくとも１つが、その上に形成され
たデジタル回路を含む、請求項１に記載の半導体製品。 - 【請求項４】 前記半導体製品が集積回路を含み、前記
シリコン・アイランドのうちの少なくとも１つが、それ
を通って伝搬する電磁気放射を抑制することのできる導
電性の電磁気遮蔽によって覆われる、請求項１に記載の
半導体製品。 - 【請求項５】 前記導電性の電磁気遮蔽が、前記対応す
るシリコン・アイランド上に形成された上部導電層、お
よび前記上部導電層から延びて前記シリコン・アイラン
ドの周囲を取り巻く導電性材料へと至る前記導電性材料
を含む、請求項４に記載の半導体製品。 - 【請求項６】 前記半導体製品が集積回路を含み、前記
シリコン・アイランドの各々が、前記対応するシリコン
・アイランド上に形成された上部導電層と前記上部導電
層から延びて前記対応するシリコン・アイランドの周囲
を取り巻く導電性材料へと至る導電性側壁とを含む電磁
気遮蔽によって覆われ、前記導電性側壁が、それを通る
少なくとも１つの開口を有し、少なくとも１つの開口を
通って前記対応するカバー上に形成された前記半導体デ
バイスへの電気的接続を供給するための少なくとも１つ
の導電性の相互接続リードをさらに有する、請求項１に
記載の半導体製品。 - 【請求項７】 基板の第１の領域に形成された第１のト
ランジスタ・グループと前記基板の第２の領域に形成さ
れた第２のトランジスタ・グループとを有し、前記第１
のグループが前記第２のグループから電磁気的に遮蔽さ
れる集積回路デバイス。 - 【請求項８】 上部に形成された絶縁層を有し、上部表
面を有する半導体基板を供給するステップと、 各々が下方を導電性材料の水平区画によって隣接され、
横方向を前記導電性材料の垂直区画によって隣接されて
隔離されたシリコン区画を含む上部分と、誘電体フィル
ムで形成された底部分とを有する土台構造を供給するス
テップと、 前記土台構造の前記底部分を前記基板の前記上部表面に
結合させるステップとを含む、半導体製品を作製するた
めの方法。 - 【請求項９】 前記隔離されたシリコン区画内および上
の少なくとも１つに半導体デバイスを形成するステップ
をさらに含み、前記隔離シリコン区画が組み合わさって
集積回路を形成する、請求項８に記載の方法。 - 【請求項１０】 前記個々に隔離されたシリコン区画の
うちの少なくともいくつかを導電性材料で全体的に封入
するステップをさらに含む、請求項８に記載の方法。 - 【請求項１１】 全体的に封入する前記ステップが、封
入される各々の隔離シリコン区画に関して、前記隔離シ
リコン区画上での絶縁材料の形成ステップ、前記絶縁材
料上での導電性カバー層の形成ステップおよび前記導電
性カバー層から前記隔離シリコン区画に隣接する前記垂
直区画まで延びる側部導電性材料の形成ステップを含
み、 前記導電性材料、前記導電性カバー層および前記側部導
電性材料が組み合わさって前記隔離シリコン区画を電磁
気的に遮蔽する、請求項１０に記載の方法。 - 【請求項１２】 前記土台構造を供給する前記ステップ
が、その上部分としてひっくり返された配置で形成され
た前記土台構造を有するさらなる基板を供給するステッ
プを含み、前記土台構造を前記さらなる基板の他の部分
から分離するステップをさらに含む、請求項８に記載の
方法。 - 【請求項１３】 前記土台構造を供給する前記ステップ
が、上部表面を有する前記さらなる基板の供給ステッ
プ、前記さらなる基板の上側領域に水素を注入するステ
ップを含み、前記上側領域が下方の境界を有し、前記上
側領域内で前記上部表面から下方向に垂直に延びるトレ
ンチを形成するステップ、前記上部表面上で前記トレン
チを満たす前記導電性材料を形成するステップ、および
前記誘電体フィルムを前記導電性材料上に形成してそれ
により前記さらなる基板の上部分としてひっくり返され
た配置の前記土台構造を形成するステップを含み、 前記分離ステップが前記下方境界に沿って広げられたク
ラックに沿って前記土台構造を前記さらなる基板の他の
部分から分離するステップを含む、請求項１２に記載の
方法。 - 【請求項１４】 前記結合ステップが親水性結合を含
む、請求項８に記載の方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/911,364 US6844236B2 (en) | 2001-07-23 | 2001-07-23 | Method and structure for DC and RF shielding of integrated circuits |
| US09/911364 | 2001-07-23 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011084505A Division JP2011176339A (ja) | 2001-07-23 | 2011-04-06 | 集積回路をｄｃおよびｒｆ遮蔽する方法構造 |
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| Publication Number | Publication Date |
|---|---|
| JP2003152093A true JP2003152093A (ja) | 2003-05-23 |
| JP4834862B2 JP4834862B2 (ja) | 2011-12-14 |
Family
ID=25430129
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002213521A Expired - Fee Related JP4834862B2 (ja) | 2001-07-23 | 2002-07-23 | 集積回路をｄｃおよびｒｆ遮蔽する方法構造 |
| JP2011084505A Pending JP2011176339A (ja) | 2001-07-23 | 2011-04-06 | 集積回路をｄｃおよびｒｆ遮蔽する方法構造 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011084505A Pending JP2011176339A (ja) | 2001-07-23 | 2011-04-06 | 集積回路をｄｃおよびｒｆ遮蔽する方法構造 |
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| JP (2) | JP4834862B2 (ja) |
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| GB (1) | GB2382222B (ja) |
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|---|---|---|---|---|
| US6765296B2 (en) * | 2002-01-10 | 2004-07-20 | Chartered Semiconductor Manufacturing Ltd. | Via-sea layout integrated circuits |
| US7741696B2 (en) * | 2004-05-13 | 2010-06-22 | St-Ericsson Sa | Semiconductor integrated circuit including metal mesh structure |
| US7348666B2 (en) * | 2004-06-30 | 2008-03-25 | Endwave Corporation | Chip-to-chip trench circuit structure |
| US7411279B2 (en) * | 2004-06-30 | 2008-08-12 | Endwave Corporation | Component interconnect with substrate shielding |
| US7071530B1 (en) * | 2005-01-27 | 2006-07-04 | International Business Machines Corporation | Multiple layer structure for substrate noise isolation |
| DE102005046624B3 (de) * | 2005-09-29 | 2007-03-22 | Atmel Germany Gmbh | Verfahren zur Herstellung einer Halbleiteranordnung |
| US20080001262A1 (en) * | 2006-06-29 | 2008-01-03 | Telesphor Kamgaing | Silicon level solution for mitigation of substrate noise |
| US7687311B1 (en) * | 2008-11-13 | 2010-03-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for producing stackable dies |
| US9219298B2 (en) | 2013-03-15 | 2015-12-22 | International Business Machines Corporation | Removal of spurious microwave modes via flip-chip crossover |
| US9520547B2 (en) | 2013-03-15 | 2016-12-13 | International Business Machines Corporation | Chip mode isolation and cross-talk reduction through buried metal layers and through-vias |
| US10141271B1 (en) | 2017-03-17 | 2018-11-27 | CoolStar Technology, Inc. | Semiconductor device having enhanced high-frequency capability and methods for making same |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166539U (ja) * | 1985-04-05 | 1986-10-16 | ||
| JPH03126255A (ja) * | 1989-10-11 | 1991-05-29 | Nippondenso Co Ltd | 半導体装置の製造方法 |
| JPH04154147A (ja) * | 1990-10-17 | 1992-05-27 | Nippondenso Co Ltd | 半導体装置およびその製造方法 |
| JPH05211128A (ja) * | 1991-09-18 | 1993-08-20 | Commiss Energ Atom | 薄い半導体材料フィルムの製造方法 |
| JPH10209374A (ja) * | 1997-01-21 | 1998-08-07 | Murata Mfg Co Ltd | 集積化デバイス |
| JPH1167896A (ja) * | 1997-08-20 | 1999-03-09 | Denso Corp | 半導体基板の製造方法 |
| WO2000039854A1 (en) * | 1998-12-28 | 2000-07-06 | Telephus, Inc. | Coaxial type signal line and manufacturing method thereof |
| JP2000306993A (ja) * | 1999-04-22 | 2000-11-02 | Sony Corp | 多層基板の製造方法 |
| WO2001031705A1 (en) * | 1999-10-28 | 2001-05-03 | Koninklijke Philips Electronics N.V. | Methods for forming co-axial interconnect in a cmos process |
| WO2001031075A1 (en) * | 1999-10-28 | 2001-05-03 | SANDVIK AB;(publ) | Cemented carbide tool for woodworking |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3368113A (en) * | 1965-06-28 | 1968-02-06 | Westinghouse Electric Corp | Integrated circuit structures, and method of making same, including a dielectric medium for internal isolation |
| JPH0783050B2 (ja) * | 1985-06-21 | 1995-09-06 | 株式会社東芝 | 半導体素子の製造方法 |
| FR2605828A1 (fr) * | 1986-10-28 | 1988-04-29 | Univ Metz | Element de compensation de contraintes d'origine thermique ou mecanique, notamment pour circuit imprime, et procede de fabrication d'un tel element mis en oeuvre dans un circuit imprime |
| JPS6444039A (en) * | 1987-08-12 | 1989-02-16 | Hitachi Ltd | Dielectric isolation substrate |
| DE340959T1 (de) | 1988-05-06 | 1990-08-16 | Digital Equipment Corp., Maynard, Mass. | Schaltungschipspackung zum schuetzen gegen elektromagnetische interferenzen, elektrostatische entladungen und thermische und mechanische spannungen. |
| JP2767843B2 (ja) * | 1988-12-15 | 1998-06-18 | 日本電気株式会社 | アナログ・ディジタル混在集積回路 |
| US5306942A (en) * | 1989-10-11 | 1994-04-26 | Nippondenso Co., Ltd. | Semiconductor device having a shield which is maintained at a reference potential |
| JPH046875A (ja) * | 1990-04-24 | 1992-01-10 | Mitsubishi Materials Corp | シリコンウェーハ |
| US5091330A (en) * | 1990-12-28 | 1992-02-25 | Motorola, Inc. | Method of fabricating a dielectric isolated area |
| US5151769A (en) | 1991-04-04 | 1992-09-29 | General Electric Company | Optically patterned RF shield for an integrated circuit chip for analog and/or digital operation at microwave frequencies |
| JPH0637258A (ja) * | 1992-07-16 | 1994-02-10 | Kawasaki Steel Corp | 集積回路 |
| JPH07335835A (ja) * | 1994-06-08 | 1995-12-22 | Nippondenso Co Ltd | パルス回路及びアナログ回路混載の半導体集積回路装置 |
| JPH08274248A (ja) * | 1995-03-31 | 1996-10-18 | Nippon Telegr & Teleph Corp <Ntt> | 超広帯域集積回路装置 |
| KR970007397A (ko) * | 1995-07-24 | 1997-02-21 | 김광호 | 적응형 에스.티.시. 발생장치 및 그의 리미트 신호 발생 방법 |
| JP2000049286A (ja) * | 1996-01-29 | 2000-02-18 | Toshiba Microelectronics Corp | 半導体装置 |
| US5694300A (en) | 1996-04-01 | 1997-12-02 | Northrop Grumman Corporation | Electromagnetically channelized microwave integrated circuit |
| US5761053A (en) * | 1996-05-08 | 1998-06-02 | W. L. Gore & Associates, Inc. | Faraday cage |
| JP3159237B2 (ja) * | 1996-06-03 | 2001-04-23 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| TW399319B (en) * | 1997-03-19 | 2000-07-21 | Hitachi Ltd | Semiconductor device |
| JP2900908B2 (ja) * | 1997-03-31 | 1999-06-02 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR20010015544A (ko) * | 1997-07-10 | 2001-02-26 | 오노 시게오 | 면검사장치 및 방법 |
| JP3834426B2 (ja) * | 1997-09-02 | 2006-10-18 | 沖電気工業株式会社 | 半導体装置 |
| US6137693A (en) * | 1998-07-31 | 2000-10-24 | Agilent Technologies Inc. | High-frequency electronic package with arbitrarily-shaped interconnects and integral shielding |
| FR2787636B1 (fr) * | 1998-12-17 | 2001-03-16 | St Microelectronics Sa | Dispositif semi-conducteur avec substrat du type bicmos a decouplage de bruit |
| US6362075B1 (en) * | 1999-06-30 | 2002-03-26 | Harris Corporation | Method for making a diffused back-side layer on a bonded-wafer with a thick bond oxide |
| US6288426B1 (en) * | 2000-02-28 | 2001-09-11 | International Business Machines Corp. | Thermal conductivity enhanced semiconductor structures and fabrication processes |
| JP2001274190A (ja) * | 2000-03-28 | 2001-10-05 | Nec Corp | 半導体装置 |
| KR100396551B1 (ko) * | 2001-02-03 | 2003-09-03 | 삼성전자주식회사 | 웨이퍼 레벨 허메틱 실링 방법 |
| US6486534B1 (en) | 2001-02-16 | 2002-11-26 | Ashvattha Semiconductor, Inc. | Integrated circuit die having an interference shield |
| US6740959B2 (en) * | 2001-08-01 | 2004-05-25 | International Business Machines Corporation | EMI shielding for semiconductor chip carriers |
-
2001
- 2001-07-23 US US09/911,364 patent/US6844236B2/en not_active Expired - Lifetime
-
2002
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-
2011
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Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166539U (ja) * | 1985-04-05 | 1986-10-16 | ||
| JPH03126255A (ja) * | 1989-10-11 | 1991-05-29 | Nippondenso Co Ltd | 半導体装置の製造方法 |
| JPH04154147A (ja) * | 1990-10-17 | 1992-05-27 | Nippondenso Co Ltd | 半導体装置およびその製造方法 |
| JPH05211128A (ja) * | 1991-09-18 | 1993-08-20 | Commiss Energ Atom | 薄い半導体材料フィルムの製造方法 |
| JPH10209374A (ja) * | 1997-01-21 | 1998-08-07 | Murata Mfg Co Ltd | 集積化デバイス |
| JPH1167896A (ja) * | 1997-08-20 | 1999-03-09 | Denso Corp | 半導体基板の製造方法 |
| WO2000039854A1 (en) * | 1998-12-28 | 2000-07-06 | Telephus, Inc. | Coaxial type signal line and manufacturing method thereof |
| JP2002533954A (ja) * | 1998-12-28 | 2002-10-08 | テレポス・インコーポレーテッド | 同軸構造の信号線及びその製造方法 |
| JP2000306993A (ja) * | 1999-04-22 | 2000-11-02 | Sony Corp | 多層基板の製造方法 |
| WO2001031705A1 (en) * | 1999-10-28 | 2001-05-03 | Koninklijke Philips Electronics N.V. | Methods for forming co-axial interconnect in a cmos process |
| WO2001031075A1 (en) * | 1999-10-28 | 2001-05-03 | SANDVIK AB;(publ) | Cemented carbide tool for woodworking |
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