JP2767843B2 - アナログ・ディジタル混在集積回路 - Google Patents
アナログ・ディジタル混在集積回路Info
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- JP2767843B2 JP2767843B2 JP63317957A JP31795788A JP2767843B2 JP 2767843 B2 JP2767843 B2 JP 2767843B2 JP 63317957 A JP63317957 A JP 63317957A JP 31795788 A JP31795788 A JP 31795788A JP 2767843 B2 JP2767843 B2 JP 2767843B2
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アナログ回路とディジタル回路が同一半導
体基板上に形成されたアナログ・ディジタル混在集積回
路に関し、特にディジタル回路からのアナログ回路への
雑音飛び込みを防止するシールド電極構造に関する。
体基板上に形成されたアナログ・ディジタル混在集積回
路に関し、特にディジタル回路からのアナログ回路への
雑音飛び込みを防止するシールド電極構造に関する。
最近、BiCMOSプロセスを用いたアナログ・ディジタル
混在集積回路が開発されている。BiCMOSに於いては、CM
OS部の論理振幅がI2Lに比して大幅に大きいので、動作
周波数が大きくなるにつれて不要輻射が発生しアナログ
回路へ雑音となって飛び込む。この為アナログ回路のS/
Nが劣化するだけでなく、回路が誤動作する場合も生じ
ている。特に入力インピーダンスの大きい高感度の増幅
器を内蔵した場合は、ディジタル回路の雑音をシールド
することは必須である。
混在集積回路が開発されている。BiCMOSに於いては、CM
OS部の論理振幅がI2Lに比して大幅に大きいので、動作
周波数が大きくなるにつれて不要輻射が発生しアナログ
回路へ雑音となって飛び込む。この為アナログ回路のS/
Nが劣化するだけでなく、回路が誤動作する場合も生じ
ている。特に入力インピーダンスの大きい高感度の増幅
器を内蔵した場合は、ディジタル回路の雑音をシールド
することは必須である。
従来は、第５図（ａ）に示すように、アナログ部１−
２の第２層導電膜３をシールド電極として用いアナログ
回路全面に配置し、アナログ回路の第１層配線６に雑音
が飛び込むのを防止していた。
２の第２層導電膜３をシールド電極として用いアナログ
回路全面に配置し、アナログ回路の第１層配線６に雑音
が飛び込むのを防止していた。
第５図（ｂ）は第５図（ａ）の模式的構造断面図であ
り、２層配線の場合について図示している。左側にCMOS
ディジタル回路が形成され、右側にアナログ回路が形成
されている。
り、２層配線の場合について図示している。左側にCMOS
ディジタル回路が形成され、右側にアナログ回路が形成
されている。
CMOSディジタル回路の第１層配線６′又は第２層配線
３′から雑音が電波となって、アナログ回路へ飛び込む
がシールド電極である第２層導電膜３の存在によって、
第１層配線６は電気的にシールドされており、信号が伝
播している第１層配線６へは雑音が侵入しない。
３′から雑音が電波となって、アナログ回路へ飛び込む
がシールド電極である第２層導電膜３の存在によって、
第１層配線６は電気的にシールドされており、信号が伝
播している第１層配線６へは雑音が侵入しない。
上述した従来のシールド電極構造では、第１層配線と
第２層導電膜を分離する層間絶縁膜1bにピンホールがあ
ると第１層配線がシールド電極と短絡し不良となる。
第２層導電膜を分離する層間絶縁膜1bにピンホールがあ
ると第１層配線がシールド電極と短絡し不良となる。
第５図（ｃ）に模式的拡大構造断面図を示す。５は、
層間絶縁膜内に発生したピンホール又はクラックを示し
ており、この為第１層配線６と第２層導電膜が短絡し集
積回路全体は不良となる。
層間絶縁膜内に発生したピンホール又はクラックを示し
ており、この為第１層配線６と第２層導電膜が短絡し集
積回路全体は不良となる。
又、従来技術では第１層配線とシールド電極との間に
寄生容量が出来ており、この寄生容量によって動作不良
となる場合がある。例えば、第１層配線によってアナロ
グ回路用のMOSコンデンサの電極部を形成するがこの電
極部の面積は大きいので寄生容量値も大きな値となる。
従って、アナログ回路のMOSコンデンサに直列に寄生容
量が入ることによって容量値が変化したり信号が寄生容
量を通して電源に抜ける等の不具合が生じる。
寄生容量が出来ており、この寄生容量によって動作不良
となる場合がある。例えば、第１層配線によってアナロ
グ回路用のMOSコンデンサの電極部を形成するがこの電
極部の面積は大きいので寄生容量値も大きな値となる。
従って、アナログ回路のMOSコンデンサに直列に寄生容
量が入ることによって容量値が変化したり信号が寄生容
量を通して電源に抜ける等の不具合が生じる。
本発明の目的は、層間絶縁膜にピンホールやクラック
等があってもアナログ回路が短絡不良となる割合が極め
て少く、寄生容量によるアナログ回路の特性劣化の少な
いアナログ・ディジタル混在集積回路を提供することに
ある。
等があってもアナログ回路が短絡不良となる割合が極め
て少く、寄生容量によるアナログ回路の特性劣化の少な
いアナログ・ディジタル混在集積回路を提供することに
ある。
本発明は、同一半導体基板上にディジタル回路とアナ
ログ回路が多層配線を用いて形成されており、前記ディ
ジタル回路から前記アナログ回路への雑音飛び込みを防
止するシールド電極が前記多層配線を構成する最上層導
電膜で形成されたアナログ・ディジタル混在集積回路に
おいて、前記シールド電極は前記最上層導電膜により、
低インピーダンスとなる第１の配線群とこの第１の配線
群との間に迷路状欠落部を隔てた前記最上層導電膜の第
２の配線群とを用いて形成されることを特徴とする。
ログ回路が多層配線を用いて形成されており、前記ディ
ジタル回路から前記アナログ回路への雑音飛び込みを防
止するシールド電極が前記多層配線を構成する最上層導
電膜で形成されたアナログ・ディジタル混在集積回路に
おいて、前記シールド電極は前記最上層導電膜により、
低インピーダンスとなる第１の配線群とこの第１の配線
群との間に迷路状欠落部を隔てた前記最上層導電膜の第
２の配線群とを用いて形成されることを特徴とする。
次に本発明を実施例に沿って図面を参照して説明す
る。
る。
第１図（ａ）は、本発明の第１の実施例を示すチップ
の模式的平面図であり、左側部分にCMOSディジタル回路
が形成され、右側にアナログ回路が形成さている。
の模式的平面図であり、左側部分にCMOSディジタル回路
が形成され、右側にアナログ回路が形成さている。
アナログ回路の第２層導電膜３がシールド電極を形成
しており、多数の島状欠落部４−00〜４−38を有しメッ
シュ状に形成されている。雑音の高調波成分を1GHzとす
ると波長は30cmとなりメッシュのピッチを100μｍとす
るとピッチ間隔は波長の1/3000となり電磁波をシールド
するのに十分である。本構造の拡大断面図を第１図
（ｂ）に示すがピンホール５−１〜５−３（又はクラッ
ク）が層間絶縁膜1bに発生していても第１層配線と第２
層導電膜が短絡する可能性は小さくなることは明らかで
ある。本実施例の場合、第１層配線６と第２層のシール
ド電極（３）が短絡する条件は、第１層配線６と第２層
導電膜が重なり合っておりかつこの重なり部分にピンホ
ール又はクラックが発生した場合のみである。従って、
ピンホール又はクラックの発生率が従来と同一であって
もチップの良品率は大幅に向上する。シールド電極をバ
イアスして用いる場合、第１図（ａ）に示すように、電
源パッド７に直接接続すれば電源パッドに接線している
他の分岐配線が雑音によってふられることもなくシール
ドを行なうことが出来る。
しており、多数の島状欠落部４−00〜４−38を有しメッ
シュ状に形成されている。雑音の高調波成分を1GHzとす
ると波長は30cmとなりメッシュのピッチを100μｍとす
るとピッチ間隔は波長の1/3000となり電磁波をシールド
するのに十分である。本構造の拡大断面図を第１図
（ｂ）に示すがピンホール５−１〜５−３（又はクラッ
ク）が層間絶縁膜1bに発生していても第１層配線と第２
層導電膜が短絡する可能性は小さくなることは明らかで
ある。本実施例の場合、第１層配線６と第２層のシール
ド電極（３）が短絡する条件は、第１層配線６と第２層
導電膜が重なり合っておりかつこの重なり部分にピンホ
ール又はクラックが発生した場合のみである。従って、
ピンホール又はクラックの発生率が従来と同一であって
もチップの良品率は大幅に向上する。シールド電極をバ
イアスして用いる場合、第１図（ａ）に示すように、電
源パッド７に直接接続すれば電源パッドに接線している
他の分岐配線が雑音によってふられることもなくシール
ドを行なうことが出来る。
第２図は第１の実施例の変形を示すレイアウト図であ
り、第１層配線を高調波成分を含む雑音からシールドす
る為には、必ずしも厳密なメッシュ形状である必要はな
く、第２層導電膜３の迷路状欠落部９に、低インピーダ
ンスの布線の様に下層の第１層配線で構成するのが困難
な場合、最上位配線層の第２層配線８で構成することが
出来る。この場合、雑音は第２層配線８にも飛び込んで
くるがインピーダンスが低いので回路動作上、問題では
ない。
り、第１層配線を高調波成分を含む雑音からシールドす
る為には、必ずしも厳密なメッシュ形状である必要はな
く、第２層導電膜３の迷路状欠落部９に、低インピーダ
ンスの布線の様に下層の第１層配線で構成するのが困難
な場合、最上位配線層の第２層配線８で構成することが
出来る。この場合、雑音は第２層配線８にも飛び込んで
くるがインピーダンスが低いので回路動作上、問題では
ない。
第３図は本発明の第１の実施例の他の変形を示すレイ
アウト図である。
アウト図である。
この実施例は第２層導電膜にチャネル状欠落部を設け
ることにより、シールド電極をストライプ状に形成した
ものであり、かつ２つのくし形の第２層導電膜３−1,3
−２の組にし、それぞれを電源配線、接地配線にして、
シールド電極と電源配線（接地配線を含む）を兼用にす
ることが出来る。第１層配線とシールド電極との重なり
が少ないので両電極間で寄生的に出来る容量が少なくア
ナログ回路の電気的特性を大幅に改善することが出来
る。
ることにより、シールド電極をストライプ状に形成した
ものであり、かつ２つのくし形の第２層導電膜３−1,3
−２の組にし、それぞれを電源配線、接地配線にして、
シールド電極と電源配線（接地配線を含む）を兼用にす
ることが出来る。第１層配線とシールド電極との重なり
が少ないので両電極間で寄生的に出来る容量が少なくア
ナログ回路の電気的特性を大幅に改善することが出来
る。
スチルカメラのオートアイリス制御用ICにおいては、
光電流のセンス増幅器は10pA程度の電流の対数圧縮が必
要であるので、極めて雑音に対して敏感である。従来例
では十分な特性のものをうることが難しく、本発明を適
用すると良い結果が得られる。又、アナログ回路のう
ち、特に入力インピーダンスが高い増幅器や大きな増幅
率をもつ増幅器等雑音に対し敏感な部分のみに本発明を
適用することも可能である。
光電流のセンス増幅器は10pA程度の電流の対数圧縮が必
要であるので、極めて雑音に対して敏感である。従来例
では十分な特性のものをうることが難しく、本発明を適
用すると良い結果が得られる。又、アナログ回路のう
ち、特に入力インピーダンスが高い増幅器や大きな増幅
率をもつ増幅器等雑音に対し敏感な部分のみに本発明を
適用することも可能である。
この場合、他のアナログ回路の最上層配線は自由に配
線可能となるので配線を効率良く行なうことが出来、集
積度を向上することが出来る。
線可能となるので配線を効率良く行なうことが出来、集
積度を向上することが出来る。
第４図は本発明の第２の実施例の模式的平面図であ
る。
る。
シールド電極は、第２層配線３′−1,3′−２の外側
及び第１層配線６−１〜６−３の外側に配置している。
この実施例では第１層配線と第２層導電膜３からなるシ
ールド電極との重なりは殆んどないので、良品率はさら
に向上するばかりでなく寄生容量も少ないという利点が
ある。
及び第１層配線６−１〜６−３の外側に配置している。
この実施例では第１層配線と第２層導電膜３からなるシ
ールド電極との重なりは殆んどないので、良品率はさら
に向上するばかりでなく寄生容量も少ないという利点が
ある。
以上説明したように本発明は、最近急速に発展してき
たアナログ・ディジタル混在LSIに於いて、アナログ回
路を雑音から守る為のシールド電極の最上層導電膜に島
状又はチャネル状の欠落部を設けることによって、層間
絶縁膜のピンホール，クラック等によって第１層配線が
シールド電極と短絡し不良となるのを防止することが出
来るだけでなく、シールド電極と第１配線層間の寄生容
量を低減出来、アナログ回路の電気的特性も改善するこ
とが出来る。又、本発明は、プロセス上の工程増加もな
く、容易に従来の製造プロセスで実現することが出来
る。
たアナログ・ディジタル混在LSIに於いて、アナログ回
路を雑音から守る為のシールド電極の最上層導電膜に島
状又はチャネル状の欠落部を設けることによって、層間
絶縁膜のピンホール，クラック等によって第１層配線が
シールド電極と短絡し不良となるのを防止することが出
来るだけでなく、シールド電極と第１配線層間の寄生容
量を低減出来、アナログ回路の電気的特性も改善するこ
とが出来る。又、本発明は、プロセス上の工程増加もな
く、容易に従来の製造プロセスで実現することが出来
る。
第１図（ａ）及び（ｂ）は本発明の第１の実施例を示す
模式的平面図及び断面図、第２図及び第３図はいずれも
第１の実施例の変形を示す模式的平面図、第４図は第２
の実施例を示す模式的平面図、第５図（ａ），（ｂ）及
び（ｃ）はそれぞれ従来例を示す模式的平面図，断面図
及び部分拡大断面図である。 １……半導体チップ、１−１……CMOSディジタル部、１
−２……アナログ部、1a……半導体基板、1b……層間絶
縁膜、３……最上層導電膜、３′,3′−1,3′−２……
第２層配線、４−00〜４−38……島上欠落部、５−１〜
５−３……ピンホール、6,6′,6−１〜６−３……第１
層配線、７……電源パッド、８……第２層配線、９……
迷路状欠落部、10……チャネル状欠落部。
模式的平面図及び断面図、第２図及び第３図はいずれも
第１の実施例の変形を示す模式的平面図、第４図は第２
の実施例を示す模式的平面図、第５図（ａ），（ｂ）及
び（ｃ）はそれぞれ従来例を示す模式的平面図，断面図
及び部分拡大断面図である。 １……半導体チップ、１−１……CMOSディジタル部、１
−２……アナログ部、1a……半導体基板、1b……層間絶
縁膜、３……最上層導電膜、３′,3′−1,3′−２……
第２層配線、４−00〜４−38……島上欠落部、５−１〜
５−３……ピンホール、6,6′,6−１〜６−３……第１
層配線、７……電源パッド、８……第２層配線、９……
迷路状欠落部、10……チャネル状欠落部。
Claims (3)
- 【請求項１】同一半導体基板上にディジタル回路とアナ
ログ回路が多層配線を用いて形成されており、前記ディ
ジタル回路から前記アナログ回路への雑音飛び込みを防
止するシールド電極が前記多層配線を構成する最上層導
電膜で形成されたアナログ・ディジタル混在集積回路に
おいて、前記シールド電極は前記最上層導電膜により、
低インピーダンスとなる第１の配線群とこの第１の配線
群との間に迷路状欠落部を隔てた前記最上層導電膜の第
２の配線群とを用いて形成されることを特徴とするアナ
ログ・ディジタル混在集積回路。 - 【請求項２】同一半導体基板上にディジタル回路とアナ
ログ回路が多層配線を用いて形成されており、前記ディ
ジタル回路から前記アナログ回路への雑音飛び込みを防
止するシールド電極が前記多層配線を構成する最上層導
電膜で形成されたアナログ・ディジタル混在集積回路に
おいて、前記シールド電極は、前記最上層導電膜に、最
上層配線及び下層配線に対応する欠落部を設けてなるこ
とを特徴とするアナログ・ディジタル混在集積回路。 - 【請求項３】同一半導体基板上にディジタル回路とアナ
ログ回路が多層配線を用いて形成されており、前記ディ
ジタル回路から前記アナログ回路への雑音飛び込みを防
止するシールド電極が前記多層配線を構成する最上層導
電膜で形成されたアナログ・ディジタル混在集積回路に
おいて、前記シールド電極の少なくとも一部は前記最上
層導電膜により、第１の電源配線と第２の電源配線が互
いにくし形にかみ合うように配置されることを特徴とす
るアナログ・ディジタル混在集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317957A JP2767843B2 (ja) | 1988-12-15 | 1988-12-15 | アナログ・ディジタル混在集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317957A JP2767843B2 (ja) | 1988-12-15 | 1988-12-15 | アナログ・ディジタル混在集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02162755A JPH02162755A (ja) | 1990-06-22 |
| JP2767843B2 true JP2767843B2 (ja) | 1998-06-18 |
Family
ID=18093887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63317957A Expired - Lifetime JP2767843B2 (ja) | 1988-12-15 | 1988-12-15 | アナログ・ディジタル混在集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767843B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3195828B2 (ja) * | 1992-08-31 | 2001-08-06 | 三菱電機株式会社 | 半導体装置 |
| US6844236B2 (en) * | 2001-07-23 | 2005-01-18 | Agere Systems Inc. | Method and structure for DC and RF shielding of integrated circuits |
| JP4774248B2 (ja) * | 2005-07-22 | 2011-09-14 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
| JP6117352B2 (ja) * | 2013-05-30 | 2017-04-19 | 株式会社日立ハイテクノロジーズ | 荷電粒子線装置 |
| JP6565509B2 (ja) | 2015-09-08 | 2019-08-28 | セイコーエプソン株式会社 | 半導体装置及びそれを用いた電子機器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230561A (ja) * | 1985-08-01 | 1987-02-09 | Mitsubishi Heavy Ind Ltd | 電気集じん機の電極槌打制御装置 |
| JPS62293660A (ja) * | 1986-06-13 | 1987-12-21 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-12-15 JP JP63317957A patent/JP2767843B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02162755A (ja) | 1990-06-22 |
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