JPH01239964A - 半導体集積回路の電源配線レイアウト法 - Google Patents
半導体集積回路の電源配線レイアウト法Info
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- JPH01239964A JPH01239964A JP6795888A JP6795888A JPH01239964A JP H01239964 A JPH01239964 A JP H01239964A JP 6795888 A JP6795888 A JP 6795888A JP 6795888 A JP6795888 A JP 6795888A JP H01239964 A JPH01239964 A JP H01239964A
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- 229910052751 metal Inorganic materials 0.000 claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 14
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に半導体集積回路の
電源配線レイアウト法に関する。
電源配線レイアウト法に関する。
従来、多層金属配線を有する半導体集積回路における電
源配線のレイアウトは、電流容量と配線容易性の観点か
ら設計されることが多く、自動レイアウトシステムを効
率よく運用するため、金属配線層が２層構造である場合
には第１の配線パターンを絶縁層を介して２層に形成す
るとともに、絶縁層のスルーホールに第２の配線パター
ンを形成し、上下２層の第１の配線パターン相互間を第
２の配線パターンを介して電気的に接続する構造になっ
ている。これは信号、電源、接地の各配線のレイアウト
についても同様である。
源配線のレイアウトは、電流容量と配線容易性の観点か
ら設計されることが多く、自動レイアウトシステムを効
率よく運用するため、金属配線層が２層構造である場合
には第１の配線パターンを絶縁層を介して２層に形成す
るとともに、絶縁層のスルーホールに第２の配線パター
ンを形成し、上下２層の第１の配線パターン相互間を第
２の配線パターンを介して電気的に接続する構造になっ
ている。これは信号、電源、接地の各配線のレイアウト
についても同様である。
ところで、半導体製造プロセス技術の進歩にしたがい、
半導体集積回路の動作速度は年々向上しており、特にＣ
ＭＯ３型半導体集積回路の動作速度向上は著しい。
半導体集積回路の動作速度は年々向上しており、特にＣ
ＭＯ３型半導体集積回路の動作速度向上は著しい。
このような、半導体集積回路の動作速度の高速化にとも
ない該回路中の負荷への充放電電流の変化が急峻となり
、従来の電源配線レイアウト法では電源電圧変動を引起
し、期待した動作速度が得られないばかりか、上記電源
電圧変動による電源ノイズのために該回路の動作自体が
不安定になる。
ない該回路中の負荷への充放電電流の変化が急峻となり
、従来の電源配線レイアウト法では電源電圧変動を引起
し、期待した動作速度が得られないばかりか、上記電源
電圧変動による電源ノイズのために該回路の動作自体が
不安定になる。
そこで、これらを解決するために半導体集積回路をプリ
ント基板に実装する際に、バイパスコンデンサを用いて
いる。
ント基板に実装する際に、バイパスコンデンサを用いて
いる。
しかしながら、従来、バイパスコンデンサは半導体集積
回路のリード端子を利用して実装するため、リード端子
等の有する寄生抵抗、寄生インダクタンスの影響を受け
てしまい、トランジスタスイッチ電流の変化に起因する
電源ノイズの低減には一定の限度がある。
回路のリード端子を利用して実装するため、リード端子
等の有する寄生抵抗、寄生インダクタンスの影響を受け
てしまい、トランジスタスイッチ電流の変化に起因する
電源ノイズの低減には一定の限度がある。
本発明の目的は上記課題を解消した電源配線レイアウト
法を提供することにある。
法を提供することにある。
上記目的を達成するため、本発明は多層金属配線を有す
る半導体集積回路において、−絶縁層を介して上下に隣
接する金属配線層の一方に含まれる回路基板上の集積回
路の基準電位を定める接地配線と、その他方に含まれる
集積回路の構成素子に給電する電源配線とをコンデンサ
の電極板とし、両配線パターンの重合面積を可及的増大
させるパターンの形状並びに配置を設定するものである
。
る半導体集積回路において、−絶縁層を介して上下に隣
接する金属配線層の一方に含まれる回路基板上の集積回
路の基準電位を定める接地配線と、その他方に含まれる
集積回路の構成素子に給電する電源配線とをコンデンサ
の電極板とし、両配線パターンの重合面積を可及的増大
させるパターンの形状並びに配置を設定するものである
。
次に本発明について図面を用いて説明する。
第１図は本発明における電源配線と接地配線とのレイア
ウトパターンの一実施例を示す図、第２図は本発明を３
層金属配線を有する半導体集積回路に適用した図である
。第２図において、半導体集積回路においては複雑化し
てＬＳＩ、ＶＬＳＩと進むと、−重の金属配線では限界
があるため、その上に多層金属配線１ａを有する６本発
明は多層金属配線１ａのうち絶縁層４を介して隣接する
第３層の金属配線３に含まれる基板１内の集積回路の構
成素子に給電する電源配線３ａと、第２層の金属配線層
２に含まれる基板１内の集積回路の基準電位を定める接
地配線２ａとをコンデンサの電極板とし、第１図に示す
ように両配線２ａ、３ａのパターンの重合面積を可及的
増大させるパターン形状並びに配置に設定してレイアウ
トするものである。
ウトパターンの一実施例を示す図、第２図は本発明を３
層金属配線を有する半導体集積回路に適用した図である
。第２図において、半導体集積回路においては複雑化し
てＬＳＩ、ＶＬＳＩと進むと、−重の金属配線では限界
があるため、その上に多層金属配線１ａを有する６本発
明は多層金属配線１ａのうち絶縁層４を介して隣接する
第３層の金属配線３に含まれる基板１内の集積回路の構
成素子に給電する電源配線３ａと、第２層の金属配線層
２に含まれる基板１内の集積回路の基準電位を定める接
地配線２ａとをコンデンサの電極板とし、第１図に示す
ように両配線２ａ、３ａのパターンの重合面積を可及的
増大させるパターン形状並びに配置に設定してレイアウ
トするものである。
本発明によれば、電源配線３ａと接地配置１２ａとは絶
縁層（誘電体）４を介して対向するため、各配線２ａ、
３ａ間に電圧が印加されることにより、バイパスコンデ
ンサとして作用する。この例において、接地配線２ａと
電源配線３ａ間の単位面積あたりの容量を１ｘｉ ｏ−
’ ｐＦ／μＭ、接地配線２ａ及び電源配線３ａの各パ
ターンの幅５を５０μｍ、基板１内の半導体集積回路チ
ップの１辺の長さが１０１１１とすれば、接地配線２ａ
と電源配線３ａ間に３００ｐ Ｆの容量が得られる。
縁層（誘電体）４を介して対向するため、各配線２ａ、
３ａ間に電圧が印加されることにより、バイパスコンデ
ンサとして作用する。この例において、接地配線２ａと
電源配線３ａ間の単位面積あたりの容量を１ｘｉ ｏ−
’ ｐＦ／μＭ、接地配線２ａ及び電源配線３ａの各パ
ターンの幅５を５０μｍ、基板１内の半導体集積回路チ
ップの１辺の長さが１０１１１とすれば、接地配線２ａ
と電源配線３ａ間に３００ｐ Ｆの容量が得られる。
以上説明したように本発明によれば、接地配線パターン
の形状と電源配線パターンの形状とを可能な限り同一形
状とし、絶縁層を介して半導体集積回路基板上の同一位
置に重ね合せて形成するため、他になんら特別なプロセ
スを使用することなく接迫配線と電源配線間に電源ノイ
ズ等を除去するバイパスコンデンサを形成することがで
きる。
の形状と電源配線パターンの形状とを可能な限り同一形
状とし、絶縁層を介して半導体集積回路基板上の同一位
置に重ね合せて形成するため、他になんら特別なプロセ
スを使用することなく接迫配線と電源配線間に電源ノイ
ズ等を除去するバイパスコンデンサを形成することがで
きる。
上記バイパスコンデンサはＩＣパッケージのリード端子
に接続されることがなく、ＩＣパッケージのリード等の
寄生抵抗、寄生インダクタンスからの影響を受けること
がないため、トランジスタスイッチング電流の変化に起
因する電源ノイズをより効果的に低減することができ、
動作特性の安定した半導体集積回路か得られるという効
果がある。
に接続されることがなく、ＩＣパッケージのリード等の
寄生抵抗、寄生インダクタンスからの影響を受けること
がないため、トランジスタスイッチング電流の変化に起
因する電源ノイズをより効果的に低減することができ、
動作特性の安定した半導体集積回路か得られるという効
果がある。
第１図は本発明の一実施例を示す図、第２図は本発明を
３層金属配線を有する半導体集積回路に適用した実施例
を示す図である。 １・・・半導体集積回路 ２，３・・・金属配線層
２ａ・・・接地配線 ３ａ・・・電源配線４・
・・絶縁層 ５・・・幅特許出願人 日
本電気株式会社 日本電気エンジニアリング株式会社 ℃ミＦ？
３層金属配線を有する半導体集積回路に適用した実施例
を示す図である。 １・・・半導体集積回路 ２，３・・・金属配線層
２ａ・・・接地配線 ３ａ・・・電源配線４・
・・絶縁層 ５・・・幅特許出願人 日
本電気株式会社 日本電気エンジニアリング株式会社 ℃ミＦ？
Claims (1)
- １、多層金属配線を有する半導体集積回路において、絶
縁層を介して上下に隣接する金属配線層の一方に含まれ
る回路基板上の集積回路の基準電位を定める接地配線と
、その他方に含まれる集積回路の構成素子に給電する電
源配線とをコンデンサの電極板とし、両配線パターンの
重合面積を可及的増大させるパターンの形状並びに配置
を設定することを特徴とする半導体集積回路の電源配線
レイアウト法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6795888A JPH01239964A (ja) | 1988-03-22 | 1988-03-22 | 半導体集積回路の電源配線レイアウト法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6795888A JPH01239964A (ja) | 1988-03-22 | 1988-03-22 | 半導体集積回路の電源配線レイアウト法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01239964A true JPH01239964A (ja) | 1989-09-25 |
Family
ID=13359979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6795888A Pending JPH01239964A (ja) | 1988-03-22 | 1988-03-22 | 半導体集積回路の電源配線レイアウト法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01239964A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434950A (ja) * | 1990-05-30 | 1992-02-05 | Nec Corp | 半導体集積回路装置 |
| JPH0575017A (ja) * | 1991-01-02 | 1993-03-26 | Honeywell Inc | 直接式マイクロ回路の減結合装置 |
| US5473195A (en) * | 1993-04-13 | 1995-12-05 | Nec Corporation | Semiconductor integrated circuit device having parallel signal wirings variable in either width or interval |
| US5557235A (en) * | 1993-11-24 | 1996-09-17 | Nec Corporation | Semiconductor device comprising a grounding pad near a reference signal pad and a capacitor between the pads |
| US6177294B1 (en) | 1997-10-28 | 2001-01-23 | Nec Corporation | Wiring layout method for semiconductor device and recording medium on which wiring layout program for semiconductor device is recorded |
| US6978434B1 (en) * | 1999-06-25 | 2005-12-20 | Kabushiki Kaisha Toshiba | Method of designing wiring structure of semiconductor device and wiring structure designed accordingly |
-
1988
- 1988-03-22 JP JP6795888A patent/JPH01239964A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434950A (ja) * | 1990-05-30 | 1992-02-05 | Nec Corp | 半導体集積回路装置 |
| JPH0575017A (ja) * | 1991-01-02 | 1993-03-26 | Honeywell Inc | 直接式マイクロ回路の減結合装置 |
| US5473195A (en) * | 1993-04-13 | 1995-12-05 | Nec Corporation | Semiconductor integrated circuit device having parallel signal wirings variable in either width or interval |
| US5557235A (en) * | 1993-11-24 | 1996-09-17 | Nec Corporation | Semiconductor device comprising a grounding pad near a reference signal pad and a capacitor between the pads |
| US6177294B1 (en) | 1997-10-28 | 2001-01-23 | Nec Corporation | Wiring layout method for semiconductor device and recording medium on which wiring layout program for semiconductor device is recorded |
| US6978434B1 (en) * | 1999-06-25 | 2005-12-20 | Kabushiki Kaisha Toshiba | Method of designing wiring structure of semiconductor device and wiring structure designed accordingly |
| US7373627B2 (en) | 1999-06-25 | 2008-05-13 | Kabushiki Kaisha Toshiba | Method of designing wiring structure of semiconductor device and wiring structure designed accordingly |
| US7823114B2 (en) | 1999-06-25 | 2010-10-26 | Kabushiki Kaisha Toshiba | Method of designing wiring structure of semiconductor device and wiring structure designed accordingly |
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