JPH03126255A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置及びその製造方法に関するもの
である。

［従来技術及び課題］ 従来、絶縁体上に形成されたＳＯＩ　（Ｓｉｌｉｃｏｎ
Ｏｎ　Ｉｎ５ｕｌａｔｏｒ）デバイスはシリコン基板に
形成されたデバイス、例えば、パワーＭＯＳトランジス
タ等を一体化した場合、基板がドレインとなり動作時の
ドレイン電圧の変動によりＳＯＩに作成したデバイスが
不安定になることがあった。又、高集積デバイスを作成
する場合、表面の凹凸をできるだけ少なくする必要があ
り表面の平坦化は欠かせないものである。

この発明の目的は、素子の外部からの影響を受けにくく
、かつ、その表面が平滑化された半導体装置及びその製
造方法を提供することにある。

［課題を解決するための手段］ 第１の発明は、基板上に配置され、その表面が平滑化さ
れた半導体層と、前記半導体層の一部をなす素子形成領
域と、前記素子形成領域の底部を含む該素子形成領域の
周囲を囲む絶縁層と、前記素子形成領域の底部を含む該
素子形成領域の周囲を囲む電気シールド層とを備えてな
る半導体装置をその要旨とする。

第２の発明は、第１の半導体基板の主表面に素子形成領
域を区画するための溝部を形成する第１工程と、前記溝
部を含む第１の半導体基板の主表面に絶縁層と電気シー
ルド層を形成する第２工程と、前記第１の半導体基板の
主表面と第２の基板とを接合する第３工程と、前記第１
の半導体基板の裏面側から当該基板を所定量除去して少
なくとも前記溝部内の絶縁層と電気シールド層を表面付
近に位置させる第４工程と、前記第１の半導体基板の素
子形成領域に半導体素子を形成する第５工程とを備えて
なる半導体装置の製造方法をその要旨とする。

第３の発明は、基板の主表面に凹部を形成する第１工程
と、前記凹部内に絶縁層と電気シールド層を形成する第
２工程と、前記凹部内を含む基板の主表面に多結晶ある
いは非晶質の半導体層を形成する第３工程と、前記多結
晶あるいは非晶質の半導体層を再結晶化する第４工程と
、前記再結晶化した半導体層を所定量除去して少なくと
も前記絶縁層と電気シールド層を表面付近に位置さける
第５工程と、前記凹部内の再結晶化した半導体層に半導
体素子を形成する第６工程とを備えてなる半導体装置の
製造方法をその要旨とする。

第４の発明は、基板上に配置され、その表面が平滑化さ
れた半導体層と、前記半導体層の一部をなす素子形成領
域と、前記素子形成領域の底部を含む該素子形成領域の
周囲を囲む絶縁層と、前記素子形成領域の周辺部に形成
された不純物拡散層とを備えてなる半導体装置をその要
旨とする。

第５の発明は、第１．の半導体基板の主表面に素子形成
領域を区画するための溝部を形成する第１工程と、前記
溝部を含む第１の半導体基板の主表面に少なくともその
一部が第１の半導体基板と接触して不純物拡散層を形成
するための不純物を含む絶縁層を形成する第２工程と、
前記第１の半導体基板の主表面と第２の基板とを接合す
る第３工程と、前記第１の半導体基板の裏面側から当該
基板を所定量除去して少なくとも前記溝部内の絶縁層を
表面付近に位置させる第４工程と、前記第１の半導体基
板の素子形成領域に半導体素子を形成する第５工程とを
備えてなる半導体装置の製造方法をその要旨とするもの
である。

［作用］ 第１の発明は、その表面が平滑化された半導体層におけ
る素子形成領域の底部を含む当該領域の周囲が絶縁層と
電気シールド層により囲まれ、外乱の影響を受【ブにく
く、電気的に安定なものとなる。

第２の発明は、第１工程により第１の半導体基板の主表
面に素子形成領域を区画するための溝部が形成され、第
２工程により溝部を含む第１の半導体基板の主表面に絶
縁層と電気シールド層が形成され、第３工程により第１
の半導体基板の主表面と第２の基板とが接合される。そ
して、第４工程により第１の半導体基板の裏面側から当
該基板が所定量除去され少なくとも溝部内の絶縁層と電
気シールド層が表面付近に位置され、第５工程により第
１の半導体基板の素子形成領域に半導体素子が形成され
る。その結果、第１の発明の半導体装置が形成される。

第３の発明は、第１工程により基板の主表面に凹部が形
成され、第２工程により凹部内に絶Ｂ層と電気シールド
層が形成され、第３工程により凹部内を含む基板の主表
面に多結晶あるいは非晶質の半導体層が形成され、第４
工程により多結晶あるいは非晶質の半導体層が再結晶化
される。そして、第５工程により再結晶化した半導体層
が所定量除去されて少なくとも絶縁層と電気シールド層
が表面付近に位置され、第６工程により凹部内の再結晶
化した半導体層に半導体素子が形成される。

その結果、第１の発明の半導体装置が形成される。

第４の発明は、その表面が平滑化された半導体層におけ
る素子形成領域の底部を舎む当該領域の周囲が絶縁層に
て囲まれるとともに、素子形成領域の周辺部に不純物拡
散層が形成され、当該不純物拡散層が、例えば、ＭＯＳ
　Ｉ−ランジスタのチャネルストッパとして機能し、外
乱の影響を受けにくく電気的に安定なものとなる。

第５の発明は、第１工程により第１の半導体基板の主表
面に素子形成領域を区画するための溝部が形成され、第
２工程により溝部を含む第１の半導体基板の主表面に少
なくともその一部が第１の半導体基板と接触して不純物
拡散層を形成するための不純物を含む絶縁層が形成され
、第３工程により第１の半導体基板の主表面と第２の基
板とが接合される。そして、第４工程により第１の半導
体基板の裏面側から当該基板が所定量除去されて少なく
とも溝部内の絶縁層が表面付近に位置され、第５工程に
より第１の半導体基板の素子形成領域に半導体素子が形
成される。その結果、第４の発明の半導体装置が形成さ
れる。

［第１実施例コ 以下、第１及び第２の発明を具体化した一実施例を図面
に従って説明する。

第１図に示すように、第１の半導体基板とじてのシリコ
ン基板１の主表面に、例えばアルカリエツチングにより
、深さが０．５〜数μｍの凹部２を形成する。このシリ
コン基板１としては、１〜１０Ω・ｃｍのＮ型（１００
）のシリコン基板が使用される。ざらに、その凹部２内
のシリコン基板１にドライエツチング等により所定の深
さの溝部３を環状に形成する。そして、熱酸化等により
溝部３を含むシリコン基板１の全面に絶縁層としてのシ
リコン酸化膜４を形成する。引続き、溝部３が埋まるよ
うにリン、又はヒ素を高濃度にドープした電気シールド
層としてのドープポリシリコン膜５をシリコン基板１の
全面に形成する。

次に、第２図に示すように、凹部２内と溝部３内のドー
プポリシリコン膜５を残して他の部分のドープポリシリ
コン膜５を除去する。そして、シリコン基板１の主表面
をＣＶＤによる絶縁層としてのシリコン酸化膜６で凹部
２が埋まるように覆い、８００〜１２００℃のデンシフ
ァイを行なう。

引続き、第３図に示すように、鏡面研磨により凹部２の
外周部のシリコン基板１が露出するまでシリコン基板１
の表面の平滑化を行なう。

次に、第４図に示すように、０．００５〜０゜０２０・
ｃｍの第２の基板としてのＮ＋型シリコン基板７にＮ−
エピタキシャル層８を形成し、ざらに、エピタキシャル
層８の表面を所定量だけ鏡面研磨する。これは、エピタ
キシャル成長時に非常に僅かであるがゴミ、キズ等に起
因すると考えられる突起部が発生することがあり、次に
行なうウェハ直接接合においてボイド等の発生原因とな
るので、これを回避するためのものである。尚、エピタ
キシャル層８は予め研磨口に相当する厚さを余計に形成
しておく。そして、エピタキシャル層８の表面等にＨ２
０２＋Ｈ２ｓｏ４水溶液等で親水性処理を行なった後、
エピタキシャル層８とシリコン基板１の主表面とを直接
接合する。即ち、窒素中で８００〜１２００℃で３０分
〜５時間の熱処理を行ない両者を張合わせる。

次に、第５図に示すように、シリコン基板１の裏面を粗
研磨（ラッピング）により１０〜２０μｍ程度を残して
薄くした後、機械化学研磨く選択ポリッシング）により
溝部３の底部のシリコン酸化膜４があられれるまで鏡面
研磨する。このようにして、シリコン基板１の一部にシ
リコン酸化膜４．６（絶縁体）で分離された素子形成領
域が形成され、この素子形成領域にトランジスタのソー
ス、ドレイン、ゲートがそれぞれ形成される。

このようにして形成されるトランジスタを有する半導体
装置の一例を第６図に示す。この半導体装置はＮチャネ
ルＭＯＳトランジスタ９とＮチャネルパワーＭＯＳトラ
ンジスタ１０を有している。

この半導体装置の製造は次のように行なわれる。

まず、ＮチャネルパワーＭＯＳトランジスタ１十 ＯのＰ　ガードリング領域１１とＰ＋領域１２、及びＮ
チャネルＭＯＳトランジスタ９のＰウェル領域１３がボ
ロンのイオン注入にて形成される。

そして、３００〜８００Ａのゲート酸化膜１４の形成後
に、リンをドープしたポリシリコンによりポリシリコン
グー１〜１５が形成される。引続き、Ｎチャネルパワー
ＭＯ３ｌ〜ランジスタ１０のＰ領域１６とＮ＋領域１７
が形成される。一方、ＮチャネルＭＯＳトランジスタ９
はＮ＋ソース領域１８、Ｎ＋ドレイン領域１９が形成さ
れる。その後、層間膜２０、ドープポリシリコン膜５の
電極層２１ａを含む各電極層２１、ＮチャネルパワーＭ
ＯＳトランジスタ１０の裏面電極（ドレイン電極）２２
がそれぞれ形成される。そして、ドープポリシリコン膜
５に電気的に接続された電極層２１ａに所定の電圧が印
加される。

このように本実施例においては、シリコン基板１（第１
の半導体基板）の主表面に素子形成領域を区画するため
の溝部３を形成しく第１工程）、溝部３を含むシリコン
基板１の主表面にシリコン酸化膜４，６（絶縁層）とド
ープポリシリコン膜５（電気シールド層）を形成しく第
２工程）、シリコン基板１の主表面とシリコン基板７の
エピタキシャル層８（第２の基板）とを接合しく第３工
程）、シリコン基板１の裏面を研磨して当該基板１を所
定聞除去して少なくとも溝部３内のシリコン酸化膜４と
ドープポリシリコン膜５を表面付近に位置させ（第４工
程）、シリコン基板１の素子形成領域にＮチャネルＭＯ
Ｓトランジスタ９を形成した（第５工程）。

そして、このＮチャネルＭＯＳトランジスタ９において
は、シリコン基板７のエピタキシャル層８の上に配置さ
れ、その表面が平滑化されたシリコン基板１（半導体層
）と、シリコン基板１の一部をなす素子形成領域と、こ
の素子形成領域の底部を含む素子形成領域の周囲を囲む
シリコン酸化膜４，６（絶縁層）と、素子形成領域の底
部を含むこの素子形成領域の周囲を囲むドープポリシリ
コン膜５（電気シールド層）とを有する。よって、その
表面が平滑化されたシリコン基板１（半導体層）におけ
る素子形成領域の底部を含むこの領域の周囲がシリコン
酸化膜４，６（絶縁層）とドープポリシリコン膜５（電
気シールド層）により囲まれ、外乱の影響を受けにくく
、電気的に安定なものとなる。つまり、Ｎチャネルパワ
ーＭＯＳトランジスタ１０のドレイン電圧の変動により
ＮチャネルＭＯＳトランジスタ９が不安定になることが
未然に防止される。

さらに、このドープポリシリコン膜５に電圧を印加する
ことによりＮチャネルパワーＭｏ３Ｉ−ランジスタ１０
のドレイン電圧の変動に対し、ＮチャネルＭｏＳトラン
ジスタ９の基板部の電位をより安定化させることができ
る。又、第４工程でのシリコン基板１の研磨によりシリ
コン基板１が平滑化され、このシリコン基板１に高集積
デバイスを作成する場合に表面を平坦化できる。

さらに、本実施例ではウェハの直接接合により素子形成
領域となる半導体層（シリコン基板１）を形成したので
、後記する第３実施例での溶融再結晶化法により半導体
層を形成する場合に比べ、結晶性に優れるとともに安価
に製造できる。

尚、この実施例の応用例を説明すると、第７図に示すよ
うに、シリコン酸化膜４を形成した後に凹部２にシリコ
ン酸化膜４を除去した領域２３を形成してシリコン基板
１とドープポリシリコン膜５とを電気的に接続してもよ
い。即ち、第６図においてＰチャネルＭＯＳトランジス
タ２４に示すように、Ｐ＋ソース領域２５、Ｐ＋ドレイ
ン領域２６を形成するとともに、電極１５２１ａからシ
リコン酸化膜４の除去領域２３を介してシリコン基板１
に所定電圧を印加する。その結果、ＰチャネルＭＯＳト
ランジスタ２４の基板電位をコントロールすることによ
りキンク現象、しきい値電圧ＶＴの変動、リーク電流等
に対して安定化さぼることができる。

又、第８図に示すように、シリコン基板１における凹部
２内のシリコン酸化膜６とシリコン基板７のエピタキシ
ャル層８との間に空間部２７を形成してもよい。

さらに、第９図（トランジスタの平面図）に示すように
、ドープポリシリコン膜５を幅広く形成して確実に電気
的接続を行なってもよい。ざらには、第１０図に示すよ
うに、シリコン酸化膜４をシリコン基板１の全面に形成
した後、例えば凹部２内と溝部３内の一部のシリコン酸
化膜４をエツチングして取り除き、ヒ素（Ａｓ＞を高濃
度にドープしたドープポリシリコン膜５を形成し、第１
１図に示すように、ＮＰＮバイポーラ１〜ランジスタ２
８を形成する。そして、ＡＳドープポリシリコン膜５及
びこの膜５から熱拡散で形成されたＮ＋ ゛拡散層２９により、いわゆるＮ°埋込み層及びディー
プＮ＋層を形成し、コレクタ抵抗を低くすることにより
高速で高性能のバイポーラトランジスタとすることがで
きる。

又、上記実施例ではパワーＭＯＳトランジスタと８０１
部のＭｏ３）−ランジスタやバイポーラトランジスタ等
を集積化したが、８０１部のみを利用した高性能な半導
体装置としてもよく、この場合、例えば、第１２図に示
すように、シリコン酸化膜６をシリコン基板１の表面全
体に残すように研磨し、その後ウェハの接合を行なう。

尚、この接合は軟化ガラス等を用いて接合したり、シリ
コン酸化膜６の上にポリシリコン等を形成し研磨し平滑
化した後に接合してもよい。

さらに、半導体の導電型は、上述のＮ型をＰ型に、Ｐ型
をＮ型におき代えることにより他のデバイスを形成する
ことも可能でおり、又、ドープポリシリコン膜５の導電
型もＰ型、Ｎ型及びその両方を組合せて形成することも
可能である。

又、第３図における凹部２内のシリコン酸化膜６の表面
を所定の深さで一部除去し、この部分にポリシリコンを
配置し、このポリシリコンを介してシリコン基板７のエ
ピタキシャル層８と直接接合してもよい。この場合、シ
リコン酸化１６と、シリコン基板７のエピタキシャル層
８とを接合させる場合に比べ、接合性に優れたものとな
る。

さらに、シリコン基板１の表面の研磨の代りに、エツチ
ングにて溝部３内のシリコン酸化膜４とドープポリシリ
コンＷＡ５を表面付近に位置させてもよい。

さらには、素子形成領域を区画する溝部３は必ずしも環
状に形成する必要はなく、四角形状のシリコン基板１の
隅部に素子形成領域を作成するときには四角形状の素子
形成領域のうち２辺あるいは３辺に溝部を形成してもよ
い。

［第２実施例］ 次に、第１実施例の応用例である第２実施例を説明する
。

第１３図に示すように、１〜５０Ω・ｃｍの（１００）
Ｐ型の第１の半導体基板としてのシリコン基板３０にド
ライエツチングにより深さが０゜１〜数μｍの溝部３１
を環状に形成する。尚、この溝部３１の形成は、ＬＯＧ
Ｏ８により部分的に酸化膜を形成した後、この酸化膜を
除去することにより形成してもよい。本実施例では溝部
３１の深さを０．１〜０．３μｍ程度として説明する。

次に、第１４図に示すように、シリコン基板３０の全面
に０．０１〜１μｍの厚さの絶縁層としての熱酸化膜３
２を形成し、ざらに、例えば高濃度にリンをドープした
電気シールド層としてのドープポリシリコン膜３３を０
．１〜０．５μｍの厚さ形成する。そして、第１５図に
示すように、ドープポリシリコン膜３３が所定のパター
ンでもって電気的に分離されるように分割除去する。弓
続き、シリコン基板３０上に、例えばＣＶＤによるシリ
コン酸化膜３４を０．５〜１μｍの厚さで形成する。さ
らに、シリコン酸化膜３４の上部に厚さが３〜５μｍの
ポリシリコン膜３５を形成する。

次に、第１６図に示すように、ポリシリコン膜３５の表
面をラッピング、ポリッシング等により鏡面研磨して平
坦化する。そして、ウェハ直接接合により第２の基板と
してのシリコン基板３６を接合する。続いて、第１７図
に示すように、シリコン基板３０の裏面をラッピング、
選択ポリッシング等により研磨する。この際に、シリコ
ン基板３０のポリッシングは熱酸化膜３２があられれる
と停止し、熱酸化膜３２に囲まれたＳＯＩ層が形成され
る。

引続き、第１８図に示すように、通常のＩＣプロセスに
より、ＭＯＳトランジスタが形成される。

つまり、ゲート酸化膜３７、ポリシリコンゲート３８、
ＡＳＳイレン入で形成したソース・ドレイン領域３９、
ＢＰＳＧによる層間膜４０、ドープポリシリコン膜３３
と電気的接続をとるための電極層４１ａを含む各電極層
４１、パッシベーション膜４２を形成する。

このように本実施例においても第１実施例と同様に、ド
ープポリシリコン３３に電極層４１ａを介して電圧を印
加することによりＳＯＩ層の電気的安定化を行なうこと
ができる。又、熱酸化膜３２をゲート酸化膜３７と同程
度の厚さにすることにより、ゲート電圧と同じ電圧でＭ
ＯＳトランジスタの電流をコントロールすることもでき
る。

尚、この実施例の応用例としては、第１実施例での第１
０図で示したようにドープポリシリコン膜３３とシリコ
ン基板３０とを電気的に接続してもよい。さらに、Ｎチ
ャネルＭＯＳトランジスタの他にも、ＰチャネルＭｏＳ
トランジスタ、又はそれらを組み合わせた０ＭＯ３構造
にしてもよい。

［第３実施例］ 次に、第３の発明に対応する第３実施、例を説明する。

第１９図に示すように、（１００）のシリコン基板４３
を用意する。そして、第２０図に示すように、シリコン
基板４３の主表面にエツチングにより第１の凹部４４を
形成するとともに、その第１の凹部４４内に第２の凹部
４５を形成する。さらに、第２１図に示すように、シリ
コン基板４３の全面に１００ＯＡ〜１μｍの厚さの絶縁
層としての熱酸化膜４６を形成する。次に、第２２図に
示すように、シリコン基板４３の全面に高濃度にリンを
ドープした電気シールド層としてのドープポリシリコン
膜４７を３０００〜５０００Ａの厚さ形成し、さらに、
第１及び第２の凹部４４，４５内のドープポリシリコン
ｌ１１４７を除くドープポリシリコン膜４７を除去する
。

引続き、第２３図に示すように、ドープポリシリコン膜
４７の表面に絶縁膜としてのポリシリコン酸化膜４８を
形成する。その後、第２４図に示すように、第１の凹部
４４の外周部における所定領域Ｚ１の熱酸化膜４６を除
去する。さらに、シリコン基板４３の全面にポリシリコ
ン膜４９を形成し、その上にＬＰＣＶＤにより約１μｍ
のキャップシリコン酸化膜５０を積層する。

次に、レーザビーム１−ｂの走査によりポリシリコン膜
４９を溶融再結晶化して単結晶にする。この際に、熱酸
化膜４６の除去領域Ｚ１のシリコン基板４３がシード部
となる。引続き、第２５図に示すように、単結晶シリコ
ン層５１の表面をラッピング、選択ポリッシング等によ
り研磨する。このポリッシングは熱酸化１１ｉ４４６が
必られれると停止するが、ざらに研磨を続はポリシリコ
ン酸化膜４８を露出させる。その結果、熱酸化膜４６、
ポリシリコン酸化膜４８及びドープポリシリコン膜４７
に囲まれた素子形成領域が形成される。

引続き、第２６図に示すように、通常のＩＣプロセスに
より、ＭＯＳトランジスタが形成される。

つまり、ボロンを単結晶シリコン層５１に注入してＰ型
にした後に、ゲート酸化膜５２、ポリシリコンゲート５
３、ＡＳイオン注入で形成したソース・ドレイン領域５
４、層間膜５５、ドープポリシリコン膜４７と電気的接
続をとるための電極層５６ａを含む各電極層５６を形成
する。

このように本実施例において、シリコン基板４３の主表
面に凹部４４，４５を形成しく第１工程）、凹部４４．
４５内に熱酸化膜４６．ポリシリコン酸化膜４８（絶縁
層）とドープポリシリコン膜４７（電気シールド荀）を
形成しく第２工程）、凹部４４，４５内を含むシリコン
基板４３の主表面にポリシリコン膜４９を形成しく第３
工程）、レーザビームによりポリシリコン膜４９を再結
晶化しく第４工程）、単結晶シリコン層５１を研磨して
当該シリコン層５１を所定量除去して少なくとも熱酸化
膜４６、ポリシリコン酸化膜４８及びドープポリシリコ
ン膜４７を表面付近に位置させ（第５工程）、凹部４４
，４５内の単結晶シリコン層５１にＮチＶネルＭＯＳト
ランジスタを形成した（第６工程）。

そして、このＮチャネルＭＯＳトランジスタにおいては
、シリコン基板４３の上に配置され、その表面が平滑化
された単結晶シリコン層５１（半導体層）と、単結晶シ
リコン層５１の一部をなす素子影領域と、この東予形領
域の底部を含む素子形成領域の周囲を囲む熱酸化膜４６
．ポリシリコン酸化膜４８（絶縁層）と、素子形成領域
の底部を含むこの素子形成領域の周囲を囲むドープポリ
シリコン膜４７（電気シールド層）とを有する。

よって、その表面が平滑化された単結晶シリコン層５１
（半導体層）における素子形成領域の底部を含むこの領
域の周囲が熱酸化膜４６．ポリシリコン酸化膜４８（絶
縁層）とドープポリシリコン膜４７（電気シールド層）
により囲まれ、外乱の影響を受けにくく、電気的に安定
なものとなる。

尚、この実施例の応用例としては、単結晶シリコン層５
１の研磨の代りに、エツチングにて熱酸化膜４６、ポリ
シリコン酸化膜４８及びドープポリシリコン膜４７を表
面付近に位置させてもよい。

又、ポリシリコン膜４９（多結晶シリコン）の代りに非
晶質シリコンを用い、これを再結晶化してもよい。ざら
に、レーザビームの代りに電子ビームを用いて再結晶化
してもよい。

［第４実施例］ 次に、第４及び第５の発明に対応する第４実施例を説明
する。

第２７図に示すように、第１の半導体基板としてのシリ
コン基板５７の主表面に、例えばアルカリエツチングに
より深さが０．１〜ｒｌ１μｍの凹部５８を形成する。

このシリコン基板５７としては、１〜１０Ω・ＣｍのＮ
型のシリコン基板が使用される。そして、熱酸化等によ
りシリコン基板５７の全面にシリコン酸化膜５９を形成
する。ざらに、凹部５８内のシリコン基板５７にドライ
エツチング等により所定の深さの溝部６０を環状に形成
する。

続いて、第２８図に示すように、ＣＶＤ法等でボロンを
含んだドープシリコン酸化膜６１を溝部６０内及び凹部
５８内を充填するように形成する。

そして、鏡面研磨によりドープシリコン酸化膜６１の表
面を平滑化する。次に、第２９図に示すように、Ｎ−エ
ピタキシャル層６２を形成した第２の基板としてのＮ＋
シリコン基板６３を、いわゆるウェハ直接接合で接合す
る。この時、シリコン酸化膜５９のないシリコン基板５
７及びエピタキシャル層６２内にドープシリコン酸化膜
６１からボロンが拡散し、不純物拡散層としてのボロン
拡散層６４が形成される。

次に、第３０図に示すように、シリコン基板５７の裏面
を溝部６０に埋め込んだドープシリコン酸化膜６１があ
られれるまで鏡面研磨する。そして、渦部６０で囲まれ
たシリコン基板５７に１−ランジスタが形成される。

第３１図にはこのように形成されたＮチャネルＭＯＳト
ランジスタ６５と、ＮチャネルパワーＭＯＳトランジス
タ６６とを集積化した半導体装応を示す。即ち、Ｎチャ
ネルパワーＭＯ３Ｉ〜ランジスタロ６のＰ　ガードリン
グｍ１ｒＡ６７とＰ＋領域士 ６８、及びＮチャネルＭＯＳトランジスタ６５のＰウェ
ル領域６９がボロンのイオン注入にて形成される。そし
て、３００〜８００△のゲート酸化膜７０の形成後に、
リンをドープしたポリシリコンによりポリシリコンゲー
ト７１が形成される。

引続き、ＮチャネルパワーＭＯ５ｌ〜シランスタロ６の
Ｐ領域７２とＮ　ｇＡ域７３が形成される。

方、ＮチャネルＭＯＳトランジスタ６５はＮ　ソース領
域７４、Ｎ＋ドレイン領域７５が形成される。その後、
層間膜７６、電極層７７、ＮチャネルパワーＭＯＳトラ
ンジスタ６６の裏面電極（ドレイン電極）７８がそれぞ
れ形成される。

このように本実施例では、シリコン基板５７（第１の半
導体基板〉の主表面に素子形成領域を区画するための溝
部６０を形成しく第１工程）、溝部６０を含むシリコン
基板５７の主表面に少なくともその一部がシリコン基板
５７と接触してボロン拡散層６４（不純物拡散図）を形
成するための不純物を含むドープシリコン酸化膜６１（
絶縁層）を形成しく第２工程）、シリコン基板５７の主
表面とシリコン基板６３のエピタキシャル層６２（第２
の基板〉とを接合しく第３工程）、シリコン基板５７の
裏面を研磨して当該基板５７を所定母除去して少なくと
も溝部６０内のドープシリコン酸化膜６１を表面付近に
位買させ（第４工程）、シリコン基板５７の素子形成領
域にＮチャネルＭＯ３ｌ〜プランスタロ５を形成した（
第５工程）。

その結果、ＮチャネルＭＯＳトランジスタ６５において
は、シリコン基板６３のエピタキシャル層６２上に配置
され、その表面が平滑化されたシリコン基板５７（半導
体層）と、シリコン基板５７の一部をなす素子影領域と
、素子影領域の底部を含むこの素子形成領域の周囲を囲
むドープシリコン酸化膜６１（絶縁層）と、素子形成領
域の周辺部に形成されたボロン拡散層６４（不純物拡散
層）とを有する。よって、その表面が平滑化されたシリ
コン基板５７（半導体層）における素子形成領域の底部
を含むこの領域の周囲がドープシリコン酸化膜６１（絶
縁層）にて囲まれるとともに、素子形成領域の周辺部に
ボロン拡散層６４（不純物拡散層）が形成され、このボ
ロン拡散層６４ｈ（ＭＯＳトランジスタのチャネルスト
ッパとして機能し、外乱の影響を受けにくく電気的に安
定なものとなる。

つまり、ＮチャネルＭＯＳトランジスタ６５にはボロン
がドープシリコン酸化膜６１から拡散されたボロン拡散
層６４が形成され、３０１部の側面部、底面部にチャネ
ルストッパが形成され、しきい値ｖ王、リーク電流の安
定化を行なうことができる。又、第４工程でのシリコン
基板５７の研磨によりシリコン基板５７が平滑化され、
このシリコン基板５７に高集積デバイスを作成する場合
に表面を平坦化できる。

尚、この実施例の応用例としては、第３１図に示すよう
に、ＰチャネルＭｏＳトランジスタ７つを形成してもよ
い。即ち、溝部６０内のシリコン酸化膜５９を残し、エ
ピタキシャル層６２にのみボロン拡散層６４（不純物拡
散層）を形成してもよい。又、第３２図に示すように、
溝部６０及び凹部５８のシリコン酸化膜５つを部分的に
除去することによりＮ型のシリコン基板５７及びエピタ
キシャル層６２内にドープシリコン酸化膜６１からボロ
ンを拡散し、Ｐ型のボロン拡散層８０を形成する。そし
て、シールド電極８１を形成し、ボロン拡散層８０と電
気的なコンタク１〜を取ることにより３０１部を外部か
らの電位変動に対して保護するようにしてもよい。又、
第３３図、第３４図に示すように、ドープシリコン酸化
膜６１の代りにボロンをドープをしたポリシリコン８２
を形成しても同じ効果を得る事ができる。

さらに、第３５図に示すように、３０１部に例えばＮＰ
Ｎバイポーラトランジスタを形成してもよい。この場合
、溝部６０及び凹部５８内のシリコン酸化膜５９を部分
的に除去し、例えばＡｓをドープしたドープシリコン酸
化膜６１を配置して表面の平滑化を行い、ウェハ直接接
合を行い、△Ｓドープシリコン酸化膜６１からシリコン
基板５７内にＡＳが拡散されＮ＋拡散層８３が形成され
る。このＮ＋拡散層８３にコレクタ電圧を印加すること
により、いわゆるＮ＋埋込み層及びディープＮ＋層とし
て触きコレクタ抵抗を下げることができ、高速で高性能
なバイポーラトランジスタを提供できる。

このように、素子形成領域を囲うドープシリコン酸化膜
６１に対しそのドープシリコン酸化膜６１の内方若しく
は外方に接する領域に不純物拡散層を形成でき、素子形
成領域とは同じＳ電型の拡散領域であればＭＯＳトラン
ジスタのチャネルストッパや埋込み層として機能させる
ことができ、又、素子形成領域とは逆の導電型の拡散領
域であればシールド層として機能させることができる。

又、ドープシリコン酸化膜６１とシリコン基板６３のエ
ピタキシャル層６２どの間に空間を形成してもよい。

さらに、シリコン基板５７の研磨の代りに、エツチング
にて溝部６０内のドープシリコン酸化膜６１を表面付近
に位置させてもよい。

さらには、素子形成領域を区画Ｊる溝部６０は必ずしも
環状に形成する必要はなく、四角形状のシリコン基板５
７の隅部に素子形成領域を作成するときには四角形状の
素子形成領域のうち２辺あるいは３辺に溝部を形成して
もよい。

［発明の効果コ 以上詳述したようにこの発明によれば、素子の外部から
の影響を受りにくく、かつ、その表面が平滑化された半
導体装置及びその製造方法を提供することができる優れ
た効果を発揮する。

【図面の簡単な説明】

第１図〜第１２図は第１実施例を説明するための図であ
って、第１図はｆ！Ａ造工程を示す図、第２図は製造工
程を示す図、第３図は製造工程を示す図、第４図は製造
工程を示す図、第５図は製造工程を示す図、第６図は半
導体装置を示す図、第７図は製造工程を示す図、第８図
は製造工程を示す図、第９図は半導体装置の平面図、第
１Ｑ図は製造工程を示す図、第１１図は半導体装置を示
す図、第１２図は製造工程を示す図、第１３図〜第１８
図は第２実施例を説明するための図であって、第１３図
は製造工程を示す図、第１４図は製造工程を示す図、第
１５図は製造工程を示す図、第１６図は製造工程を示す
図、第１７図は製造工程を示す図、第１８図は半導体装
置を示す図、第１９図〜第２２図は第３実施例を説明す
るための図であって、第１９図は製造工程を示す図、第
２０図は製造工程を示す図、第２１図は製造工程を示す
図、第２２図は製造工程を示す図、第２３図は製造工程
を示す図、第２４図は製造工程を示す図、第２５図は製
造工程を示す図、第２６図は半導体装置を示す図、第２
７図〜第３５図は第４実施例を説明するための図であっ
て、第２７図は製造工程を示す図、第２８図は製造工程
を示す図、第２９図は製造工程を示す図、第３０図は製
造工程を示す図、第３１図は半導体装置を示す図、第３
２図は半導体装置を示す図、第３３図は製造工程を示す
図、第３４図は製造工程を示す図、第３５図は半導体装
置を示す図である。 １は第１の半導体基板としてのシリコン基板、３は溝部
、４は絶縁層としてのシリコン酸化膜、５は電気シール
ド層としてのドープポリシリコン膜、６は絶縁層として
のシリコン酸化膜、７は第２の基板としてのシリコン基
板、９はＮチャネルＭ　ＯＳ、　１〜ランジスタ、４３
はシリコン基板、４４は凹部、４５は凹部、４６は絶縁
層としての熱酸化膜、４７は電気シールド層としてのド
ープポリシリコン膜、４８は絶縁層としてのポリシリコ
ン酸化膜、４９はポリシリコンｌＲ１３，５１は単結晶
シリコン層、５７は第１の半導体基板としてのシリコン
基板、６０は溝部、６１は絶縁層としてのドープシリコ
ン酸化膜、６３は第２の基板としてのシリコン基板、６
４は不純物拡散層としてのボロン拡散層、６５はＮチャ
ネルＭｏ５ｔ〜ランジスタ。 第１図 第３ｗＪ 第４図 第５図 第９図 第１０図 第１８図 第１４図 第１５図 ５

Claims (1)

1. 【特許請求の範囲】 １、基板上に配置され、その表面が平滑化された半導体
   層と、 前記半導体層の一部をなす素子形成領域と、前記素子形
   成領域の底部を含む該素子形成領域の周囲を囲む絶縁層
   と、 前記素子形成領域の底部を含む該素子形成領域の周囲を
   囲む電気シールド層と を備えてなる半導体装置。 ２、第１の半導体基板の主表面に素子形成領域を区画す
   るための溝部を形成する第１工程と、前記溝部を含む第
   １の半導体基板の主表面に絶縁層と電気シールド層を形
   成する第２工程と、前記第１の半導体基板の主表面と第
   ２の基板とを接合する第３工程と、 前記第１の半導体基板の裏面側から当該基板を所定量除
   去して少なくとも前記溝部内の絶縁層と電気シールド層
   を表面付近に位置させる第４工程と、 前記第１の半導体基板の素子形成領域に半導体素子を形
   成する第５工程と を備えてなる半導体装置の製造方法。 ３、基板の主表面に凹部を形成する第１工程と、前記凹
   部内に絶縁層と電気シールド層を形成する第２工程と、 前記凹部内を含む基板の主表面に多結晶あるいは非晶質
   の半導体層を形成する第３工程と、前記多結晶あるいは
   非晶質の半導体層を再結晶化する第４工程と、 前記再結晶化した半導体層を所定量除去して少なくとも
   前記絶縁層と電気シールド層を表面付近に位置させる第
   ５工程と、 前記凹部内の再結晶化した半導体層に半導体素子を形成
   する第６工程と を備えてなる半導体装置の製造方法。 ４、基板上に配置され、その表面が平滑化された半導体
   層と、 前記半導体層の一部をなす素子形成領域と、前記素子形
   成領域の底部を含む該素子形成領域の周囲を囲む絶縁層
   と、 前記素子形成領域の周辺部に形成された不純物拡散層と を備えてなる半導体装置。 ５、第１の半導体基板の主表面に素子形成領域を区画す
   るための溝部を形成する第１工程と、前記溝部を含む第
   １の半導体基板の主表面に少なくともその一部が第１の
   半導体基板と接触して不純物拡散層を形成するための不
   純物を含む絶縁層を形成する第２工程と、 前記第１の半導体基板の主表面と第２の基板とを接合す
   る第３工程と、 前記第１の半導体基板の裏面側から当該基板を所定量除
   去して少なくとも前記溝部内の絶縁層を表面付近に位置
   させる第４工程と、 前記第１の半導体基板の素子形成領域に半導体素子を形
   成する第５工程と を備えてなる半導体装置の製造方法。