KR100892226B1 - 집적회로들의 직류(ｄｃ) 및 무선 주파수(ｒｆ) 차폐 방법 및 구조 - Google Patents

집적회로들의 직류(ｄｃ) 및 무선 주파수(ｒｆ) 차폐 방법 및 구조 Download PDF

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Abstract

집적회로 장치를 형성하도록 결합하는 회로들을 전자기적으로 차폐하는 방법은 도전성 재료에 의해 측면 및 저부가 둘러싸인 절연된 실리콘 아일랜드들 (isolated silicon islands)을 제공한다. 절연된 실리콘 아일랜드들은 도전성 커버에 의해 개별적으로 혹은 그룹으로서 덮일 수 있다. 집적회로는 아날로그 회로를 포함하는 적어도 하나의 실리콘 아일랜드와 디지털 회로를 포함하는 적어도 하나의 실리콘 아일랜드를 포함하고, 아날로그 및 디지털 회로들은 서로간에 전자기적으로 차폐된다. 구조를 형성하는 방법은 제 1 반도체 기판을 제공하는 것과 제 1 반도체 기판에 구조를 친수성으로 접착시키는 것을 포함한다. 기판은 도전성 재료로 둘러싸인 절연된 실리콘 아일랜드들을 포함한다. 서브구조는 불순물 영역을 제 1 반도체 기판의 상부 부분에 주입함으로써 제 2 반도체 기판 상에 형성될 수 있다. 접착 후에, 서브구조는 제 2 반도체 기판의 나머지로부터 서브구조를 분리시키는 불순물 영역의 경계를 따라 크랙(crack)을 전파시킴으로써 제 2 기판의 나머지로부터 분리될 수 있다. 방법은 실리콘 아일랜드들 상에 절연층들을 형성하고 둘러싸이는 실리콘 아일랜드 혹은 아일랜드들을 둘러싸도록 도전성 커버층 및 도전성 측벽들을 형성함으로써 절연된 실리콘 아일랜드 혹은 아이랜드들 상에 도전성 커버를 형성하는 것을 더 포함한다.
실리콘 아일랜드, 서브구조, 도전성 커버, 크랙, 도전성 측벽

Description

집적회로들의 직류(ＤＣ) 및 무선 주파수(ＲＦ) 차폐 방법 및 구조{Method and structure for DC and RF shielding of integrated circuits}
도 1은 제 1 기판을 도시한 단면도.
도 2는 제 2 기판을 도시한 단면도.
도 3은 상부의 불순물 층 형성에 주입공정을 사용한 후의 제 2 기판을 도시한 단면도.
도 4는 불순물층 내 형성된 트렌치들을 도시한 제 2 기판의 단면도.
도 5는 산화물층 및 도전막이 추가된 후에 도 4에 도시한 제 2 기판의 단면도.
도 6은 상부 표면을 평탄화하기 위해 평탄화 기술이 실행된 후에 도 5에 도시한 제 2 기판의 단면도.
도 7은 유전막이 추가된 후에 도 6에 도시한 제 2 기판의 단면도.
도 8은 전도된 위치로, 도 1에 도시한 제 1 기판에 접착된 도 7에 도시한 제 2 기판을 도시한 단면도.
도 9는 제 2 기판의 부분들이 제거된 후에 도 8에 도시한 기판의 단면도.
도 10은 평탄화 기술이 실행된 후에 도 9에 도시한 구조의 단면도.
도 11은 기판 상에 형성되고 도전성 재료에 의해 저부 및 측면이 둘러싸인 실리콘 아일랜드들의 단면 사시도.
도 12는 절연된 실리콘 아일랜드 상에 형성된 도전성 커버의 단면도.
도 13은 도전성 커버의 측벽을 따라 취한 단면도.
도 14는 도전성 커버의 측벽의 또다른 실시예를 따라 취한 단면도.
*도면의 주요부분에 대한 부호의 설명*
2 : 제 1 기판 4 : 절연층
14 : 불순물 영역 48 : 상부면
50 : 실리콘 아일랜드 90 : 서브구조
본 발명은 일반적으로 반도체 집적회로 장치들에 관한 것이다. 특히, 본 발명은 집적회로들의 직류(DC) 및 무선 주파수(RF) 차폐 방법 및 구조에 관한 것이다.
집적도가 증가한 오늘날의 진보된 반도체 제조 산업에서, 동일 칩상에 아날로그 회로와 디지털 회로를 모두 포함하도록 집적회로들이 일반적으로 형성되고 있다. 집적회로를 형성하도록 아날로그 회로 및 디지털 회로들 모두가 동일 칩상에 배치될 때, 두 유형의 회로들 간에 현저한 기생 커플링(parasitic coupling)이 존재한다. 결과적으로, 회로들의 성능이 열화된다. 그러므로 이러한 커플링을 최소화하는 것이 바람직하다. 집적회로들이 또한, 서로 유리하게 절연될 수 있는 칩 상에 다양한 아날로그 회로들을 포함하도록 형성될 수도 있다. 예로서, 칩상에 형성된 아날로그 송신기 회로는 동일 칩상에 형성된 아날로그 수신기 회로를 포화(saturate)시켜 수신기를 사용하지 못하게 하기에 충분한 전력(power)을 발생시킬 수 있다. 그러므로, 이러한 바람직하지 못한 기생 커플링을 방지하기 위해서 아날로그 회로들을 동일 칩상에 형성된 다른 아날로그 회로들로부터 절연시키는 것이 바람직하다. 일반적으로, 동일 칩에 배치되어 집적회로를 형성하는 다양한 아날로그 구성요소들 및 디지털 구성요소들에 직류(DC) 및 무선 주파수(RF) 절연 모두를 제공하는 것이 바람직하다.
기생 커플링을 최소화하고 다양한 아날로그 및 디지털 구성성분들을 서로 절연시키기 위한 이전의 시도들은 확산이나 주입(implantation)에 의해 형성된 저 저항 매립층들 및, 트렌치들을 산화물로 채운 실리콘-온-절연체 기판들을 포함한다. 그러나, 저 저항 매립층들은 수직 전도되는 표면이 없기 때문에 부분적인 측방향 절연만을 제공한다. 또한, 종래에 매립층을 형성하는데 사용되는 재료들의 고유저항은 금속과 같은 양질의 전도체보다 훨씬 높기 때문에 이들 종래의 재료들은 최적의 무선 주파수(RF) 차폐는 제공하지 못한다. 트렌치가 산화물로 채워진 실리콘-온-절연체 기판들이 양호한 직류(DC) 절연을 제공하지만, 유전 절연 재료는 전자기장의 전파(propagation)에 완벽한 매질이다. 따라서, 트렌치가 산화물로 채워진 실리콘-온-절연체 기판들 사용과 관련된 결점은 실질적으로 무선 주파수(RF) 절연이 전혀 제공되지 않는다는 것이다.
그러므로 무선 주파수(RF) 및 직류(DC) 차폐를 제공하는 방법 및 장치가 바람직함을 알 수 있다. 특히, 필요한 것은 집적회로를 형성하도록 결합하는 다양한 아날로그 회로 및 디지털 회로를 서로 절연시키는 방법 및 구조이다.
이들 및 다른 목적들을 달성하기 위해서, 그리고 이의 목적에 비추어, 본 발명은 반도체 집적회로 장치들을 형성하는 구성성분들의 직류(DC) 및 전자기 차폐를 제공하는 방법 및 구조에 관한 것이다. 특히, 본 발명은 기판 상에 형성되고 도전재료에 의해 저부 및 측면이 둘러싸인 실리콘 아일랜드들(islands)을 제공하는 것에 관한 것이다. 집적회로 장치의 각종의 반도체 장치들이 실리콘 아일랜드들 상에 형성된다. 실리콘 아일랜드들은 여러 장치의 상호접속 성분들을 형성하는데 사용되기도 하는 도전막들의 이산 부분들을 사용하여 위로부터 개별적으로 혹은 그룹으로서 둘러싸일 수 있다. 많은 실리콘 아일랜드들이 결합되어 집적회로 장치를 형성한다. 한 실리콘 아일랜드 상에 형성된 아날로그 성분들은 다른 실리콘 아일랜드들 상에 형성된 다른 아날로그 혹은 디지털 성분들로부터 차폐된다.
본 방법은 제 1 기판을 형성하고, 제 2 기판 상에 서브구조를 형성하고, 이어서 서브구조를 제 1 기판에 결합하기 위한 친수성 접착 공정을 사용하는 것을 포함한다.
본 발명은 첨부한 도면에 관련하여 읽었을 때 다음의 상세한 설명으로부터 이해될 수 있다. 일반적인 관례에 따라 도면에서 각종의 형상물은 축척에 맞춘 것은 아니라는 것이 강조된다. 반대로, 각종의 형상물의 크기는 명료하게 하기 위해서 임의로 확대하거나 축소된다. 도면에서 동일 참조부호는 동일 구성요소를 나타 낸다.
본 발명은 서로 간에 전자기적으로 차폐된 각종의 회로들로 구성된 집적회로 제조 방법 및 구조를 제공한다. 본 발명은 기판 상에 형성되고 도전성 재료에 의해 측면 및 저부가 둘러싸인 다수의 절연된 실리콘 아일랜드들을 제공한다. 한 실리콘 아일랜드 상에 형성된 아날로그 회로들은 다른 실리콘 아일랜드들 상에 형성된 다른 아날로그 혹은 디지털 회로들로부터 차폐된다. 직류(DC) 및 무선 주파수(RF) 차폐 모두 달성된다. 다양한 아일랜드들이 집적회로 장치 혹은 다른 반도체 제품을 형성하도록 결합된다. 다르게 말하여, 다양한 실리콘 아일랜드들이 "칩"을 형성하도록 결합된다.
바람직한 실시예에서, 실리콘 아일랜드들 상에 및 내에 형성된 장치 성분들 및 회로들을 도전성 커버로 둘러쌈으로써 또다른 차폐가 달성될 수 있다. 커버로 개개의 아일랜드가 덮이거나 일 군의 실리콘 아일랜드들 위로 확장할 수 있다. 커버는 여러 회로들을 형성하고 상호접속하는 데에도 사용되는 여러 가지 상호접속 금속층들을 사용하여 형성되는 상부 도전층 및 측 도전성 벽들을 포함한다. 실리콘 아일랜드들 상에 형성되는 여러 가지 절연층들 내에, 트렌치 혹은 일련의 비아 (via)들은 둘러싸이는 실리콘 아일랜드 혹은 일 군의 실리콘 아일랜드들 상에 형성되는 구조들을 주변에서 둘러싸도록 형성될 수 있다. 도전성 커버의 도전성 측벽들은 연속 혹은 불연속할 수 있다. 어느 경우이든, 도전성 상호접속 선들이 도전성 커버의 측벽들을 관통하여 확장하여 둘러싸여 차폐된 성분들을 전기적으로 접촉할 수 있게 도전성 커버의 도전성 측벽들을 관통하는 개구 혹은 개구들이 형성될 수 있다.
절연된 실리콘 아일랜드들을 형성하는 공정은 제 1 기판을 제공하고 제 2 기판 상에 형성된 서브구조를 제공하고, 제 2 기판의 서브구조를 제 1 기판에 접착시키는 것을 포함한다. 친수성 접착 공정을 사용하여 제 1 기판을 제 2 기판의 서브구조에 결합한다. 가장 바람직하게는 제 2 기판에 형성되고 서브구조를 포함하는 이온주입된 불순물층의 경계를 따라 열(heat)에 의해 전파된 크랙(crack)을 따라, 제 2 기판의 대부분이 서브구조로부터 분리된다. 다른 분리 기술들이 대안으로 사용될 수도 있다. 친수성 접착 기술 및 이온주입된 불순물층의 경계를 따라 전파되는 크랙을 따라 기판을 분리하는 기술은, 여기 참고로 내용을 포함시키는 1995년 178 Proceedings, M. Bruel 등의 "Smart Cut: A Promising New SOI Material Technology," 1995년 10월 IEEE International SOI Conference에 패터닝되지 않는 기판들 전체에 관하여 서술되어 있다.
본 발명의 신규한 공정 및 구조는 다음의 도면들로부터 잘 이해될 수 있다.
도 1은 제 1 기판(2)을 도시한 단면도이다. 바람직한 실시예에서, 제 1 기판(2)은 실리콘 웨이퍼일 수도 있지만, 그러나 그 외의 다른 적합한 반도체 기판 재료들, 이를테면 갈륨비소가 대안으로 사용될 수도 있다. 절연층(4)은 제 1 기판(2) 상에 형성되며 제 1 표면(6)을 포함한다. 절연층(4)은 열산화 혹은 그 외 다른 기술들로 형성되는 이산화 실리콘막일 수 있다. 대안으로, 절연층(4)은 그 외 다른 통상의 유전재료로 통상의 형성방법들을 사용하여 형성될 수도 있다.
도 2는 제 2 기판(10)을 도시한 단면도이다. 제 2 기판(10)은 제 2 표면(12)을 포함한다. 제 2 기판(10)은 바람직한 실시예에서 실리콘 웨이퍼이지만, 그러나 그 외 다른 반도체 재료들도 대안으로 사용될 수도 있다. 제 2 기판(10)은 <100> 혹은 <111> 면을 따라 주면을 갖는 실리콘 기판일 수도 있다. 바람직한 실시예에서, 제 2 기판(10)은 제 1 기판(2)과 동일한 측방향 크기(8)와 형상을 갖도록 선택될 것이다. 예를 들면 각각은 통상의 8인치 웨이퍼일 수 있다.
도 3에서, 제 2 기판(10)에 수소 혹은 그 외 다른 원자들을 제 2 표면(12)을 통해 도입하기 위해 화살표 18로 표시한 이온 주입 공정이 사용된다. 이 이온 주입 공정은 제 2 기판(10)의 상부내에 불순물 영역(14)을 형성한다. 불순물 영역(14)은 하측 경계(16)를 포함하며 깊이(20)를 포함한다. 실시예에 따라서, 깊이(20)는 2 내지 4 ㎛의 범위일 수 있는데 그러나 대안으로 다른 깊이들도 사용될 수 있다. 바람직한 실시예에서, 깊이(20)는 3㎛ 정도일 수 있다. 서브구조가 불순물 영역(14) 내에 형성될 것이며 제 2 기판(10) 전체로부터 가장 효과적으로 하측 경계(16)를 따라 갈라져 분리될 것임을 후술하도록 하겠다.
불순물 영역(14)이 형성된 후에, 트렌치들(22)이 통상의 가공기술들을 사용하여 불순물 영역 내에 형성된다. 트렌치들(22)은 트렌치 바닥(24)을 포함하고 여러 가지 실시예들에 따라 2 내지 3㎛의 범위의 깊이로 형성될 수 있다. 바람직한 실시예에 따라서, 도시하지는 않았으나, 트렌치(22)의 깊이(28)는 불순물 영역(14)의 깊이(20)와 동일할 것이다. 트렌치(22)의 폭(26)은 여러 실시예들에 따라 다를 수도 있는데 일반적으로는 1 내지 3㎛의 범위 내가 될 것이다.
도 5에서, 트렌치들(22)을 채우는 도전막(32)이 형성된다. 도전막(32)은 고융점의 저저항막인 것을 선택한다. 바람직한 실시예에서, 텅스텐이 사용될 수 있다. 다른 실시예들에 따라서, 니켈 혹은 다결정 실리콘 등의 다른 재료들이 사용될 수도 있다. 도전막(32)의 두께(34)는 트렌치들(22)을 완전히 채우고 이에 이어 도 6에 도시한 바와 같이 평탄화 공정이 수행된 후에 제 2 표면(12)에 걸쳐 연속하여 있도록 하는 두께로 선택된다. 도전막(32)은 트렌치 충전부들(trench fill portions)(36)을 포함한다. 바람직한 실시예에 따라, 도전막(32) 형성에 앞서 기판에 걸쳐 선택적으로 산화 라이너 막(oxide liner film)이 형성될 수도 있다. 산화 라이너 막(30)은 열산화와 같은 통상의 방법들을 사용하여 제 2 기판(12) 상에 트렌치들(22) 내에 형성될 수 있다. 산화 라이너 막(30)은 구조 전체를 통해 아웃-디퓨전을 방지하는데 도움을 줄 수 있다. 다음 도면에서, 선택적인 산화 라이너 막(30)은 도시하지 않았으므로 도전막(32)은 트렌치 바닥(24)과 접촉하게 확장한 트렌치 충전부들(36)을 포함한 것으로 도시한다.
도 6에서, 도전막(32)을 평탄화하여 도전막(32)의 평탄면(38)을 형성하기 위해 평탄화 공정이 수행된다. 평탄화에 이를테면 화학 기계식 연마(CMP)와 같은 통상의 연마 기술들이 사용될 수도 있다. 다른 실시예들에 따라 다른 평탄화 기술들이 사용될 수도 있다.
도 7은 도전막(32)의 평탄한 상부 표면(38) 상에 형성된 유전막(40)을 도시한 것이다. 바람직한 실시예에서, 유전막(40)은 통상의 방법들을 사용하여 형성된 산화막일 수 있는데 그러나 다른 유전막들도 사용될 수도 있다. 유전막(40)은 실시예에 따라서는 평탄화될 수도 있어 실질적으로 평탄한 유전표면(42)을 포함할 것이다. 유전막(40)은, 실시예들에 따라 다를 수도 있고 0.5 내지 4㎛의 범위일 수 있는 평탄화 후의 두께(44)를 포함한다. 서브구조(90)는 실리콘 불순물 영역(14), 유전막(40) 및 실리콘 불순물 영역(14) 내 형성된 트렌치들(22) 내로 확장하는 도전막(32)을 포함한다. 도 1에 도시한 제 1 기판(2)의 제 1 표면(6)에 유전표면(42)을 접착하는 것을 설명하도록 하겠다. 이 친수성 접착 기술은 M. Bruel, 등의 논문에 다루어져 있는 바와 같다. 친수성 접착 기술에 앞서, 유전막(40)의 유전표면(42) 및 제 1 기판(2)의 제 1 표면(6)의 각각을 통상의 RCA로 청정하게 하는 것이 바람직할 것이다. 후술하는 바와 같이 서브구조(90)는 서브구조(90)가 제 1 기판(2)에 결합된 후에 하측 경계(16)를 따라 제 2 기판(10) 전체로부터 분리될 것이다.
도 8은 제 2 기판(10)의 서브구조(90)를 뒤집어 제 1 기판(2)에 접착한 것을 도시한 것이다. 특히, 기판들은 서로 정렬되고 제 1 기판(2)의 절연층(4)의 제 1 표면(6)은 제 2 기판(10) 상에 형성된 서브구조(90)의 유전막(40)의 유전표면(42)에 친수성으로 접착된다. 친수성 결합은 바람직하게는 실온에서 일어난다. 바람직한 실시예에서, 제 1 기판(2) 및 제 2 기판(10) 각각의 측방향 크기는 동일할 것이다. 이것을 측방향 크기(8)로 표시하고, 제 1 기판(2) 및 제 2 기판(10)에 있어서 동일한 것으로 도시되었다. 그러나, 측방향 크기(8)는 단지 표시하기 위한 것으로 도 8은 단지 제 1 기판(2) 및 제 2 기판(10)의 부분을 나타낸 것을 알 것이다. 일반적으로, 웨이퍼의 평탄한 부분들을 서로 일치시켜, 6인치 웨이퍼는 예를 들면 6인치 웨이퍼에 접착되고 12인치 웨이퍼는 12인치 웨이퍼에 접착되고, 등등으로 행하는 것이 바람직하다. 접착된 표면들은 실질적으로 보이드는 없다. 다음 에, 제 2 기판(10) 전체를 불순물 영역(14)의 하측경계(16)를 따라 서브구조(90)로부터 분리될 것이다.
도 9에서, 불순물 영역(14)(도 8에 도시됨)의 하측 경계(16)를 따라 크랙을 전파시키고 도 9에 도시한 바와 같이 제 2 기판(10) 전체로부터 서브구조(90)를 분리시키기 위해 마이크로-클리빙(micro-cleaving) 공정이 사용되는 것이 바람직하다. 크랙을 전파시키기 위해서, 접착된 웨이퍼들의 이러한 두 단계 열처리 공정이 사용되는 것이 바람직하고 Bruel, 등의 논문에 기술되어 있다. 다른 실시예들에 따라, 서브구조(90)가 제 1 기판(2)에 접착된 후에 제 2 기판(10)으로부터 서브구조(90)를 분리시키기 위해 다른 기술들이 사용될 수도 있다. 예를 들면, 백-그라인딩, 래핑, 에치 백, 및 절단 기술들이 사용될 수 있다. 본 실시예에서, 분리 후에, 도전막(32)의 트렌치 충전부들(36)은 현재 상부 표면으로서 도시된 하측경계 (16)로 확장하지 않는다. 이것은 불순물 영역(14)의 깊이(20)가 트렌치(22)의 깊이 (28)보다 크기 때문이다. 그러므로, 하측경계(16)를 물러나게 하여 도전막(32)의 트렌치 충전부들(36)의 부분들이 구조의 상부 표면 상에 노출되게 하기 위해서 연마공정이 실행될 것이다. 바람직한 실시예에서, 트렌치 충전부들(36)은 현재 상부 표면인 하측경계(16)로 확장하므로 상부 표면(16)을 물러나게 하기 위해서 연마공정은 분리공정 후 필요하지 않다.
도 10은 이러한 연마기술이 실행된 후의 도 9에 도시한 구조를 도시한 것이다. 바람직한 실시예에 따라서, CMP가 사용될 수도 있다. 대안으로, 이를테면 백-그라인딩, 래핑, 에치 백, 및 그 외 다른 절단 기술들 등의 다른 연마 기술들이 도 10에 도시한 구조가 되게 하는데 사용될 수도 있다. 도 10은 수직 도전재료(56)의 상부면(48)과 절연된 실리콘 아일랜드들(50)의 상부면(52)을 포함하는 물러난 혹은 연마된 상부면(46)을 도시한 것이다. 그러므로, 절연된 실리콘 아일랜드들(50)은 도전막(32)의 저부(54)에 의해 저부가 둘러싸이고 도전막(32)의 수직부들(56)에 의해 측면 및 주변이 둘러싸인다. 가운데에 있는 실리콘 아일랜드(50)의 두 개의 대향하는 측면들만을 도 10에 2차원으로 도시하였지만, 실리콘 아일랜드(50)의 모든 측면 에지들은 도전막(32)의 수직부들(56)과 접하여 있다. 이 때 서브구조(90)는 도전막(32)과 절연된 실리콘 아일랜드들(50)을 포함하는 실리콘 불순물 영역(14)으로 구성된 상부와, 유전막(40)으로 형성된 하부를 포함한다.
도 11은 복수의 절연된 실리콘 아일랜드들(50)이 형성된 기판(2)을 도시한 것이다. 유전층(40/4)은 원 절연층(4)에 친수성으로 접착된 원 유전막(40)을 나타낸다. 연마된 상부면(52)은 도전막(32)의 상부면(48)의 부분들과 실리콘 아일랜드들(50)의 상부면(52)을 포함한다. 실리콘 아일랜드들(50)의 각각은 도전막(32)의 수직부들(56)에 의해 주변에 측방향으로 둘러싸이고 도전막(32)의 저부(54)에 의해 저부가 둘러싸인다. 그러므로 실리콘 아일랜드들(50)은 서로 절연되고 서로 전자기적으로 차폐됨을 알 수 있다. 그러므로, 실리콘 아일랜드들(50)중 한 아일랜드에 형성되는 아날로그 회로는 예를 들면 실리콘 아일랜드들(50) 중 다른 아일랜드에 형성되는 디지털 회로와 전자기적으로 차폐될 것이다. 아날로그 혹은 디지털 회로는 트랜지스터와 같은 다수의 반도체 장치들이 결합하여 아날로그 혹은 디지털 회로를 형성함을 뜻한다. 보다 일반적으로, 실리콘 아일랜드(50) 상에 형성되는 아날로그 혹은 디지털 회로는 다른 실리콘 아일랜드(50)에 형성되는 다른 아날로그 혹은 디지털 회로들로부터 차폐된다.
다수의 실리콘 아일랜드들(50)이 결합되어 집적회로 장치를 형성할 수도 있다. 이러한 집적회로 장치는 각각이 아날로그 회로, 디지털 회로, 혹은 이들 모두를 포함할 수 있는 임의의 다수의 절연된 실리콘 아일랜드들(50)로 형성될 수 있다. 실리콘 아일랜드들(50)이 도전막(32)에 의해 주변에 그리고 저부가 둘러싸여 있어 도 11에 도시한 바와 같이 서로간에 전자기적으로 차폐되더라도, 개개의 실리콘 아일랜드(50) 혹은 일 군의 실리콘 아일랜드들(50)을 에워싸는 도전성 커버를 형성함으로써 얻어질 수도 있다. 도전성 커버를 도 12에 도시하였다.
도 12는 실리콘 아일랜드(50)을 둘러싸서 차폐하는 도전성 커버의 단면도이다. 도전성 커버(80)는 이를 지나는 전자기 방사를 억압시킬 수 있다. 이러한 도전성 커버(80)는 단지 예시적인 것이고 대안 실시예에서 도전성 커버(80)는 일 군의 실리콘 아일랜드들(50)을 커버하도록 형성될 수 있음을 알 것이다. 도전성 커버(80)는 도전성 커버층(60)과 도전성 측벽들(58)을 포함한다. 도전성 측벽들(58)은 서로 정렬된 복수의 도전층들로 형성될 수 있다. 본 실시예에서, 복수의 도전층들은 제 1 금속층(62), 제 2 금속층(66), 및 제 3 금속층(70)일 수 있다. 도전성 측벽(58)의 부분들을 형성하는 것 외에, 제 1 금속층(62), 제 2 금속층(60) 및 제 3 금속층(70)의 각각은 부분들을 형성하여, 실리콘 아일랜드들(50)에 형성된 반도체 장치들을 상호접속하는데 효과적으로 사용될 수 있다.
저부(subjacent portion)(54) 및 수직부들(56)에 관련하여 도전성 커버(80)는 실리콘 아일랜드(50) 및 실리콘 아일랜드(50) 상에 혹은 내에 형성되는 임의의 장치들, 회로들, 혹은 구성성분들(도시없음)을 에워쌈을 알 수 있다. 바람직한 실시예에서, 제 1 유전층(64), 제 2 유전층(68), 및 제 3 유전층(72)과 같은 연속한 유전층들은 실리콘 아일랜드(50) 상에 연속적으로 형성될 수 있고 각종의 장치 형상물 및 유전층들을 관통하여 확장하는 상호접속 리드들을 포함할 것이다. 바람직한 실시예에서 그리고 다마신 처리를 사용하여, 둘러싸고자 하는 실리콘 아일랜드 혹은 일 군의 실리콘 아일랜드들의 주변 경계를 따라 유전층들 각각 내에 연속하여 개구들이 형성될 수 있다. 각각의 개구가 형성된 후에, 알루미늄 혹은 텅스텐과 같은 통상의 도전성 재료들을 사용하여 개구들을 채운다. 도 13 및 도 14에서 알 수 있듯이, 개구들은 둘러싸인 실리콘 아일랜드 혹은 아일랜드들 주위에 확장하는 연속한 트렌치일 수도 있고 아니면 개구들은 둘러싸고자 하는 실리콘 아일랜드 혹은 일 군의 실리콘 아일랜드들의 주변 에지를 따라 확장하는 선형 배열로 형성된 일련의 밀접하게 이격된 비아 개구들일 수도 있다. 어느 경우이든, 이어서 개구들은 통상의 처리를 사용하여 도전성 재료로 채워져 도전성 측벽들(58)을 형성한다. 또한, 어느 경우이든, 도전성 측벽들(58)은 둘러싸인 실리콘 아일랜드(50) 혹은 일 군의 실리콘 아일랜드들의 주변 경계를 따라서 그리고 하향 확장하여 수직부들(56)과 만난다. 이에 따라, 도 12는 단일 실리콘 아일랜드(50) 상에 형성된 도전성 커버(80)의 중앙부를 따라 취한 단면임을 알 것이다.
도 13은 도전성 커버(80)의 일 측벽(58)을 따라 취한 단면도를 도시한 것이다. 도 13은 실질적으로 연속하고 있어 연속한 도전성 측벽을 이루는 3개의 서로 다른 도전막들(62, 66, 70)로 형성된 도전성 커버(80)의 도전성 측벽(58)을 도시한 것이다. 도전막들(62, 66, 70)은 각각의 유전층들(도시안됨)에 형성된 트렌치 개구들에 연속적으로 형성될 수 있다. 도전성 측벽(58)은 실리콘 아일랜드(도시안됨)을 둘러싸는 수직부(56)와 접촉하도록 하향 확장하여 있다.
도 14는 도전성 커버(80)의 또다른 측벽(58)을 따라 취한 단면도이다. 도 14에 도시한 도전성 측벽(58)에서, 도전성 측벽(58)은 불연속한 형상물인 것으로 도시되었다. 제 2 금속층(66)은 측벽(58)의 중앙부분을 제외하곤 연속한 층을 형성하며, 제 1 금속층(62) 및 제 3 금속층(70) 각각은 제 3 금속층(70)의 채워진 비아들(74) 및 제 1 금속층(62)의 채워진 비아들(76)과 같은 채워진 비아들의 선형 어레이를 형성한다. 도전성 커버(80)의 도전성 측벽(58)의 중앙부엔, 도전성 상호접속 리드(78)가 형성되고 도 14의 지면 안팎으로 확장한다. 도전성 상호접속 리드(78)는 둘러싸인 구조 내에 형성된 구성성분들, 장치들, 및 회로들을 둘러싸인 구조 밖의 형상물들, 예를 들면 다른 차폐된 실리콘 아일랜드 혹은 일 군의 실리콘 아일랜드들 내에 둘러싸인 형상물에 전기적 결합을 제공한다. 개구들이 도전성 측벽들 내에 형성될 때, 이러한 개구들은 절연재료들로 채워짐을 알 것이다.
본 발명은 도시된 실시예들로 한정되도록 의도되지 않았음이 강조되어야 한다. 도 13 및 도 14 각각에 도시한 도전성 측벽들은 단지 예를 들기 위한 것이다. 여러 가지 레벨들의 도전성 재료들이 측벽들을 형성하도록 결합될 수 있다. 여러 가지 도전성 재료들이 또한 사용될 수도 있다. 채워진 비아들 및 연속한 금속 라인들의 여러 가지 구성들이 또한 사용될 수도 있다. 또한, 도 14에 도시한 도전성 상호접속 리드(78)와 같은 상호접속 리드가 도전성 커버(80) 내에 둘러싸인 구성성분들에 전기적 결합을 제공하도록 임의의 도전성 측벽들(58) 내에 복수의 개구들이 만들어질 수도 있다. 도전성 커버(80)의 불연속한 도전성 측벽들(58)은 여전히 적합한 직류(DC) 및 무선 주파수(RF) 차폐를 제공한다. 일부 실시예들에서 도전성 커버(80)는 필요로 하지 않을 수도 있다.
전술한 바는 단지 본 발명의 원리를 예시하는 것이다. 따라서, 이 기술에 숙련된 자들은 여기 명백하게 설명 내지는 도시하지 않았어도 본 발명의 원리를 실현하고 본 발명의 범위 및 정신 내 포함되는 여러 가지 구성을 안출할 수 있을 것임을 알 것이다. 더구나, 모든 예 및 조건을 나타내는 말은 발명자들에 의해 기고된 발명 및 개념을 기술 촉진에 기여하는 서술 목적으로 표현하고자 한 것이며 이러한 구체적으로 상술한 예 및 조건으로 한정되는 것이 아닌 것으로 파악해야 할 것이다.
또한, 본 발명의 원리, 면, 및 실시예를 인용하는 모든 문, 및 이의 구체예는 구조 및 이의 기능상 등가물 모두를 포괄하는 것이다. 또한, 이러한 등가물들은 현재 공지된 것뿐만 아니라 장래에 개발될 등가물, 즉 구조에 관계없이 동일한 기능들을 수행하게 개발된 임의의 요소들을 포함한다. 이와 같으므로, 본 발명은 도시된 상세로 한정되는 것은 아니다. 그보다는, 청구범위의 등가물의 범위 내에서 그리고 본 발명에서 일탈됨이 없이 상세에 여러 가지 수정 및 추가가 행해질 수 있다. 따라서, 첨부한 청구범위는 본 발명의 진정한 정신 및 범위 내에 있는 한, 모든 이러한 수정 및 변경을 포괄하는 것이다.
무선 주파수(RF) 및 직류(DC) 차폐를 제공하는 방법 및 장치를 제공하며, 특히, 집적회로를 형성하도록 결합하는 다양한 아날로그 회로 및 디지털 회로를 서로 절연시키는 방법 및 구조를 제공한다.

Claims (16)

  1. 반도체 제품에 있어서,
    반도체 기판과,
    상기 반도체 기판상에 형성되고 그위에 형성된 반도체 장치들을 포함하는 실리콘 아일랜드들(silicon islands)로서, 상기 실리콘 아일랜드들 각각은 도전성 재료에 의해 주변과 저부가 둘러싸인, 상기 실리콘 아일랜드들을 포함하고,
    상기 반도체 제품은 상기 실리콘 아일랜드들 중 다수의 아일랜드들을 포함하는 단일 집적 회로를 포함하는, 반도체 제품.
  2. 제 1 항에 있어서,
    상기 도전성 재료는 실리콘 기판상에 배치된 절연층 위에 배치되는, 반도체 제품.
  3. 제 1 항에 있어서,
    상기 집적회로의 상기 실리콘 아일랜드들 중 적어도 하나의 실리콘 아일랜드는 그위에 형성된 아날로그 회로를 포함하고, 상기 집적회로의 상기 실리콘 아일랜드들 중 적어도 하나의 다른 실리콘 아일랜드는 그위에 형성된 디지털 회로를 포함하는, 반도체 제품.
  4. 제 1 항에 있어서,
    상기 집적회로의 상기 실리콘 아일랜드들 중 적어도 하나의 실리콘 아일랜드는 그것을 통해 나아가는 전자기 방사를 억제할 수 있는 도전성 전자기 차폐물(conductive electromagnetic shield)에 의해 덮인, 반도체 제품.
  5. 제 4 항에 있어서,
    상기 도전성 전자기 차폐물은 상기 대응하는 실리콘 아일랜드상에 형성되는 상부 도전층과, 상기 상부 도전층으로부터 상기 실리콘 아일랜드 주변을 둘러싸는 상기 도전성 재료까지 확장하는 도전성 재료들을 포함하는, 반도체 제품.
  6. 제 1 항에 있어서,
    상기 집적회로의 상기 실리콘 아일랜드들 각각은 상기 대응하는 실리콘 아일랜드 상에 형성된 상부 도전층과, 상기 상부 도전층으로부터 상기 대응하는 실리콘 아일랜드 주변을 둘러싸는 상기 도전성 재료들까지 확장하는 도전성 측벽들을 포함하는 전자기 차폐물에 의해 덮여 있고, 상기 도전성 측벽들은 이를 통해 적어도 하나의 개구를 포함하고, 상기 적어도 하나의 개구를 통해 확장하며 상기 대응하는 실리콘 아일랜드상에 형성된 상기 반도체 장치들에 전기적 접속을 제공하는 적어도 하나의 도전성 상호접속 리드(conductive interconnect lead)를 더 포함하는, 반도체 제품.
  7. 삭제
  8. 반도체 제품 형성 방법에 있어서,
    상부에 형성된 절연층을 갖고 상부 표면을 포함하는 반도체 기판을 제공하는 단계;
    각각이 도전성 재료의 수평 부분들과 저부가 접하여 있고 상기 도전성 재료의 수직 부분들과 측방향으로 접하여 있는, 절연된 실리콘 부분들을 포함하는 상부와, 유전막으로 형성된 하부를 갖는 서브구조를 제공하는 단계;
    상기 기판의 상기 상부 표면에 상기 서브구조의 상기 하부를 접착하는 단계를 포함하고,
    상기 반도체 제품은 상기 절연된 실리콘 부분들 중 다수의 실리콘 부분들을 포함하는 단일 집적 회로를 포함하는, 반도체 제품 형성 방법.
  9. 제 8 항에 있어서,
    상기 절연된 실리콘 부분들내 및 위 중 적어도 하나에 반도체 장치들을 형성하는 단계를 더 포함하는, 반도체 제품 형성 방법.
  10. 제 8 항에 있어서,
    상기 집적회로의 상기 절연된 실리콘 부분들의 적어도 일부를 도전성 재료로 일반적으로 둘러싸는 단계를 더 포함하는 반도체 제품 형성 방법.
  11. 제 10 항에 있어서,
    일반적으로 둘러싸는 상기 단계는, 둘러싸이는 각각의 절연된 실리콘 부분에 대해서, 상기 절연된 실리콘 부분 상에 절연 재료들을 형성하는 단계와, 상기 절연 재료들상에 도전성 커버층을 형성하는 단계와, 상기 도전성 커버층으로부터 상기 절연된 실리콘 부분과 접하는 상기 수직부분들까지 확장하는 측면 도전성 재료들(side conductive materials)을 형성하는 단계를 포함하고,
    상기 도전성 재료, 상기 도전성 커버층, 및 상기 측면 도전성 재료들은 상기 절연된 실리콘 부분을 전자기적으로 차폐하도록 결합하는, 반도체 제품 형성 방법.
  12. 제 8 항에 있어서,
    상기 서브구조를 제공하는 상기 단계는 전도된 위치(overturned position)에 형성된 상기 서브구조를 상부로서 갖는 다른 기판을 제공하는 단계를 포함하며, 상기 다른 기판의 다른 부분들로부터 상기 서브구조를 분리시키는 단계를 더 포함하는, 반도체 제품 형성 방법.
  13. 제 12 항에 있어서,
    상기 서브구조를 제공하는 상기 단계는 상부 표면을 갖는 상기 다른 기판을 제공하는 단계와, 상기 다른 기판의, 저부 경계를 포함하는 상부영역에 수소를 주입하는 단계와, 상기 상부영역내에 트렌치들을 형성하고 상기 상부 표면으로부터 수직 하향으로 확장하는 단계와, 상기 상부 표면 상에 상기 도전성 재료를 형성하고 상기 트렌치들을 채우는 단계와, 상기 도전성 재료상에 상기 유전막을 형성하고 그에의해 상기 다른 기판의 상부로서 전도된 위치에 상기 서브구조를 형성하는 단계를 포함하고,
    상기 분리시키는 단계는 상기 저부 경계를 따라 전파되는 크랙을 따라 상기 다른 기판의 다른 부분들로부터 상기 서브구조를 분리하는 단계를 포함하는, 반도체 제품 형성 방법.
  14. 제 8 항에 있어서,
    상기 접착단계는 친수성 접착을 포함하는, 반도체 제품 형성 방법.
  15. 제 8 항에 있어서,
    상기 절연된 실리콘 부분들의 그룹을 추가의 도전성 재료로 둘러싸는 단계를 더 포함하는, 반도체 제품 형성 방법.
  16. 제 15 항에 있어서,
    상기 둘러싸는 단계는 상기 절연된 실리콘 부분들의 그룹 위에 절연 재료들을 형성하는 단계, 상기 절연 재료들 위에 도전성 커버층을 형성하는 단계, 및 상기 도전성 커버층으로부터 상기 절연된 실리콘 부분들의 그룹을 주변에서 둘러싸는 상기 수직 부분들까지 확장하는 측면 도전성 재료들을 형성하는 단계를 포함하고, 상기 도전성 커버층 및 상기 측면 도전성 재료들은 상기 절연된 실리콘 부분들의 그룹을 전자기적으로 차폐하도록 결합하는, 반도체 제품 형성 방법.
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