JP4834862B2 - 集積回路をｄｃおよびｒｆ遮蔽する方法構造 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、最も一般的には半導体集積回路デバイスに関する。より詳細には、本発明は、集積回路をＤＣおよびＲＦ遮蔽する方法と構造に関する。
【０００２】
【従来の技術】
現在、集積度を増大させて半導体加工産業が進歩するにつれて、集積回路はさらに普遍的に同じチップ上にアナログ回路とデジタル回路の両方を含むようになっている。同一チップ上にアナログ回路とデジタル回路の両方が配置されて集積回路を形成すると、２つのタイプの回路の間で無視できない寄生結合が発生する。結果として、回路の性能は劣化する。したがって、そのような結合を最小限にすることが望ましい。集積回路はまた、１つのチップ上に様々なアナログ回路を含むように形成されることもあり、それらは互いに隔絶できることが好都合である。例えば、チップ上に形成されたアナログ送信回路は同一チップ上に形成されたアナログ受信回路を飽和させて受信装置を役立たなくするのに充分なパワーを発生することもあり得る。したがって、そのような不本意な寄生結合を防止するためにアナログ回路を同一チップ上に形成された他のアナログ回路から隔絶することもやはり望ましい。概して言うと、同一チップ上に配置されて集積回路を形成するように組み合わされた様々なアナログおよびデジタルの構成要素に対してＤＣとＲＦの両方の隔絶を供給することが望ましい。
【０００３】
寄生結合を最小限にしてかつ様々なアナログおよびデジタル構成要素を互いに隔絶するためのこれまでの試みには、拡散ないし注入により形成される低抵抗の埋め込み層、および酸化物で満たしたトレンチを備えたシリコン・オン・インシュレータ基板が含まれる。しかしながら、低抵抗埋め込み層は垂直方向導通面に欠け、したがって部分的な横方向の隔絶を供給するに過ぎない。さらに、埋め込み層を形成するために従来使用されてきた材料の抵抗は金属のような優れた導体よりも実質的に大きく、したがってこれらの従来の材料は最適なＲＦ遮蔽を充分に供給できない。酸化物充満トレンチを備えたＳＯＩ基板は優れたＤＣ隔離を供給するが、しかし誘電性隔離材料は電磁場の伝播にとって完全な媒体である。それだけで、酸化物充満トレンチを備えたＳＯＩ基板を使用することの欠点は、ほぼＲＦ隔離を提供しないことにある。
【０００４】
したがって、ＲＦとＤＣの遮蔽を提供する方法および装置が期待されることがわかる。さらに特定すると、望まれているのは集積回路を形成するように組み合わされる様々なアナログおよびデジタル回路を互いに隔絶する方法および構造である。
【０００５】
【発明が解決しようとする課題】
これら等々の目的を達成するため、およびその目的の見地から、本発明は半導体集積回路デバイスを構成する構成要素のＤＣおよび電磁気的遮蔽を供給するための方法と構造を指向するものである。さらに特定すると、本発明は基板にわたって形成され、側方および下方を導電性材料で囲まれたシリコン・アイランドを供給することを目指す。集積回路デバイスの様々な半導体デバイスはそのシリコン・アイランド上に形成される。シリコン・アイランドは、様々なデバイス相互接続構成要素を形成するようにも使用される導電性フィルムの別々の部分を使用して上から個々にまたはグループとして封入されてもよい。いくつかのシリコン・アイランドを集積回路デバイスを形成するように組み合わせてもよい。１つのシリコン・アイランド上に形成されたアナログ構成要素は他のシリコン・アイランド上に形成された他のアナログないしデジタル構成要素から遮蔽される。
【０００６】
本方法には第１の基板の形成、第２の基板上での土台構造の形成、それから親水性結合工程を使用した土台構造の第１の基板への連結が含まれる。
【０００７】
本発明は添付の図面と関連させて読むときの以下の詳細説明から最もよく理解される。普通の実施方法によると、図面の様々な特徴構造は一定尺度ではないことを強調する。対照的に、様々な特徴構造の寸法は明瞭化のために任意に拡大ないし縮小される。図面を通じて類似した番号は類似した特徴構造を表わす。
【０００８】
【課題を解決するための手段】
本発明は、電磁気的に互いに遮蔽された様々な回路によって構成される集積回路を作製する方法および構造を供給する。本発明は基板の上に形成されたいくつかの分離され、導電性材料によって側方と下方を囲まれたシリコン・アイランドを供給する。１つのシリコン・アイランド上に形成されたアナログ回路は他のシリコン・アイランド上に形成された他のアナログないしデジタル回路から遮蔽される。ＤＣとＲＦの両方の遮蔽が達成される。様々なアイランドが組み合わされて集積回路デバイスまたは他の半導体製品を形成する。言い換えると、様々なアイランドが組み合わさって「チップ」を形成する。
【０００９】
好ましい実施形態では、シリコン・アイランド上および内に形成されたデバイス構成要素および回路を導電性のカバーで封入することによってさらなる遮蔽を達成することもできる。個々のアイランドが覆われてもよいし、またはカバーがシリコン・アイランドのグループにわたって広がることもある。カバーには上部導電層、および様々な回路を形成および相互接続するのにも使用される多様な相互接続金属層を使用して形成されることが好ましい側部導電性壁が含まれる。シリコン・アイランドにわたって形成される様々な絶縁層内で、トレンチまたは直列経路が封入されたシリコン・アイランドないしシリコン・アイランドのグループを覆って形成される構造を取り巻く周辺部に形成されることもある。導電性カバーの導電性側壁は連続的であっても不連続であってもよい。いずれのケースでも、導電性カバーの導電性側壁を通して開口ないし開口群が形成されることがあり、それにより導電性の相互接続ワイヤが導電性カバーの側壁を通って延び、封入されて遮蔽された構成要素に電気的に接することが可能になる。
【００１０】
単離されたシリコン・アイランドを形成するための工程には、第１の基板の供給と第２の基板上に形成された土台構造の供給、その後の第２の基板の土台構造の第１の基板への連結が含まれる。第１の基板を第２の基板の土台構造に連結するために親水性の結合方法が使用される。その後、第２の基板のバルクが土台構造から分離され、最も好ましくは、イオン・注入により第２の基板内に形成されて土台構造を含む不純物層の境界に沿って熱を加えて広げたクラックに沿って分離される。他の分離技術を別法として利用することができる。親水性の結合技術およびイオン注入による不純物層の境界に沿って広がるクラックに沿って基板を分割する技術の両方は、「Ｓｍａｒｔ Ｃｕｔ：Ａ Ｐｒｏｍｉｓｉｎｇ Ｎｅｗ ＳＯＩ Ｍａｔｅｒｉａｌ Ｔｅｃｈｎｏｌｏｇｙ」、Ｍ．Ｂｒｕｅｌ，ｅｔ ａｌ．、１７８Ｐｒｏｃｅｅｄｉｎｇｓ、１９９５、ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ、Ｏｃｔｏｂｅｒ １９９５でバルクのパターン化されていない基板に関して教示されており、ここではその内容が参考文献で取り入れられている。
本発明の新方式の方法および構造は以下の図から最もよく理解される。
【００１１】
【発明の実施の形態】
図１は第１の基板２を示す断面図である。好ましい実施形態では、第１の基板２はシリコン・ウェハであってもよいが、しかしガリウム砒素のような他の適切な半導体基板が場合によっては使用されることがある。絶縁層４が第１の基板２上に形成され第１の表面６を有する。絶縁層４は熱酸化または他の技術によって形成される二酸化ケイ素フィルムであってもよい。場合によっては、絶縁層４は他の従来の誘電体材料で従来の作製方法によって形成されることもある。
【００１２】
図２は第２の基板１０を示す断面図である。第２の基板１０は第２の表面１２を有する。好ましい実施形態では第２の基板１０はシリコン・ウェハであるが、しかし場合によっては他の半導体材料が使用されることもある。第２の基板１０は＜１００＞ないし＜１１１＞面に沿って主表面を有するシリコン基板であってもよい。好ましい実施形態では、第２の基板１０は第１の基板２と同じ横方向寸法８および同じ形状を有するように選択されるであろう。例えば各々は従来の８インチのウェハであってもよい。
【００１３】
ここで図３を参照すると、第２の基板１０に第２の表面１２を通して水素ないしその他の不活性原子を導入するために、矢印１８で示されたイオン注入工程が使用される。このイオン注入工程は第２の基板１０の上部分内に不純物領域１４を形成する。不純物領域１４は下側境界１６を有し、深さ２０を有する。例示的な実施形態によると、深さ２０は２から４ミクロンの範囲であってもよいが、しかし場合によっては他の深さが使用されることもある。好ましい実施形態では深さ２０は３ミクロン程度であってもよい。土台構造が不純物領域１４内部に形成され、後になって、最も有利な場合には下側境界１６に沿って広げられるクラックに沿って第２の基板１０のバルクから分離されることを後に示す。
【００１４】
不純物領域１４の形成後に、従来の処理技術を使用して不純物領域１４内にトレンチ２２が形成される。トレンチ２２はトレンチ底部２４を有し、様々な例示的実施形態によると２から３ミクロンの範囲の深さまで形成されることがある。図示しないが好ましい実施形態によると、トレンチ２２の深さ２８は不純物領域１４の深さ２０と等しいであろう。トレンチ２２の幅２６は様々な例示的な実施形態によって異なることもあり、概して１から３ミクロンの範囲内に収まるであろう。
【００１５】
ここで図５を参照すると、導電性フィルム３２がトレンチ２２を満たして形成される。導電性フィルム３２は高融点を有して低抵抗のフィルムであるように選択される。好ましい実施形態ではタングステン、Ｗが使用されてもよい。他の例示的な実施形態によると、ニッケルあるいは多結晶シリコンのような他の材料が使用されることもある。導電性フィルム３２の厚さ３４はトレンチ２２を完全に満たし、また、図６で示されるであろうが、その後に実行される平坦化処理の後に第２の表面１２にわたって連続性も維持するように選択される。導電性フィルム３２はトレンチ充満部分３６を有する。例示的な実施形態によると、導電性フィルム３２の形成に先だって場合によっては酸化物のライナー・フィルムが基板上に形成されることがある。酸化物ライナー・フィルム３０は第２の基板１２上およびトレンチ２２内に、熱酸化のような従来の方法を使用して形成することができる。酸化物ライナー・フィルム３０は構造を通過して外部拡散するのを防止することに役立つかもしれない。その後の図では、随意追加の酸化物ライナー・フィルム３０を示さないし、したがって導電性フィルム３２がトレンチ底部２４に接するように延びるトレンチ充満部分３６を含むように示されるであろう。
【００１６】
ここで図６を参照すると、導電性フィルム３２を平坦化して導電性フィルム３２の平坦上部表面３８を形成するために平坦化処理が実行される。化学的機械的研磨（ＣＭＰ）のような従来の研磨技術が平坦化のために使用されてもよい。他の例示的な実施形態によると他の平坦化技術が使用されることもある。
【００１７】
図７は導電性フィルム３２の平坦上部表面３８にわたって形成された誘電体フィルム４０を示す。好ましい実施形態では、誘電体フィルム４０は従来の方法を使用して形成された酸化物フィルムであってもよいが、場合によっては他の誘電体フィルムが使用されることもある。例示的な実施形態によると誘電体フィルム４０もまた平坦化され、実質的に平坦な誘電体表面４２を有するであろう。誘電体フィルム４０もやはり平坦化処理後の厚さ４４を有し、それは様々な例示的な実施形態によって異なり、０．５から４ミクロンの範囲であってもよい。この時点で土台構造９０はシリコンの不純物領域１４、誘電体フィルム４０、およびシリコンの不純物領域１４に形成されたトレンチ２２に延びる導電性フィルム３２を有する。誘電体表面４２が図１に示される第１の基板２の第１の表面６に連結されるであろうことがわかるであろう。この親水性結合技術はＭ．Ｂｒｕｅｌ，ｅｔ ａｌ．の報告で検討されている通りである。親水性結合技術に先だって、誘電体フィルム４０の誘電体表面４２と第１の基板２の第１の表面６の各々が従来のＲＣＡ洗浄に晒されることが好ましい。土台構造９０が第１の基板２に連結された後に下側境界１６に沿って土台構造９０が第２の基板１０のバルクから分離されることは後に示されるであろう。
【００１８】
図８はひっくり返されて第１の基板２に連結された第２の基板１０の土台構造９０を示すものである。さらに特定すると、基板は互いに位置合わせされ、第１の基板２の絶縁層４の第１の表面６が、第２の基板１０の上に形成された土台構造９０の誘電体フィルム４０の誘電体表面４２に親水的に連結される。親水性結合は室温下で行なうことが好ましい。好ましい実施形態では、第１の基板２と第２の基板１０の各々は同じ横方向寸法を有するであろう。これは概して横方向寸法８に示されており、第１の基板２と第２の基板１０について等しく示されている。しかしながら、横方向寸法８が代表的なものに過ぎず、図８が第１の基板２と第２の基板１０の一部を表わすに過ぎないこともまた理解されるべきである。概して言うと、例えば６インチのウェハは６インチのウェハに、１２インチのウェハは１２インチのウェハに、互いにウェハを平坦に位置合わせして、連結されることが好ましい。連結した表面は外見上ボイド・フリーである。次に、第２の基板１０のバルクが不純物領域１４の下側境界１６に沿って土台構造９０から分離される。
【００１９】
ここで図９を参照すると、（図８に示したような）不純物領域１４の下側境界１６に沿ってクラックを広げ、図９に示したように土台構造９０を第２の基板１０のバルクから分離するためにマイクロ・クリーブ法による処理を使用することが好ましい。連結ウェハのこの２段階熱処理工程はクラックを広げるのに使用することが好ましく、Ｂｒｕｅｌ，ｅｔ ａｌ．の報告に記載されている。他の例示的な実施形態によると、土台構造９０が第１の基板２に連結された後、土台構造９０を第２の基板１０のバルクから分離するために他の技術を使用することができる。例えば背面研削、ラップ研磨、エッチ・バック、および切削技術が使用されるかもしれない。示した例示的な実施形態では、分割の後、導電性フィルム３２のトレンチ充満部分３６はここで上部表面として示した下側境界１６まで延びることはない。これは不純物領域１４の深さ２０がトレンチ２２の深さ２８よりも大きいせいである。したがって、導電性フィルム３２のトレンチ充満部分３６の区域が構造の上部に露出するように下側境界１６下げるために研磨処理が実行されるであろう。好ましい実施形態では、トレンチ充満部分３６は下側境界１６まで延び、それがこの時点では上部表面であり、したがって分離工程の後に上部表面１６を下げるための研磨工程は必要でなくなる。
【００２０】
図１０はそのような研磨工程が実行された後の図９に示した構造を示すものである。或る例示的な実施形態によるとＣＭＰを使用することがある。場合によっては図１０に示した構造を作製するために、背面研削、ラップ研磨、エッチ・バック、およびその他の切削技術のような他の研磨技術が使用されることもある。図１０は下げられるかまたは研磨された上部表面４６を示しており、これは垂直方向の導電性材料５６の上部表面４８および隔離されたシリコン・アイランド５０の上部表面５２を有する。したがって隔離されたシリコン・アイランド５０は下方向では導電性フィルム３２の下方部分５４によって囲まれ、側方で周囲方向では導電性フィルム３２の垂直部分５６によって囲まれる。図１０の二次元的描写では中央に配置されたシリコン・アイランド５０の２つの対向する側部だけが示されているが、シリコン・アイランド５０の全側縁部は導電性フィルム３２の垂直区画５６と境界を接している。この時点で土台構造９０は導電性フィルム３２と隔離シリコン・アイランド５０を有するシリコンの不純物領域１４とで構成される上部分、および誘電体フィルム４０で形成される底部分を有する。
【００２１】
図１１は、その上に多数の隔離シリコン・アイランド５０を有する第１の基板２を示すものである。誘電体層４０／４は元々の絶縁層４に親水性結合された元々の誘電体フィルム４０を表わす。研磨上部表面４６は導電性フィルム３２の上部表面４８の部分とシリコン・アイランド５０の上部表面５２とを有する。シリコン・アイランド５０の各々は横方向の周囲を導電性フィルム３２の垂直部分５６によって囲まれ、そして下方を導電性フィルム３２の下方部分５４によって囲まれる。したがって、シリコン・アイランド５０が互いから隔離され、互いから電磁気的に遮蔽されることが理解できる。したがって、シリコン・アイランド５０のうちの１つに形成されたアナログ回路は、例えば別のシリコン・アイランド５０に形成されたデジタル回路から電磁気的に遮蔽されるであろう。アナログないしデジタル回路により、トランジスタのようないくつかの半導体デバイスが組み合わさってアナログないしデジタル回路を形成することが意味される。さらに一般的には、或る１つのシリコン・アイランド５０に形成されたアナログないしデジタル回路は他のシリコン・アイランド５０に形成された他のアナログないしデジタル回路から遮蔽される。
【００２２】
シリコン・アイランド５０の数は集積回路デバイスを形成するように組み合わされてもよい。そのような集積回路デバイスはいかなる数の隔離シリコン・アイランド５０から形成されることも可能であり、それらの各々がアナログ回路、デジタル回路、または両方をその上に含み得る。図１１に示したように周囲と下方を導電性フィルム３２によって囲まれているがゆえにシリコン・アイランド５０は互いから実質的に電磁的遮蔽をされているが、導電性のカバーを形成して個々のシリコン・アイランド５０ないしシリコン・アイランド５０のグループを封入することによって追加的な電磁的遮蔽を得ることができる。例示的な導電性のカバーは図１２に示されている。
【００２３】
図１２は、シリコン・アイランド５０を封入、したがって遮蔽する、例示的な導電性のカバーの断面図である。導電性カバー８０はそれを通過する電磁気放射を抑制することができる。そのような導電性カバー８０が単に範例に過ぎず、また別の実施形態によっては導電性カバー８０がシリコン・アイランド５０のグループを覆うように形成されてもよいことは理解されるはずである。導電性カバー８０は導電性カバー層６０と導電性側壁５８を含む。導電性側壁５８はお互いに位置合わせされた多重導電性層で形成されてもよい。例示的な実施形態では、この多重導電性層は第１の金属層６２、第２の金属層６６、および第３の金属層７０であるかもしれない。導電性側壁５８の部分を形成するのに加えて、第１の金属層６２、第２の金属層６０および第３の金属層７０の各々は好都合な場合にはシリコン・アイランド５０に形成される半導体デバイスの部分を形成し、かつ相互接続するのに使用されることがある。
【００２４】
導電性カバー８０が、下方部分５４および垂直部分５６と連携して、シリコン・アイランド５０およびシリコン・アイランド５０の上ないし内に形成されたすべてのデバイス、回路または構成要素（図示せず）を封入することは見てとれる。好ましい実施形態では、第１の誘電体層６４、第２の誘電体層６８、および第３の誘電体層７２のような誘電体層の連なりはうまくシリコン・アイランド５０上に形成することが可能であり、様々なデバイス特徴構造および誘電体層を通って延びる相互接続リードを含むであろう。好ましい実施形態でかつダマシン法を使用すると、封入されることが望ましいシリコン・アイランドないしシリコン・アイランドのグループの周囲の境界に沿った誘電体層の各々に開口をうまく形成することができる。各々の開口の形成後に、アルミニウムやタングステンのような従来の導電性材料が開口を充填するのに使用されてもよい。図１３および１４で見られるように、開口は封入されるシリコン・アイランドないしアイランド群の周囲に延びる連続的なトレンチであってもよく、または開口は封入されることが望ましいシリコン・アイランドないしシリコン・アイランドのグループの周縁に沿って延びる直線状のアレーに形成された開口を介して密に間隔をおいた列であってもよい。いずれのケースでも、開口はその後に従来の方法を使用して導電性材料で充填され、導電性側壁５８を形成する。またやはりいずれのケースでも、導電性側壁５８は封入されるシリコン・アイランド５０ないしシリコン・アイランドのグループの周囲に沿って延び、下方に延びて垂直部分５６に突き当たる。それだけで、図１２の描写は単一のシリコン・アイランド５０上に形成された導電性カバー８０の概して中央部分に沿ってとられた断面図であることが理解される。
【００２５】
図１３は導電性カバー８０の１つの側壁５８に沿ってとった断面を示す。図１３は３層の別個の導電性フィルム６２、６６、および７０から成る導電性カバー８０の例示的な導電性側壁５８を示しており、それらは実質的に連続していてしたがって連続導電性側壁を形成する。導電性フィルム６２、６６、および７０はそれぞれの誘電体層内に形成されたトレンチ開口（図示せず）の中にうまく形成することができる。導電性側壁５８は下方に延び、シリコン・アイランド（図示せず）を取り囲む垂直部分５６に接触する。
【００２６】
図１４は範例の導電性カバー８０のまた別の範例の側壁５８に沿ってとった断面を示す。図１４に示した範例の導電性側壁５８では、不連続の特徴構造で導電性側壁５８が示されている。第２の金属層６６は側壁５８の中央部分を除いて連続層を形成するが、第１の金属層６２と第３の金属層７０の各々は第３の金属層７０の充満経路７４および第１の金属層６２の充満経路７６のような充満経路の直線状アレーを形成する。導電性カバー８０の導電性側壁５８の中央部分では、導電性の相互接続リード７８が形成され、図１４に描かれた平面の中と外に延びる。導電性の相互接続リード７８は封入構造内に形成された構成要素、デバイス、および回路の、閉鎖構造外の特徴構造、例えば遮蔽された別のシリコン・アイランドないしシリコン・アイランドのグループに封入された特徴構造に対する電気的結合を供給する。開口が導電性側壁に形成されるとき、そのような開口が絶縁材料で充填されることは理解される。
【００２７】
本発明が示した実施形態に限定されることを意図していないことは強調されるべきである。図１３および１４の各々に示した導電性側壁は単に範例に過ぎないことを意図したものである。側壁を形成するために多様な程度の導電性材料を組み合わせることができる。様々な導電性材料を使用することも可能である。充満経路および連続的金属ラインの様々な構造もやはり使用可能である。その上さらに、図１４に示した導電性の相互接続リード７８のような相互接続リードを許容するために多数の開口がいかなる導電性側壁５８にも作製可能であり、導電性カバー８０内に封入された構成要素への電気的結合を供給する。導電性カバー８０の不連続の導電性側壁５８はそれでも適切なＤＣおよびＲＦ遮蔽を供給するのに役立つ。いくつかの例示的な実施形態で、導電性カバー８０を不必要にすることができることもやはり強調されるべきである。
【００２８】
これまでの説明は単に本発明の原理を図解説明するものである。したがって当業者が、ここでは明確に説明ないし提示されていないけれども本発明の原理を具現化し、その範囲と精神に含まれる様々な配列を工夫できることは分かるであろう。その上さらに、すべての実施例およびここで引用した制約的な言いまわしは主として、技術の推進のために考案人らが貢献する本発明および概念を特に教示する目的で意図するものであって、そのような特に引用した実施例および制約に限定されるものでないと解釈されるべきである。
【００２９】
さらに、ここで本発明の原理、態様および実施形態、ならびにそれらの特定の実施例を引用するすべての記述はそれらの構造と機能の同等物をも包含するように意図されている。加えて、そのような同等物が現在知られているもの、ならびに将来開発される同等物すなわち構造にかかわらず同じ機能を果たす開発素子すべての両方を含むことも意図される。それだけで、本発明は示した詳細に限定されることを意図されていない。むしろ、様々な改造および追加が本発明から逸脱することなく、特許請求の範囲と同等の範囲内で詳細について為され得る。したがって、添付の特許請求の範囲がそのような改造および変形を、本発明の精神と範囲内である限り網羅することを意図するものである。
【図面の簡単な説明】
【図１】第１の基板を示す断面図である。
【図２】第２の基板を示す断面図である。
【図３】上側の不純物層を形成するために注入処理が使用された後の第２の基板を示す断面図である。
【図４】不純物層内に形成されたトレンチを示す第２の基板の断面図である。
【図５】酸化物層と導電性フィルムが追加された後の、図４に示した第２の基板の断面図である。
【図６】上部表面を平坦化するために平坦化技術を施された後の、図５に示した第２の基板の断面図である。
【図７】誘電体フィルムが追加された後の、図６に示した第２の基板の断面図である。
【図８】ひっくり返された配置で図１に示した第１の基板に結合された、図７に示した第２の基板を示す断面図である。
【図９】第２の基板を部分的に除去した後の、図８に示した構造の断面図である。
【図１０】平坦化技術が施された後の、図９に示した構造の断面図である。
【図１１】基板上に形成され、下方および横方向を導電性材料によって取り囲まれたシリコン・アイランドの透視断面図である。
【図１２】隔離されたシリコン・アイランドの上に形成された例示的な導電性カバーの断面図である。
【図１３】例示的な導電性カバーの側壁に沿ってとられた断面図である。
【図１４】導電性カバーの別の例示的な側壁に沿ってとられた断面図である。

Claims (15)

1. 半導体基板と、前記半導体基板上に形成され、その上に形成された半導体デバイスを有するシリコン・アイランドとを含み、前記シリコン・アイランドの各々が周囲を導電性材料の垂直部分により、及び、下方を前記導電材料の水平部分によって囲まれている半導体製品であって、
   前記半導体製品が、多数の前記シリコン・アイランドを含む単一の集積回路を含む半導体製品。
2. 前記導電性材料が、シリコン基板上に配置された絶縁層上に配置される、請求項１に記載の半導体製品。
3. 前記集積回路の前記シリコン・アイランドのうちの少なくとも１つが、その上に形成されたアナログ回路を含み、前記集積回路の前記シリコン・アイランドのうちの少なくとも他の１つが、その上に形成されたデジタル回路を含む、請求項１に記載の半導体製品。
4. 前記集積回路の前記シリコン・アイランドのうちの少なくとも１つが、それを通って伝搬する電磁気放射を抑制することのできる導電性の電磁気遮蔽によって覆われる、請求項１に記載の半導体製品。
5. 前記導電性の電磁気遮蔽が、対応するシリコン・アイランド上に形成された上部導電層、および前記上部導電層から延びて前記シリコン・アイランドの周囲を取り巻く導電性材料の垂直部分へと至る前記導電性材料を含む、請求項４に記載の半導体製品。
6. 前記集積回路の前記シリコン・アイランドの各々が、対応するシリコン・アイランド上に形成された上部導電層と前記上部導電層から延びて前記対応するシリコン・アイランドの周囲を取り巻く導電性材料へと至る導電性側壁とを含む電磁気遮蔽によって覆われ、前記導電性側壁が、それを通る少なくとも１つの開口を有し、少なくとも１つの開口を通って前記対応するシリコン・アイランド上に形成された前記半導体デバイスへの電気的接続を供給するための少なくとも１つの導電性の相互接続リードをさらに有する、請求項１に記載の半導体製品。
7. 上部に形成された絶縁層を有し、上部表面を有する半導体基板を供給するステップと、各々が下方を導電性材料の水平区画によって隣接され、横方向を前記導電性材料の垂直区画によって隣接されて隔離されたシリコン区画を含む上部分と、誘電体フィルムで形成された底部分とを有する土台構造を供給するステップと、前記土台構造の前記底部分を前記基板の前記上部表面に結合させるステップとを含む、半導体製品を作製するための方法であって、
   前記半導体製品が、多数のシリコン・アイランドを含む単一の集積回路を含み、
   前記半導体基板を供給するステップが、前記土台構造内のトレンチを前記導電性材料で満たし、それにより、前記導電性材料の水平部分及び前記導電性材料の垂直部分を形成する方法。
8. 前記隔離されたシリコン区画内および上の少なくとも１つに半導体デバイスを形成するステップをさらに含む、請求項７に記載の方法。
9. 前記集積回路の前記隔離されたシリコン区画のうちの少なくともいくつかを導電性材料で全体的に封入するステップをさらに含む、請求項７に記載の方法。
10. 全体的に封入する前記ステップが、封入される各々の隔離シリコン区画に関して、前記隔離シリコン区画上での絶縁材料の形成ステップ、前記絶縁材料上での導電性カバー層の形成ステップおよび前記導電性カバー層から前記隔離シリコン区画に隣接する前記垂直区画まで延びる側部導電性材料の形成ステップを含み、前記導電性材料、前記導電性カバー層および前記側部導電性材料が組み合わさって前記隔離シリコン区画を電磁気的に遮蔽する、請求項９に記載の方法。
11. 前記土台構造を供給する前記ステップが、その上部分としてひっくり返された配置で形成された前記土台構造を有するさらなる基板を供給するステップを含み、前記土台構造を前記さらなる基板の他の部分から分離するステップをさらに含む、請求項７に記載の方法。
12. 前記土台構造を供給する前記ステップが、上部表面を有する前記さらなる基板の供給ステップ、前記さらなる基板の上側領域に水素を注入するステップを含み、前記上側領域が下方の境界を有し、前記上側領域内で前記上部表面から下方向に垂直に延びる前記トレンチを形成するステップ、前記上部表面上で前記トレンチを満たす前記導電性材料を形成するステップ、および前記誘電体フィルムを前記導電性材料上に形成してそれにより前記さらなる基板の上部分としてひっくり返された配置の前記土台構造を形成するステップを含み、前記分離ステップが前記下方の境界に沿って広げられたクラックに沿って前記土台構造を前記さらなる基板の他の部分から分離するステップを含む、請求項１１に記載の方法。
13. 前記結合させるステップが親水性結合を含む、請求項７に記載の方法。
14. 前記隔離シリコン区画のグループを追加の導電性材料で封入するステップを更に含む、請求項７に記載の方法。
15. 前記封入するステップが、隔離シリコン区画の前記グループ上に絶縁材料を形成し、及び、導電性カバー層から前記グループの周囲を包囲する前記垂直区画まで延びる前記導電性材料を形成するステップを含み、前記導電性カバー層と前記導電性材料が組み合わさって前記グループを電磁気的に遮蔽する、請求項１４に記載の方法。

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