CN117766494A - 半导体芯片、晶圆及其制造方法、封装结构及封装方法 - Google Patents

Abstract

一种半导体芯片、晶圆及其制造方法、封装结构及封装方法，半导体芯片包括键合面，半导体芯片包括：基底，包括衬底和位于衬底上的电路结构层；介质层，位于基底上，介质层顶面为键合面；键合焊垫，位于介质层中，键合面露出键合焊垫顶面；阻挡层，覆盖键合焊垫的侧壁和底部，阻挡层侧壁与键合焊垫顶角间具有间隙；填充层，填充于间隙中。本发明提高了封装可靠性。

Description

半导体芯片、晶圆及其制造方法、封装结构及封装方法

技术领域

本发明实施例涉及半导体封装技术领域，尤其涉及一种半导体芯片、晶圆及其制造方法、封装结构及封装方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。相应的，对集成电路的封装要求也日益提高，在多芯片组件(Multichip-Module，MCM)X、Y平面内的二维封装的基础上，沿Z方向堆叠的3D封装技术得到了充分发展，且所述3D封装技术具有更高密度。

三维集成电路(3D IC：Three-Dimensional Integrated Circuit)是利用先进的芯片堆叠技术制备而成，将具不同功能的芯片堆叠成具有三维结构的集成电路。相较于二维结构的集成电路，三维集成电路的堆叠技术不仅可使三维集成电路信号传递路径缩短，还可以使三维集成电路的运行速度加快，从而满足半导体器件更高性能、更小尺寸、更低功耗以及更多功能的需求。

根据三维集成电路中芯片间连接方法的不同，使堆叠的芯片能互连的技术分为金属引线封装(Wire Bonding)、倒装芯片封装(Wafer Bonding)以及穿透硅通孔封装(Through Silicon Via，TSV)。其中，由于TSV封装技术具有能够使芯片在三维方向堆叠的密度增大、芯片之间的互连线缩短、外形尺寸减小，并且可以大大改善芯片速度和低功耗的性能，成为了三维集成电路中堆叠芯片实现互连的最常用的方法。

发明内容

本发明实施例解决的问题是提供一种半导体芯片、晶圆及其制造方法、封装结构及封装方法，提高封装可靠性。

为解决上述问题，本发明实施例提供一种半导体芯片，包括键合面，半导体芯片包括：基底，包括衬底和位于衬底上的电路结构层；介质层，位于基底上，介质层顶面为键合面；键合焊垫，位于介质层中，键合面露出键合焊垫顶面；阻挡层，覆盖键合焊垫的侧壁和底部，阻挡层侧壁与键合焊垫顶角间具有间隙；填充层，填充于间隙中。

相应的，本发明实施例还提供一种晶圆，包括多个本发明实施例提供的半导体芯片。

相应的，本发明实施例还提供一种封装结构，包括：相键合的第一芯片和第二芯片，第一芯片和第二芯片均具有键合面，且第一芯片和第二芯片均包括被相对应的键合面暴露的键合焊垫，第一芯片的键合焊垫与第二芯片的键合焊垫相对设置并键合，其中，第一芯片的键合焊垫与第二芯片的键合焊垫在键合面重叠或不重叠；其中，第一芯片和第二芯片中的一者或两者为本发明实施例提供的半导体芯片。

相应的，本发明实施例还提供一种封装方法，包括：提供第一芯片和第二芯片，第一芯片和第二芯片均具有键合面，且第一芯片和第二芯片均包括被相对应的键合面暴露的键合焊垫，其中，第一芯片和第二芯片中的一者或两者为本发明实施例提供的半导体芯片；使第一芯片的键合面与第二芯片的键合面相对设置并实现键合，第一芯片的键合焊垫与第二芯片的键合焊垫相键合，其中，第一芯片的键合焊垫与第二芯片的键合焊垫在键合面重叠或不重叠。

相应的，本发明实施例还提供一种晶圆制造方法，包括键合面，晶圆制造方法包括：提供基底，基底上形成有介质层，介质层顶面为键合面；在键合面一侧的介质层中形成开口；在开口的侧壁形成阻挡层；在形成有阻挡层的开口中形成键合焊垫，键合面露出键合焊垫顶面，阻挡层侧壁与键合焊垫顶角间形成有间隙；形成填充间隙的填充层。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的半导体芯片中，阻挡层侧壁与键合焊垫顶角间具有间隙，填充层填充于间隙中；填充层填充于间隙中，当后续采用半导体芯片进行键合时，有利于减小半导体芯片的键合面处产生空洞的概率，增加该半导体芯片与其他芯片或晶圆的接触面积，从而有利于减小因该半导体芯片键合面处的空洞而导致键合良率下降的概率，进而提高了该半导体芯片与其他芯片或晶圆的键合良率，相应提高了封装可靠性。

本发明实施例提供的晶圆中，填充层填充于间隙中，当后续采用晶圆进行键合时，有利于减小晶圆的键合面处产生空洞的概率，增加该晶圆与其他芯片或晶圆的接触面积，从而有利于减小因该晶圆键合面处的空洞而导致键合良率下降的概率，进而提高了该晶圆与其他芯片或晶圆的键合良率，相应提高了封装可靠性。

本发明实施例提供的封装结构中，填充层填充于间隙中，当有利于减小封装结构的键合面处产生空洞的概率，增加相键合的半导体芯片的接触面积，从而有利于减小因封装结构的键合面处的空洞而导致键合良率下降的概率，进而提高了封装结构的键合良率，相应提高了封装可靠性。

本发明实施例提供的封装方法中，填充层填充于间隙中，当有利于减小封装时键合面处产生空洞的概率，增加相键合的半导体芯片的接触面积，从而有利于减小因封装时键合面处的空洞而导致键合良率下降的概率，进而提高了封装结构的键合良率，相应提高了封装可靠性。

本发明实施例提供的晶圆制造方法中，填充层填充于间隙中，当后续采用晶圆进行键合时，有利于减小晶圆的键合面处产生空洞的概率，增加该晶圆与其他芯片或晶圆的接触面积，从而有利于减小因该晶圆键合面处的空洞而导致键合良率下降的概率，进而提高了该晶圆与其他芯片或晶圆的键合良率，相应提高了封装可靠性。

附图说明

图1至图5是一种晶圆制造方法中各步骤对应的结构示意图；

图6至图7是本发明半导体芯片一实施例对应的结构示意图；

图8至图9是本发明晶圆一实施例对应的结构示意图；

图10至图11是本发明封装结构一实施例对应的结构示意图；

图12至图15是本发明封装方法一实施例各步骤对应的结构示意图；

图16至图24是本发明晶圆制造方法一实施例各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前封装可靠性有待提高。现结合一种晶圆制造方法分析封装可靠性有待提高的原因。

图1至图5是一种晶圆制造方法中各步骤对应的结构示意图。

结合参考图1和图2，图2为图1虚线框处的局部放大图，提供基底11，基底11上形成有介质层12，介质层12顶面为键合面10a；在键合面一侧的介质层12中形成开口20。

参考图3，形成覆盖开口20的底部和侧壁、以及键合面10a的阻挡材料层21；形成填充开口20并覆盖阻挡材料层21的焊垫材料层22。

参考图4，平坦化阻挡材料层21和焊垫材料层22，去除高于键合面10a的阻挡材料层21和焊垫材料层22，保留位于开口20底部和侧壁的阻挡材料层21为阻挡层23，保留位于开口20中的焊垫材料层22为键合焊垫24。

通常采用化学机械研磨工艺平坦化阻挡材料层21和焊垫材料层22，而通常阻挡材料层21的被研磨速率远小于焊垫材料层22的被研磨速率，则平坦化阻挡材料层21和焊垫材料层22时，容易导致在阻挡材料层21与焊垫材料层22接触处，阻挡材料层21被保留较多，而焊垫材料层22被去除较多，从而在阻挡层23侧壁与键合焊垫24顶角间会形成有间隙41，当后续将晶圆键合时，键合面10a相对设置，由于间隙41的存在，容易导致键合的晶圆的键合面10a之间的接触面积减小，进而导致键合良率下降，影响封装可靠性。

参考图5，将晶圆相互键合，晶圆的键合面10a相对设置。

由于间隙41的存在，容易导致键合的晶圆的键合面10a之间的接触面积减小，从而导致键合良率下降，而且，将晶圆相互键合后，通常还需要对晶圆进行背面减薄处理，背面减薄处理会对晶圆产生震动，从而容易因键合面10a处存在间隙41而导致键合松动，影响晶圆之间的键合效果，进而影响封装可靠性。

为解决上述问题，本发明实施例提供一种晶圆制造方法，包括键合面，晶圆制造方法包括：提供基底，基底上形成有介质层，介质层顶面为键合面；在键合面一侧的介质层中形成开口；在开口的侧壁形成阻挡层；在形成有阻挡层的开口中形成键合焊垫，键合面露出键合焊垫顶面，阻挡层侧壁与键合焊垫顶角间形成有间隙；形成填充间隙的填充层。

本发明实施例提供的晶圆制造方法中，填充层填充于间隙中，当后续采用晶圆进行键合时，有利于减小晶圆的键合面处产生间隙的概率，增加该晶圆与其他芯片或晶圆的接触面积，从而有利于减小因该晶圆键合面处的间隙而导致键合良率下降的概率，进而提高了该晶圆与其他芯片或晶圆的键合良率，相应提高了封装可靠性。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图6至图7是本发明半导体芯片一实施例对应的结构示意图。

结合参考图6至图7，图7为图6虚线框处的局部放大示意图，半导体芯片100包括键合面100a，半导体芯片100包括：基底110，包括衬底和位于衬底上的电路结构层；介质层120，位于基底110上，介质层120顶面为键合面100a；键合焊垫240，位于介质层120中，键合面100a露出键合焊垫240顶面；阻挡层230，覆盖键合焊垫240的侧壁和底部，阻挡层230侧壁与键合焊垫240顶角间具有间隙410；填充层420，填充于间隙410中。

本实施例中，半导体芯片100采用集成电路制作技术所制成，基底110包括衬底和位于衬底上的电路结构层。

衬底用于为半导体芯片100的制作提供工艺平台。

作为一种示例，半导体芯片100的衬底为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

电路结构层用于后续实现半导体芯片100的键合后，实现半导体芯片100的电路结构层之间的电连接，从而实现封装结构的正常功能。

介质层120用于为形成互连结构和键合焊垫240提供工艺基础，还用于相邻互连结构、以及相邻键合焊垫240之间起到隔离作用。

本实施例中，介质层120的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。

键合面100a为介质层120顶面，键合面100a为实现半导体芯片100键合的表面，实现半导体芯片100的键合后，能够实现半导体芯片100的电路结构层之间的电连接，从而实现封装结构的正常功能。

键合焊垫240用于将电路结构层中的器件的电性引出，并在实现半导体芯片100的键合后，通过键合焊垫240实现半导体芯片100的电路结构层之间的电连接。

本实施例中，形成键合焊垫240的步骤包括：形成覆盖焊垫槽的底部和侧壁、以及键合面100a的阻挡材料层；形成填充焊垫槽并覆盖阻挡材料层的焊垫材料层；去除高于键合面100a的阻挡材料层和焊垫材料层，保留位于焊垫槽底部和侧壁的阻挡材料层为阻挡层230，保留位于焊垫槽中的焊垫材料层为键合焊垫240。

其中，焊垫槽为用于为形成焊垫提供空间位置的槽。

在半导体制程中，通常采用化学机械研磨工艺平坦化阻挡材料层和焊垫材料层，而通常阻挡材料层的被研磨速率远小于焊垫材料层的被研磨速率，则平坦化阻挡材料层和焊垫材料层时，容易导致在阻挡材料层与焊垫材料层接触处，阻挡材料层被保留较多，而焊垫材料层被去除较多，从而在阻挡层230侧壁与键合焊垫240顶角间会形成有间隙410。尤其对于宽度较大的键合焊垫240，阻挡层230侧壁与键合焊垫240顶角间的间隙410更明显，填充层420填充间隙410以增加后续键合时键合面100a的接触面积的作用的效果更为明显，因此，本方案尤其适用于键合焊垫240的宽度大于或等于0.3μm的情况。

本实施例中，键合焊垫240的材料包括铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种，具有较好的导电效果。

阻挡层230用于阻挡键合焊垫240中金属离子向介质层120中的扩散。

本实施例中，阻挡层230的材料包括钛或氮化钛，从而能够对金属离子有较好的阻隔作用。

由前述键合焊垫240的形成步骤可知，保留位于焊垫槽底部和侧壁的阻挡材料层为阻挡层230，从而本实施例中，阻挡层230还覆盖键合焊垫240的底部，相应的，阻挡层230还阻挡键合焊垫240中金属离子向底部的介质层120中的扩散。

填充层420用于填充间隙410。

填充层420填充于间隙410中，当后续采用半导体芯片100进行键合时，有利于减小半导体芯片100的键合面100a处产生空洞的概率，增加该半导体芯片100与其他芯片或晶圆的接触面积，从而有利于减小因该半导体芯片100键合面100a处的空洞而导致键合良率下降的概率，进而提高了该半导体芯片100与其他芯片或晶圆的键合良率，相应提高了封装可靠性。

本实施例中，填充层420的材料包括介质材料。

介质材料的被研磨速率与键合焊垫240的被研磨速率相近，从而经过平坦化处理获得填充层420时，能够使得填充层420较好地保留于阻挡层240侧壁与键合焊垫240顶角间的间隙410中，而且，介质材料为半导体芯片100中常用的材料，填充层420采用介质材料，不会增加填充层420对半导体芯片100的负面影响。

本实施例中，介质材料包括氮化硅或氧化硅。

采用氮化硅或氧化硅形成填充层420，有利于提升后续键合时，键合面100a处的接触面积，增加键合牢固性，同时降低键合焊垫240的金属扩散。

本实施例中，填充层420的材料与介质层120的材料相同。

填充层420的材料与介质层120的材料相同，则填充层420的引入不会带来额外的其他元素，相应不会对介质层120带来其他元素的污染，有利于减小填充层420的引入对介质层120的影响，而且，采用与介质层120相同的材料形成填充层420，材料易于获取，且不增加额外的材料，有利于节约工艺成本。

本实施例中，形成填充层420的步骤包括：形成填充间隙410并覆盖键合面100a的填充材料层；平坦化填充材料层，去除高于键合面100a的填充材料层，保留位于间隙410中的填充材料层为填充层420。

因此，本实施例中，介质层120、键合焊垫240、阻挡层230和填充层420的顶面相齐平，从而利用填充层420提高了键合面100a的表面平坦度，在后续将半导体芯片100与其他芯片或晶圆键合的过程中，键合面100a相对设置，表面平坦度较高的键合面100a有利于加强键合效果，进而提高半导体芯片100与其他芯片或晶圆的键合良率，相应提高了封装可靠性。

本实施例中，半导体芯片100还包括：互连结构(未标示)，位于键合焊垫240底部的介质层120中，并与键合焊垫240电连接。

互连结构用于与电路结构层电连接，并将电路结构层的电性引出，同时通过与键合焊垫240电连接，使得键合焊垫240将电路结构的层的电性引出。

本实施例中，互连结构的材料包括铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种，具有较好的导电效果。

图8至图9是本发明晶圆一实施例对应的结构示意图。

结合参考图8和图9，图9是图8虚线框处的局部放大示意图，晶圆300包括多个如前述实施例所述的半导体芯片100。

本实施例提供的晶圆300中，填充层420填充于间隙410中，当后续采用晶圆300进行键合时，有利于减小晶圆300的键合面100a处产生空洞的概率，增加该晶圆300与其他芯片或晶圆的接触面积，从而有利于减小因该晶圆300键合面100a处的空洞而导致键合良率下降的概率，进而提高了该晶圆300与其他芯片或晶圆的键合良率，相应提高了封装可靠性。

对半导体芯片100的详细描述请参考前述实施例，在此不做赘述。

图10至图11是本发明封装结构一实施例对应的结构示意图。

结合参考图10和图11，图11是图10虚线框处的局部放大示意图，封装结构包括相键合的第一芯片101和第二芯片102，第一芯片101和第二芯片102均具有键合面100a，且第一芯片101和第二芯片102均包括被相对应的键合面100a暴露的键合焊垫240，第一芯片101的键合焊垫240与第二芯片102的键合焊垫240相对设置并键合，其中，第一芯片101的键合焊垫240与第二芯片102的键合焊垫240在键合面100a重叠或不重叠；其中，第一芯片101和第二芯片102中的一者或两者为前述实施例所述的半导体芯片100。

本实施例中，以第一芯片101和第二芯片102中均为前述实施例所述的半导体芯片100为例叙述。

本实施例提供的封装结构中，填充层420填充于间隙410中，当有利于减小封装结构的键合面100a处产生空洞的概率，增加相键合的半导体芯片100的接触面积，从而有利于减小因封装结构的键合面100a处的空洞而导致键合良率下降的概率，进而提高了封装结构的键合良率，相应提高了封装可靠性。

对半导体芯片100的详细描述请参考前述实施例，在此不做赘述。

结合前述实施例以及图11可知，对于宽度较大的键合焊垫240，阻挡层230侧壁与键合焊垫240顶角间的间隙410更明显，填充层420填充间隙410以增加后续键合时键合面100a的接触面积的作用的效果更为明显，同时对于宽度较小的键合焊垫240，本方案也同样适用，在键合面100a处，通过填充层420将间隙410填充，将现有技术中具有空洞缺陷的Metal-无机层的键合，改善为部分无机层-无机层键合、部分Metal-无机层键合，有利于提高键合的稳定性。

第一芯片101与第二芯片102的键合焊垫240相对设置并键合，实现Metal-Metal键合，有利于在保障键合面100a的表面平坦度的同时，增加键合强度(bonding strength)，提高半导体芯片100的键合质量，从而提高了封装可靠性。

需要说明的是，第一芯片101与第二芯片102的键合焊垫240的尺寸可以相等或不相等，因此，第一芯片101与第二芯片102的键合焊垫240在键合面100a重叠或不重叠。

本实施例中，第一芯片101的数量为多个、并集成于第一晶圆(未示出)中，第二芯片102的数量为多个、并集成于第二晶圆(未示出)中，第一晶圆和第二晶圆的键合面100a相对设置并键合。

第一晶圆和第二晶圆的键合面100a相对设置并键合，从而实现晶圆级系统封装，后续通过对键合后的第一晶圆和第二晶圆进行切割，获得多个相键合的第一芯片101和第二芯片102。

图12至图15是本发明封装方法一实施例各步骤对应的结构示意图。

结合参考图12和图13，图13是图12中虚线框处的局部放大示意图，提供第一芯片101和第二芯片102，第一芯片101和第二芯片102均具有键合面100a，且第一芯片101和第二芯片102均包括被相对应的键合面100a暴露的键合焊垫240，其中，第一芯片101和第二芯片102中的一者或两者为如前述实施例所述的半导体芯片100。

本实施例中，以第一芯片101和第二芯片102中均为前述实施例所述的半导体芯片100为例叙述。

本实施例提供的封装方法中，填充层420填充于间隙410中，当有利于减小封装时键合面100a处产生空洞的概率，增加相键合的半导体芯片100的接触面积，从而有利于减小因封装时键合面100a处的空洞而导致键合良率下降的概率，进而提高了封装结构的键合良率，相应提高了封装可靠性。

对半导体芯片100的详细描述请参考前述实施例，在此不做赘述。

结合参考图14和图15，图15是图12中虚线框处的局部放大示意图，使第一芯片101的键合面100a与第二芯片102的键合面100a相对设置并实现键合，第一芯片101的键合焊垫240与第二芯片102的键合焊垫240相键合，其中，第一芯片101的键合焊垫240与第二芯片102的键合焊垫240在键合面100a重叠或不重叠。

结合前述实施例以及图15可知，对于宽度较大的键合焊垫240，阻挡层230侧壁与键合焊垫240顶角间的间隙410更明显，填充层420填充间隙410以增加后续键合时键合面100a的接触面积的作用的效果更为明显，同时对于宽度较小的键合焊垫240，本方案也同样适用，在键合面100a处，通过填充层420将间隙410填充，将现有技术中具有空洞缺陷的Metal-无机层的键合，改善为部分无机层-无机层键合、部分Metal-无机层键合，有利于提高键合的稳定性。

第一芯片101与第二芯片102的键合焊垫240相对设置并键合，实现Metal-Metal键合，有利于在保障键合面100a的表面平坦度的同时，增加键合强度，提高半导体芯片100的键合质量，从而提高了封装可靠性。

本实施例中，第一芯片101的数量为多个、并集成于第一晶圆(未示出)中，第二芯片102的数量为多个、并集成于第二晶圆(未示出)中；第一晶圆和第二晶圆的键合面100a相对设置，并以晶圆级的方式实现键合。

第一晶圆和第二晶圆的键合面100a相对设置并键合，从而实现晶圆级系统封装，后续通过对键合后的第一晶圆和第二晶圆进行切割，获得多个相键合的第一芯片101和第二芯片102。

需要说明的是，第一芯片101与第二芯片102的键合焊垫240的尺寸可以相等或不相等，因此，第一芯片101与第二芯片102的键合焊垫240在键合面100a重叠或不重叠。

本实施例中，使第一芯片101的键合面100a与第二芯片102的键合面100a相对设置并实现键合后，封装方法还包括：对键合焊垫240进行第一膨胀处理。

在第一芯片101和第二芯片102键合后，对键合焊垫240进行第一膨胀处理，使得键合焊垫240适当膨胀，通过适当膨胀填补键合面100a处键合焊垫240之间的缝隙，有利于减小键合焊垫240之间留有缝隙的概率，从而进一步提高键合的稳定性，提高半导体芯片100的键合质量，从而提高了封装可靠性。

本实施例中，采用热处理合金(alloy)工艺对键合焊垫240进行第一膨胀处理。

具体地，本实施例中，第一膨胀处理的alloy工艺的工艺参数为：工艺温度350℃，工艺时间720分钟。

本实施例中，将第一晶圆和第二晶圆的键合面100a相对设置并键合后，封装方法还包括：对第一晶圆或第二晶圆进行减薄处理。

本实施例中，以对第一晶圆进行背面减薄处理为例，对第一晶圆进行背面减薄处理，为后续在第一晶圆的基底中形成硅通孔(Through-Silicon-Via，TSV)结构做准备。

本实施例中，通过第一晶圆或第二晶圆被减薄的面形成与第一晶圆和第二晶圆中的器件电连接的互连结构。

具体地，互连结构为TSV结构，本实施例中，在进行背面减薄处理后的第一晶圆的衬底中形成TSV结构，实现第一晶圆两端电路的垂直导通，也就是说，能够通过第一晶圆中的TSV结构实现与其他电路的电连接。

通过TSV结构使晶圆在三维方向堆叠的密度较大，外形尺寸较小，并且大大改善芯片速度、以及减小芯片功耗。

需要说明的是，减薄处理会对晶圆产生震动，而本实施例形成的封装结构在键合面100a处的键合较为稳定，有利于减小在键合面10a处因震动而导致键合松动的概率，从而提高封装可靠性。

图16至图24是本发明晶圆制造方法一实施例各步骤对应的结构示意图。

参考图16，晶圆300包括键合面100a，提供基底110，基底110上形成有介质层120，介质层120顶面为键合面100a。

本实施例中，晶圆300采用集成电路制作技术所制成，基底110包括衬底和位于衬底上的电路结构层。

衬底用于为晶圆300的制作提供工艺平台。

作为一种示例，晶圆300的衬底为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

电路结构层用于后续实现晶圆300的键合后，实现晶圆300的电路结构层之间的电连接，从而实现封装结构的正常功能。

介质层120用于为形成互连结构和键合焊垫提供工艺基础，还用于相邻互连结构、以及相邻键合焊垫之间起到隔离作用。

本实施例中，介质层120的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。

键合面100a为介质层120顶面，键合面100a为实现晶圆300键合的表面，实现晶圆300的键合后，能够实现晶圆300的电路结构层之间的电连接，从而实现封装结构的正常功能。

本实施例中，介质层120中形成有互连结构(未标示)，互连结构被介质层120覆盖。

互连结构用于与电路结构层电连接，并将电路结构层的电性引出，同时后续通过与形成的键合焊垫电连接，使得键合焊垫将电路结构的层的电性引出。

本实施例中，互连结构的材料包括铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种，具有较好的导电效果。

结合参考图17和图18，图18是图17虚线框处的局部放大示意图，在键合面100a一侧的介质层120中形成开口200。

开口200用于为后续形成键合焊垫提供空间位置。

本实施例中，采用干法刻蚀工艺形成开口200。

干法刻蚀工艺具有各向异性的刻蚀特性，刻蚀更具方向性，有利于提高开口200的形貌和尺寸精度。

需要说明的是，本实施例中，开口200露出互连结构顶部，从而使得后续形成于开口200中的键合焊垫与互连结构电连接。

结合参考图19至图21，在开口200的侧壁形成阻挡层230。

阻挡层230用于阻挡后续形成于开口200中的键合焊垫中金属离子向介质层120中的扩散。

本实施例中，阻挡层230的材料包括钛或氮化钛，从而能够对金属离子有较好的阻隔作用。

具体地，本实施例中，在开口200的侧壁形成阻挡层230的步骤包括：参考图19，形成覆盖开口200底面和侧壁、以及键合面100a的阻挡材料层210，其中位于开口200底面和侧壁的阻挡材料层210作为阻挡层230。

阻挡材料层210用于形成阻挡层230。

相应的，阻挡层230还覆盖开口200的底部，从而阻挡层230还阻挡键合焊垫中金属离子向底部的介质层120中的扩散。

本实施例中，阻挡材料层210的材料包括钛或氮化钛。

本实施例中，采用化学气相沉积工艺形成阻挡材料层210。

化学气相沉积工艺具备较高的填充能力，能形成质量较高的膜层结构，且能够减少膜层中的空隙。

参考图21，去除高于键合面100a的阻挡材料层210，保留阻挡层230。

本实施例中，采用化学机械研磨工艺去除高于键合面100a的阻挡材料层210。

化学机械研磨工艺综合了化学研磨和机械研磨的优势，可以保证同时且高效地去除高于键合面100a的阻挡材料层210，且获得较佳的表面。

结合参考图20和图21，在形成有阻挡层230的开口200中形成键合焊垫240，键合面100a露出键合焊垫240顶面，阻挡层230侧壁与键合焊垫240顶角间形成有间隙410。

键合焊垫240用于将电路结构层中的器件的电性引出，并在实现晶圆300的键合后，通过键合焊垫240实现晶圆300的电路结构层之间的电连接。

本实施例中，键合焊垫240的材料包括铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种，具有较好的导电效果。

具体地，本实施例中，在形成有阻挡层230的开口200中形成键合焊垫240的步骤包括：参考图20，形成填充开口200并覆盖阻挡材料层210的焊垫材料层220。

焊垫材料层220用于形成键合焊垫240。

本实施例中，焊垫材料层220的材料包括铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种。

本实施例中，采用电镀工艺形成焊垫材料层220。

采用电镀工艺有利于形成膜层厚度较为均匀且致密性较好的焊垫材料层220，从而使得键合焊垫240的膜层质量较高。

参考图21，去除高于键合面100a的焊垫材料层220，保留位于开口200中的焊垫材料层220为键合焊垫240。

本实施例中，采用化学机械研磨工艺去除高于键合面100a的焊垫材料层220。

化学机械研磨工艺综合了化学研磨和机械研磨的优势，可以保证同时且高效地去除高于键合面100a的焊垫材料层220，且获得较佳的表面。

继续参考图21，本实施例中，在同一步骤中，去除高于键合面100a的阻挡材料层210和焊垫材料层220，有利于简化工艺流程，提高工艺效率。

本实施例中，采用化学机械研磨工艺去除高于键合面100a的阻挡材料层210和焊垫材料层220。

化学机械研磨工艺综合了化学研磨和机械研磨的优势，可以保证同时且高效地去除高于键合面100a的阻挡材料层210和焊垫材料层220，且获得较佳的表面。

在半导体制程中，通常阻挡材料层210的被研磨速率远小于焊垫材料层220的被研磨速率，则研磨阻挡材料层210和焊垫材料层220时，容易导致在阻挡材料层210与焊垫材料层220接触处，阻挡材料层210被保留较多，而焊垫材料层220被去除较多，从而在阻挡层230侧壁与键合焊垫240顶角间会形成有间隙410。尤其对于宽度较大的键合焊垫240，阻挡层230侧壁与键合焊垫240顶角间的间隙410更明显，后续采用填充层填充间隙410以增加后续键合时键合面100a的接触面积的作用的效果更为明显，因此，本方案尤其适用于键合焊垫240的宽度大于或等于0.3μm的情况。

参考图22，在形成有阻挡层230的开口200中形成键合焊垫240之后，后续形成填充间隙410的填充层之前，晶圆制造方法还包括：对键合焊垫240进行第二膨胀处理。

对键合焊垫240进行第二膨胀处理，使得键合焊垫240适当膨胀，从而有利于减小键合焊垫240顶部与阻挡层230侧壁之间的间隙410，还能够通过使键合焊垫240适当膨胀而使得键合焊垫240顶部适当凸于键合面100a，有利于在后续对填充材料层进行平坦化之后，使得键合焊垫240顶部与键合面100a齐平，从而有利于提高后续的键合效果，提高键合的稳定性，提高晶圆300的键合质量，进而提高了封装可靠性。

本实施例中，采用热处理合金(alloy)工艺对键合焊垫240进行第二膨胀处理。

具体地，本实施例中，第二膨胀处理的alloy工艺的工艺参数为：工艺温度350℃，工艺时间120分钟。

结合参考图23和图24，形成填充间隙410的填充层420。

填充层420用于填充间隙410。

本实施例提供的晶圆制造方法中，填充层420填充于间隙410中，当后续采用晶圆300进行键合时，有利于减小晶圆300的键合面100a处产生空洞的概率，增加该晶圆300与其他芯片或晶圆的接触面积，从而有利于减小因该晶圆300键合面100a处的空洞而导致键合良率下降的概率，进而提高了该晶圆300与其他芯片或晶圆的键合良率，相应提高了封装可靠性。

本实施例中，填充层420的材料包括介质材料。

介质材料的被研磨速率与键合焊垫240的被研磨速率相近，从而经过平坦化处理获得填充层420时，能够使得填充层420较好地保留于阻挡层240侧壁与键合焊垫240顶角间的间隙410中，而且，介质材料为晶圆300中常用的材料，填充层420采用介质材料，不会增加填充层420对晶圆300的负面影响。

本实施例中，介质材料包括氮化硅或氧化硅。

采用氮化硅或氧化硅形成填充层420，有利于提升后续键合时，键合面100a处的接触面积，增加键合牢固性，同时降低键合焊垫240的金属扩散。

本实施例中，填充层420的材料与介质层120的材料相同。

填充层420的材料与介质层120的材料相同，则填充层420的引入不会带来额外的其他元素，相应不会对介质层120带来其他元素的污染，有利于减小填充层420的引入对介质层120的影响，而且，采用与介质层120相同的材料形成填充层420，材料易于获取，且不增加额外的材料，有利于节约工艺成本。

本实施例中，形成填充间隙410的填充层420的步骤包括：参考图23，形成填充于间隙410中、且覆盖键合焊垫240和键合面100a的填充材料层430。

填充材料层430用于形成填充层。

本实施例中，填充材料层430的材料为介质材料，具体地，包括氧化硅或氮化硅。

本实施例中，形成填充材料层430的工艺包括化学气相沉积工艺或原子层沉积工艺。

化学气相沉积工艺或原子层沉积工艺均具有较好的间隙填充能力，有利于较好地将间隙410填充，形成膜层中空隙较少且膜层质量较好的填充材料层430，相应形成膜层质量较好的填充层420。

参考图24，对填充材料层430进行平坦化处理，去除高于键合面100a的填充材料层430，保留位于间隙410中的填充材料层430作为填充层420。

因此，本实施例中，介质层120、键合焊垫240、阻挡层230和填充层420的顶面相齐平，从而利用填充层420提高了键合面100a的表面平坦度，在后续将晶圆300与其他芯片或晶圆键合的过程中，键合面100a相对设置，表面平坦度较高的键合面100a有利于加强键合效果，进而提高晶圆300与其他芯片或晶圆的键合良率，相应提高了封装可靠性。

本实施例中，采用化学机械研磨工艺去除高于键合面100a的填充材料层430。化学机械研磨工艺综合了化学研磨和机械研磨的优势，可以保证同时且高效地去除高于键合面100a的填充材料层430，且获得较佳的表面。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (26)

1.一种半导体芯片，其特征在于，所述半导体芯片包括键合面，所述半导体芯片包括：

基底，包括衬底和位于衬底上的电路结构层；

介质层，位于所述基底上，所述介质层顶面为所述键合面；

键合焊垫，位于所述介质层中，所述键合面露出所述键合焊垫顶面；

阻挡层，覆盖所述键合焊垫的侧壁和底部，所述阻挡层侧壁与所述键合焊垫顶角间具有间隙；

填充层，填充于所述间隙中。

2.如权利要求1所述的半导体芯片，其特征在于，所述填充层的材料包括介质材料。

3.如权利要求2所述的半导体芯片，其特征在于，所述介质材料包括氮化硅或氧化硅。

4.如权利要求1所述的半导体芯片，其特征在于，所述介质层、键合焊垫、阻挡层和填充层的顶面相齐平。

5.如权利要求1所述的半导体芯片，其特征在于，所述键合焊垫的宽度大于或等于0.3μm。

6.如权利要求1所述的半导体芯片，其特征在于，所述填充层的材料与所述介质层的材料相同。

7.如权利要求1所述的半导体芯片，其特征在于，所述键合焊垫的材料包括铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种。

8.如权利要求1所述的半导体芯片，其特征在于，所述半导体芯片还包括：互连结构，位于所述键合焊垫底部的介质层中，并与所述键合焊垫电连接。

9.一种晶圆，其特征在于，包括多个如权利要求1～8中任意一项所述的半导体芯片。

10.一种封装结构，其特征在于，包括：

相键合的第一芯片和第二芯片，所述第一芯片和第二芯片均具有键合面，且所述第一芯片和第二芯片均包括被相对应的键合面暴露的键合焊垫，所述第一芯片的键合焊垫与所述第二芯片的键合焊垫相对设置并键合，其中，所述第一芯片的键合焊垫与第二芯片的键合焊垫在键合面重叠或不重叠；

其中，所述第一芯片和第二芯片中的一者或两者为权利要求1～8中任意一项所述的半导体芯片。

11.如权利要求10所述的封装结构，其特征在于，所述第一芯片的数量为多个、并集成于第一晶圆中，所述第二芯片的数量为多个、并集成于第二晶圆中，所述第一晶圆和第二晶圆的键合面相对设置并键合。

12.一种封装方法，其特征在于，包括：

提供第一芯片和第二芯片，所述第一芯片和第二芯片均具有键合面，且所述第一芯片和第二芯片均包括被相对应的键合面暴露的键合焊垫，其中，所述第一芯片和第二芯片中的一者或两者为权利要求1～8中任意一项所述的半导体芯片；

使所述第一芯片的键合面与所述第二芯片的键合面相对设置并实现键合，所述第一芯片的键合焊垫与所述第二芯片的键合焊垫相键合，其中，所述第一芯片的键合焊垫与第二芯片的键合焊垫在键合面重叠或不重叠。

13.如权利要求12所述的封装方法，其特征在于，所述第一芯片的数量为多个、并集成于第一晶圆中，所述第二芯片的数量为多个、并集成于第二晶圆中；

使所述第一芯片的键合面与所述第二芯片的键合面相对设置并实现键合的步骤中，所述第一晶圆和第二晶圆的键合面相对设置，并以晶圆级的方式实现键合。

14.如权利要求12所述的封装方法，其特征在于，使所述第一芯片的键合面与所述第二芯片的键合面相对设置并实现键合后，所述封装方法还包括：对所述键合焊垫进行第一膨胀处理。

15.一种晶圆制造方法，其特征在于，所述晶圆包括键合面，所述晶圆制造方法包括：

提供基底，所述基底上形成有介质层，所述介质层顶面为所述键合面；

在所述键合面一侧的介质层中形成开口；

在所述开口的侧壁形成阻挡层；

在形成有所述阻挡层的开口中形成键合焊垫，所述键合面露出所述键合焊垫顶面，所述阻挡层侧壁与所述键合焊垫顶角间形成有间隙；

形成填充所述间隙的填充层。

16.如权利要求15所述的晶圆制造方法，其特征在于，形成填充所述间隙的填充层的步骤包括：形成填充于所述间隙中、且覆盖所述键合焊垫和键合面的填充材料层；

对所述填充材料层进行平坦化处理，去除高于所述键合面的填充材料层，保留位于所述间隙中的填充材料层作为所述填充层。

17.如权利要求16所述的晶圆制造方法，其特征在于，形成所述填充材料层的工艺包括化学气相沉积工艺或原子层沉积工艺。

18.如权利要求16所述的晶圆制造方法，其特征在于，采用化学机械研磨工艺去除高于所述键合面的填充材料层。

19.如权利要求15所述的晶圆制造方法，其特征在于，在所述开口的侧壁形成阻挡层的步骤包括：形成覆盖所述开口底面和侧壁、以及键合面的阻挡材料层，其中位于所述开口底面和侧壁的阻挡材料层作为阻挡层；

去除高于所述键合面的阻挡材料层，保留所述阻挡层。

20.如权利要求20所述的晶圆制造方法，其特征在于，在形成有所述阻挡层的开口中形成键合焊垫的步骤包括：形成填充所述开口并覆盖所述阻挡材料层的焊垫材料层；

去除高于所述键合面的焊垫材料层，保留位于所述开口中的焊垫材料层为键合焊垫。

21.如权利要求20所述的晶圆制造方法，其特征在于，在同一步骤中，去除高于所述键合面的阻挡材料层和焊垫材料层。

22.如权利要求21所述的晶圆制造方法，其特征在于，采用化学机械研磨工艺去除高于所述键合面的阻挡材料层和焊垫材料层。

23.如权利要求15所述的晶圆制造方法，其特征在于，在形成有所述阻挡层的开口中形成键合焊垫之后，形成填充所述间隙的填充层之前，所述晶圆制造方法还包括：对所述键合焊垫进行第二膨胀处理。

24.如权利要求23所述的晶圆制造方法，其特征在于，采用热处理合金工艺对所述键合焊垫进行第二膨胀处理。

25.如权利要求15所述的晶圆制造方法，其特征在于，所述填充层的材料包括介质材料。

26.如权利要求15所述的晶圆制造方法，其特征在于，所述填充层的材料与所述介质层的材料相同。