CN117913026A - 半导体结构的形成方法 - Google Patents

Abstract

一种半导体结构的形成方法，包括：提供晶圆，晶圆包括底部衬底及位于底部衬底上的器件层，底部衬底的侧壁相对于器件层的侧壁向外凸出，器件层的顶面为晶圆的键合面；形成覆盖器件层侧壁的导电层；在器件层位于键合面一侧形成沟槽；形成覆盖沟槽底面和侧壁、键合面、导电层侧壁、以及凸出的底部衬底顶面的生长材料层；在生长材料层上电镀焊垫材料层，焊垫材料层填充沟槽并覆盖键合面上的生长材料层；去除高于键合面的生长材料层和焊垫材料层，保留位于沟槽中的焊垫材料层为焊垫。本发明提高了封装可靠性。

Description

半导体结构的形成方法

技术领域

本发明实施例涉及半导体封装技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。相应的，对集成电路的封装要求也日益提高，在多芯片组件(Multichip-Module，MCM)X、Y平面内的二维封装的基础上，沿Z方向堆叠的3D封装技术得到了充分发展，且所述3D封装技术具有更高密度。

三维集成电路(3D IC：Three-Dimensional Integrated Circuit)是利用先进的芯片堆叠技术制备而成，将具不同功能的芯片堆叠成具有三维结构的集成电路。相较于二维结构的集成电路，三维集成电路的堆叠技术不仅可使三维集成电路信号传递路径缩短，还可以使三维集成电路的运行速度加快，从而满足半导体器件更高性能、更小尺寸、更低功耗以及更多功能的需求。

根据三维集成电路中芯片间连接方法的不同，使堆叠的芯片能互连的技术分为金属引线封装(Wire Bonding)、倒装芯片封装(Wafer Bonding)以及穿透硅通孔封装(Through Silicon Via，TSV)。其中，由于TSV封装技术具有能够使芯片在三维方向堆叠的密度增大、芯片之间的互连线缩短、外形尺寸减小，并且可以大大改善芯片速度和低功耗的性能，成为了三维集成电路中堆叠芯片实现互连的最常用的方法。

发明内容

本发明实施例解决的问题是提供一种半导体结构的形成方法，提高封装可靠性。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供晶圆，晶圆包括底部衬底及位于底部衬底上的器件层，底部衬底的侧壁相对于器件层的侧壁向外凸出，器件层的顶面为晶圆的键合面；形成覆盖器件层侧壁的导电层；在器件层位于键合面一侧形成沟槽；形成覆盖沟槽底面和侧壁、键合面、导电层侧壁、以及凸出的底部衬底顶面的生长材料层；在生长材料层上电镀焊垫材料层，焊垫材料层填充沟槽并覆盖键合面上的生长材料层；去除高于键合面的生长材料层和焊垫材料层，保留位于沟槽中的焊垫材料层为焊垫。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的半导体结构的形成方法中，形成覆盖器件层侧壁的导电层，通过导电层向沟槽中的生长材料层通电，在生长材料层上电镀焊垫材料层，焊垫材料层填充沟槽并覆盖键合面上的生长材料层；晶圆包括底部衬底及位于底部衬底上的器件层，底部衬底相对于器件层的侧壁向外凸出，则由于器件层顶面与底部衬底顶面的高度差，器件层侧壁的生长材料层较薄且容易断裂，在器件层侧壁形成导电层，利用导电层导电在生长材料层上电镀焊垫材料层，相比于利用器件层侧壁的生长材料层导电在生长材料层上电镀焊垫材料层，有利于在电镀焊垫材料层的过程中，提高器件层侧壁的材料的导电能力，有利于尽可能避免因生长材料层较薄而导致对沟槽中的生长材料层通电不均匀且不稳定的情况，从而提高焊垫材料层的厚度均匀性，相应提高焊垫的厚度均匀性，使得焊垫的表面平坦度较好，相应提高了键合面的表面平坦度，当后续采用该晶圆进行键合时，提高了键合效果，相应提高了封装可靠性。

附图说明

图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；

图5至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前封装可靠性有待提高。现结合一种半导体结构的形成方法分析封装可靠性有待提高的原因。

图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1，提供晶圆，晶圆包括底部衬底11及位于底部衬底11上的器件层13，底部衬底11的侧壁相对于器件层13的侧壁向外凸出，器件层13的顶面为晶圆的键合面10a。

具体地，底部衬底11上还形成有顶部衬底12，顶部衬底12与底部衬底11构成衬底10，底部衬底11的侧壁相对于顶部衬底12的侧壁向外凸出，器件层13形成于衬底10上。

参考图2，在器件层13位于键合面10a一侧形成沟槽40。

继续参考图2，形成覆盖沟槽40底面和侧壁、键合面10a、器件层13侧壁、以及凸出的底部衬底11顶面的生长材料层41。

由于器件层13顶面与底部衬底11顶面的高度差，器件层13侧壁的生长材料层41较薄且容易断裂(如图2中虚线框处所示)。

参考图3，在生长材料层41上电镀焊垫材料层42，焊垫材料层42填充沟槽40并覆盖键合面10a上的生长材料层41。

具体地，通过器件层13侧壁的生长材料层41导电，在生长材料层41上电镀焊垫材料层42，由于器件层13侧壁的生长材料层41较薄且容易断裂，容易导致对沟槽40中的生长材料层41通电不均匀且不稳定的情况，从而导致在生长材料层41上电镀的焊垫材料层42的厚度不均匀。

参考图4，去除高于键合面10a的生长材料层41和焊垫材料层42，保留位于沟槽40中的焊垫材料层42为焊垫44。

由于在生长材料层41上电镀的焊垫材料层42的厚度不均匀，相应导致形成的焊垫44的厚度均匀性较差，容易导致焊垫44的表面平坦度较差，相应导致键合面10a的表面平坦度较差，当后续采用该晶圆键合时，键合面10a相对设置，影响键合效果，相应影响了封装可靠性。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供晶圆，晶圆包括底部衬底及位于底部衬底上的器件层，底部衬底的侧壁相对于器件层的侧壁向外凸出，器件层的顶面为晶圆的键合面；形成覆盖器件层侧壁的导电层；在器件层位于键合面一侧形成沟槽；形成覆盖沟槽底面和侧壁、键合面、导电层侧壁、以及凸出的底部衬底顶面的生长材料层；在生长材料层上电镀焊垫材料层，焊垫材料层填充沟槽并覆盖键合面上的生长材料层；去除高于键合面的生长材料层和焊垫材料层，保留位于沟槽中的焊垫材料层为焊垫。

本发明实施例提供的半导体结构的形成方法中，晶圆包括底部衬底及位于底部衬底上的器件层，底部衬底相对于器件层的侧壁向外凸出，则由于器件层顶面与底部衬底顶面的高度差，器件层侧壁的生长材料层较薄且容易断裂，在器件层侧壁形成导电层，利用导电层导电在生长材料层上电镀焊垫材料层，相比于利用器件层侧壁的生长材料层导电在生长材料层上电镀焊垫材料层，有利于提高电镀焊垫材料层的过程中，器件层侧壁的材料的导电能力，有利于尽可能避免因生长材料层较薄而导致对沟槽中的生长材料层通电不均匀且不稳定的情况，从而提高焊垫材料层的厚度均匀性，相应提高焊垫的厚度均匀性，使得焊垫的表面平坦度较好，相应提高了键合面的表面平坦度，当后续采用该晶圆进行键合时，提高了键合效果，相应提高了封装可靠性。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图11是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图。

参考图5，提供晶圆，晶圆包括底部衬底110及位于底部衬底110上的器件层130，底部衬底110的侧壁相对于器件层130的侧壁向外凸出，器件层130的顶面为晶圆的键合面100a。

需要说明的是，器件层130与底部衬底110之间还形成有顶部衬底120，顶部衬底120与器件层130侧壁齐平，底部衬底110的侧壁相对于顶部衬底120的侧壁向外凸出，底部衬底110和顶部衬底120构成衬底100。

本实施例中，提供晶圆的步骤中，晶圆包括底部衬底110及位于底部衬底110上的器件层130，器件层130与底部衬底110的侧壁齐平；对器件层130的边缘进行修边处理，去除部分宽度的器件层130，使得底部衬底110相对于器件层130的侧壁向外凸出。

具体地，晶圆包括底部衬底110、位于底部衬底110上的顶部衬底120及位于顶部衬底120上的器件层130，器件层130与底部衬底110和顶部衬底120的侧壁齐平，对器件层130的边缘进行修边处理的步骤中，还对顶部衬底120的边缘进行修边处理，去除部分宽度的顶部衬底120，使得底部衬底110相对于顶部衬底120的侧壁向外凸出。

后续将晶圆相互键合后，还需要对晶圆进行背面减薄处理，由于晶圆的边缘通常是圆弧状的，从而在进行背面减薄处理的过程中，容易导致剩余的晶圆的圆弧状边缘发生碎裂的情况，则对晶圆进行修边处理，从键合面100a一侧沿晶圆的边缘减薄部分宽度的晶圆，使得位于键合面100a一侧的部分厚度的晶圆的边缘为垂直面的形貌，相应的，晶圆的表面呈台阶状(如图5所示)，从而在后续对晶圆进行背面减薄处理时，去除未进行修边处理的部分晶圆，剩余的晶圆为垂直面的侧壁形貌，有利于尽可能避免进行背面减薄处理时晶圆发生碎裂的情况。

晶圆采用集成电路制作技术所制成，衬底100用于为晶圆的制作提供工艺平台。

具体地，本实施例中，晶圆包括第一晶圆和第二晶圆，第一晶圆和第二晶圆用于后续进行互相键合。

作为一种示例，晶圆的衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

器件层130中具有电路结构，键合面100a为器件层130露出的表面，键合面100a为实现晶圆键合的表面，实现晶圆的键合后，能够实现晶圆的电路结构之间的电连接，从而实现封装结构的正常功能。

本实施例中，器件层130顶面一侧形成有介质层(未标示)，介质层顶面为键合面100a，介质层中形成有互连结构140。

互连结构140用于于器件层130中的电路结构电连接，并将电路结构的电性引出。

结合参考图6和图7，形成覆盖器件层130侧壁的导电层230。

后续通过导电层230对生长材料层导电，以在生长材料层上电镀焊垫材料层。

本实施例中，晶圆包括底部衬底110及位于底部衬底110上的器件层130，底部衬底110相对于器件层130的侧壁向外凸出，则由于器件层130顶面与底部衬底110顶面的高度差，后续形成于器件层130侧壁的生长材料层较薄且容易断裂，在器件层130侧壁形成导电层230，利用导电层230导电在生长材料层上电镀焊垫材料层，相比于利用器件层侧壁的生长材料层导电在生长材料层上电镀焊垫材料层，有利于提高电镀焊垫材料层的过程中，器件层130侧壁的材料的导电能力，有利于尽可能避免因生长材料层较薄而导致对沟槽中的生长材料层通电不均匀且不稳定的情况，从而提高焊垫材料层的厚度均匀性，相应提高焊垫的厚度均匀性，使得焊垫的表面平坦度较好，相应提高了键合面100a的表面平坦度，当后续采用该晶圆进行键合时，提高了键合效果，相应提高了封装可靠性。

本实施例中，导电层230的材料与后续形成的生长材料层的材料相同，从而有利于使得形成导电层230的材料易于获取，并且有利于避免因导电层230的引入而引入其他元素，从而影响和污染晶圆的情况。

参考图6，图6(b)为图6(a)中虚线框处的局部放大示意图，形成导电层230的步骤包括：形成覆盖键合面100a、器件层130侧壁、以及凸出的底部衬底110顶面的导电材料层200。

导电材料层200用于形成导电层230。

本实施例中，形成导电材料层200的步骤包括：形成覆盖键合面100a、器件层130侧壁、以及凸出的底部衬底110顶面的第一阻挡材料层210；形成覆盖第一阻挡材料层210的第一籽晶材料层220，第一籽晶材料层220与第一阻挡材料层210构成导电材料层200。

也就是说，本实施例中，导电材料层200为叠层结构，相应的，导电层230为叠层结构。在其他实施例中，导电材料层可以为单层结构，相应的，导电层可以为单层结构。

本实施例中，采用第一籽晶材料层220与第一阻挡材料层210的叠层结构构成导电材料层200，有利于采用工艺成本较低的方法构成厚度较大的导电材料层200。

第一阻挡材料层210用于阻挡金属离子的扩散，具体地，用于阻挡第一籽晶层220中金属离子的扩散。

第一籽晶材料层220用于在第一阻挡层210上形成较厚的金属层，从而与第一阻挡材料层210一同构成厚度较大的导电材料层200，相应能够获得厚度较大的导电层230，有利于保障导电层230的导电性能。

需要说明的是，通常易于获得较厚的第一籽晶材料层220，因此，相比于通过增大第一阻挡材料层的厚度来形成厚度较大的导电材料层，本实施例中通过形成较厚的第一籽晶材料层220来形成厚度较大的导电材料层200，有利于节约工艺成本，并易于获得满足工艺需求厚度的导电材料层200。

还需要说明的是，本实施例中，导电材料层200的厚度较大，从而器件层130顶面与底部衬底110的高度差对覆盖器件层130侧壁的导电材料层200的影响较小，能够形成膜层质量较好的导电材料层200。

本实施例中，导电层230的材料与后续形成的生长材料层的材料相同，也就是说，导电材料层200的材料与后续形成的生长材料层的材料相同。

本实施例中，后续还需要形成与现有制程中一致的覆盖焊垫侧壁和底部的第二阻挡材料层和第二籽晶材料层，因此，采用与第二阻挡材料层相同材料的第一阻挡材料层210、以及与第二籽晶材料层相同材料的第一籽晶材料层220构成导电材料层200，采用现有材料形成导电材料层200，使得导电材料层200易于形成，还有利于减少对现有制程的改动，同时有利于避免额外元素的引入，而导致对晶圆污染的情况，从而有利于晶圆的形成。

具体地，本实施例中，第一阻挡材料层210的材料包括钽、氮化钽、钛和氮化钛中的一种或多种；第一籽晶材料层220的材料包括铜或铜复合物。

钽、氮化钽、钛和氮化钛中的一种或多种能够较好地阻挡金属离子的扩散，从而保护器件层130，铜或铜复合物的导电性能较好，从而构成的导电材料层200的导电性能较好。

本实施例中，采用物理气相沉积工艺形成第一阻挡材料层210；采用物理气相沉积工艺形成第一籽晶材料层220。

采用物理气相沉积工艺有利于形成较好地覆盖器件层130侧壁、且厚度均匀性较好的第一阻挡材料层210和第一籽晶材料层220，有利于获得厚度均匀性较好的导电材料层200。

需要说明的是，形成第一阻挡材料层210的步骤中，位于器件层130侧壁的第一阻挡材料层210的厚度不宜过大，也不宜过小。如果位于器件层130侧壁的第一阻挡材料层210的厚度过大，则容易对第一阻挡材料层210的形成造成困难；如果位于器件层130侧壁的第一阻挡材料层210的厚度过小，则难以保障第一阻挡材料层210对金属离子的阻挡性能，而且，还容易导致由第一阻挡材料层210和第一籽晶材料层220构成的导电材料层200的厚度不够大，从而影响导电层230的导电性能。为此，本实施例中，形成第一阻挡材料层210的步骤中，位于器件层130侧壁的第一阻挡材料层210的厚度为30nm至200nm。

还需要说明的是，形成第一籽晶材料层220的步骤中，位于器件层130侧壁的第一籽晶材料层220的厚度不宜过大，也不宜过小。如果位于器件层130侧壁的第一籽晶材料层220的厚度过大，则导电材料层200的厚度过大，容易增加后续去除高于键合面100a的导电材料层200的工艺难度；如果位于器件层130侧壁的第一籽晶材料层220的厚度过小，由于导电材料层200较厚的厚度主要由第一籽晶材料层220的厚度提供，则难以保障导电材料层200较大的厚度，从而影响导电层230的导电性能。为此，本实施例中，形成第一籽晶材料层220的步骤中，位于器件层130侧壁的第一籽晶材料层220的厚度为200nm至800nm。

参考图7，对导电材料层200进行平坦化处理，去除高于键合面100a的导电材料层200，保留剩余导电材料层200作为导电层230。

相应的，本实施例中，形成覆盖器件层130侧壁的导电层230的步骤中，导电层230还覆盖凸出的底部衬底110顶面。

导电层230还覆盖凸出的底部衬底110顶面，则后续通过导电层230为生长材料层导电时，通过覆盖凸出的底部衬底110顶面的导电层230为覆盖器件层130侧壁的导电层230导电，覆盖凸出的底部衬底110顶面的导电层230与覆盖器件层130侧壁的导电层230为一体结构，有利于使得覆盖器件层130侧壁的导电层230获得较好的导电效果，相应有利于进一步保障导电层230对生长材料层的导电效果。

在其他实施例中，还可以去除覆盖凸出的底部衬底顶面的导电层，保留覆盖器件层侧壁的导电材料层作为导电层。

本实施例中，采用化学机械研磨工艺去除高于键合面100a的导电材料层200。

化学机械研磨工艺综合了化学研磨和机械研磨的优势，可以保证同时且高效地去除高于键合面100a的导电材料层200，且获得较佳的表面。

结合参考图7和图8，在器件层130位于键合面100a一侧形成沟槽400。

沟槽400用于为后续形成焊垫提供空间位置。

需要说明的是，本实施例中，形成覆盖器件层130侧壁的导电层230之后，在器件层130位于键合面100a一侧形成沟槽400，有利于避免形成导电层230的工艺制程对沟槽400的影响，有利于避免导电层230的材料进入沟槽400从而影响在沟槽400中形成焊垫的制程。

在其他实施例中，还可以在器件层位于键合面一侧形成沟槽后，将沟槽遮盖保护住，形成覆盖器件层侧壁的导电层。

本实施例中，在器件层130位于键合面100a一侧形成沟槽400的步骤中，在介质层中形成沟槽400，沟槽400露出所互连结构140顶部。

沟槽400露出所互连结构140顶部，从而使得后续形成于沟槽400中的焊垫与互连结构140相接触而电连接。

具体地，参考图7，在器件层130位于键合面100a一侧形成沟槽400的步骤包括：形成覆盖器件层130顶面、导电层230侧壁和凸出的底部衬底110顶面的掩膜层300。

掩膜层300用于作为后续图形化器件层130的刻蚀掩膜。

本实施例中，掩膜层300包括光刻胶层。

继续参考图7，图形化掩膜层300，形成露出器件层130顶面的掩膜开口310，保留剩余掩膜层300覆盖导电层230。

掩膜开口310露出器件层130顶面，为后续沿掩膜开口310图形化器件层130做准备。

本实施例中，剩余掩膜层300覆盖导电层230，有利于在后续图形化器件层130的过程中，较好地保护导电层230，尽可能使得导电层230不受到损伤，从而保障导电层230的导电性能。

本实施例中，图形化掩膜层300的步骤中，覆盖导电层230的剩余掩膜层300还延伸覆盖部分器件层130顶面，从而有利于进一步保障剩余掩膜层300对导电层230的保护效果。

参考图8，沿掩膜开口310图形化器件层130，形成沟槽400。

本实施例中，采用干法刻蚀工艺沿掩膜开口310图形化器件层130。

干法刻蚀工艺具有各向异性刻蚀的特性，因此通过选取干法刻蚀工艺，有利于减小对沟槽400底部互连结构140的损伤，干法刻蚀更具刻蚀方向性，有利于提高沟槽400的侧壁形貌质量和尺寸精度。

本实施例中，形成沟槽400后，还包括：去除掩膜层300，为后续形成焊垫做准备。

参考图9，图9(b)为图9(a)中虚线框处的局部放大示意图，形成覆盖沟槽400底面和侧壁、键合面100a、导电层230侧壁、以及凸出的底部衬底110顶面的生长材料层410。

生成材料层410用于作为后续电镀焊垫材料层的基础层。

具体地，本实施例中，形成生长材料层410的步骤包括：形成覆盖沟槽400底面和侧壁、键合面100a、导电层230侧壁、以及凸出的底部衬底110顶面的第二阻挡材料层411；形成覆盖第二阻挡材料层411的第二籽晶材料层412，第二籽晶材料层412与第二阻挡材料层411构成生长材料层410。

第二阻挡材料层411用于阻挡后续形成的焊垫中金属离子向器件层130中的扩散。

本实施例中，第二阻挡材料层411的材料包括钽、氮化钽、钛和氮化钛中的一种或多种，从而能够对金属离子有较好的阻隔作用。

第二籽晶材料层412用于作为后续形成焊垫材料层的种子层。

本实施例中，第二籽晶材料层412的材料包括铜或铜复合物，从而能够后续在生长材料层410上生长相应的金属材料。

本实施例中，采用物理气相沉积工艺形成第二阻挡材料层411；采用物理气相沉积工艺形成第二籽晶材料层412。

采用物理气相沉积工艺有利于形成较好地覆盖器件层130侧壁、且厚度均匀性较好的第二阻挡材料层411和第二籽晶材料层412，有利于获得厚度均匀性较好的生长材料层410。

需要说明的是，本实施例中，形成第二阻挡材料层411的步骤中，第二阻挡材料层411的厚度不宜过大，也不宜过小。如果第二阻挡材料层411的厚度过大，容易对第二阻挡材料层411的形成造成困难，而且，后续形成于沟槽400中的焊垫通过生长材料层410与下方的互连结构140电连接，而第二阻挡材料层411的导电性能较差，则第二阻挡材料层411的厚度过大，容易降低生长材料层410的导电性能，影响焊垫与互连结构140的电连接，甚至导致器件无法工作；如果第二阻挡材料层411的厚度过小，则难以保障第二阻挡材料层410对金属离子的阻挡作用，影响晶圆的性能。为此，本实施例中，形成第二阻挡材料层411的步骤中，第二阻挡材料层411的厚度为10nm至25nm。

还需要说明的是，本实施例中，形成第二籽晶材料层412的步骤中，第二籽晶材料层412的厚度不宜过大，也不宜过小。如果第二籽晶材料层412的厚度过大，后续形成于沟槽400中的焊垫通过生长材料层410与下方的互连结构140电连接，采用物理气相沉积工艺形成的第二籽晶材料层412的导电性能以及通过电镀获得的焊垫材料层的导电性能，则第二籽晶材料层412的厚度过大，容易影响焊垫与互连结构140的电连接；如果第二籽晶材料层412的厚度过小，则不利于后续在生长材料层410上焊垫材料层的电镀生长。为此，本实施例中，形成第二籽晶材料层412的步骤中，第二籽晶材料层412的厚度为50nm至300nm。

还需要说明的是，就算因器件层130顶面与底部衬底110顶面之间的高度差，而影响位于器件层130侧壁的生长材料层410的膜层质量，由于导电层230的存在，后续通过导电层230导电在生长材料层410上电镀焊垫材料层时依然能够保障较好的导电性能，使得生长材料层230通电均匀且稳定。

参考图10，在生长材料层410上电镀焊垫材料层420，焊垫材料层420填充沟槽400并覆盖键合面100a上的生长材料层410。

具体地，本实施例利用导电层230为生长材料层410通电，在生长材料层410上电镀焊垫材料层420，导电层230的膜层质量较好，有利于使得对沟槽400中的生长材料层410的通电均匀且稳定，从而提高焊垫材料层420的厚度均匀性，相应提高后续形成的焊垫的厚度均匀性，使得焊垫的表面平坦度较好，相应提高了键合面100a的表面平坦度，当后续采用该晶圆进行键合时，提高了键合效果，相应提高了封装可靠性。

本实施例中，在生长材料层410上电镀焊垫材料层420，电镀获得的焊垫材料层420的致密性较好，能够获得导电性能较好的焊垫材料层420，相应使得后续形成的焊垫的导电性能较好。

本实施例中，焊垫材料层420的材料包括铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种，有利于获得较好的导电性能，相应使得后续形成的焊垫获得较好的导电性能。

参考图11，去除高于键合面100a的生长材料层410和焊垫材料层420，保留位于沟槽400中的焊垫材料层420为焊垫440。

去除高于键合面100a的生长材料层410和焊垫材料层420，露出键合面100a，为后续将晶圆相互键合做准备。

本实施例中，保留位于沟槽400中的焊垫材料层420为焊垫440的步骤中，焊垫440与互连结构140电连接。

通过焊垫440与互连结构140电连接，将器件层130中的器件的电性引出，从而后续实现器件与外部的电连接。

本实施例中，采用化学机械研磨工艺去除高于键合面100a的生长材料层410和焊垫材料层420。

化学机械研磨工艺综合了化学研磨和机械研磨的优势，可以保证同时且高效地去除高于键合面100a的生长材料层410和焊垫材料层420，且获得较佳的表面。

相应的，本实施例中，焊垫440的材料包括铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种，有利于获得较好的导电性能。

继续参考图11，去除高于键合面100a的生长材料层410和焊垫材料层420之后，后续将第一晶圆与第二晶圆相键合之前，半导体结构的形成方法还包括：对晶圆进行边缘清洗处理，去除位于器件层130侧壁和凸出的底部衬底110顶面的焊垫材料层420、生长材料层410和导电层230。

对晶圆进行边缘清洗处理，去除金属残留物，保障晶圆的性能，且有利于保障将晶圆相互键合的键合效果。

本实施例中，采用边圈去除(EBR，Edge Bead Removal)工艺对晶圆进行边缘清洗处理。

具体的，EBR工艺为湿法清洗，湿法清洗成本较低，且操作简便，并且湿法清洗有利于将晶圆边缘的焊垫材料层420、生长材料层410和导电层230去除干净，同时减小对晶圆的损伤。

本实施例中，形成焊垫440后，半导体结构的形成方法还包括：使第一晶圆的键合面100a与第二晶圆的键合面100a相对设置并键合。

通过将第一晶圆与第二晶圆相键合，实现第一晶圆与第二晶圆的系统集成。

使第一晶圆的键合面100a与第二晶圆的键合面100a相对设置并键合时，第一晶圆与第二晶圆的焊垫440电连接，从而实现第一晶圆与第二晶圆中器件的电连接，实现封装结构的基本功能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供晶圆，所述晶圆包括底部衬底及位于所述底部衬底上的器件层，所述底部衬底的侧壁相对于所述器件层的侧壁向外凸出，所述器件层的顶面为所述晶圆的键合面；

形成覆盖所述器件层侧壁的导电层；

在所述器件层位于所述键合面一侧形成沟槽；

形成覆盖所述沟槽底面和侧壁、键合面、导电层侧壁、以及凸出的底部衬底顶面的生长材料层；

在所述生长材料层上电镀焊垫材料层，所述焊垫材料层填充所述沟槽并覆盖所述键合面上的生长材料层；

去除高于所述键合面的生长材料层和焊垫材料层，保留位于所述沟槽中的焊垫材料层为焊垫。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成覆盖所述器件层侧壁的导电层的步骤中，所述导电层还覆盖凸出的所述底部衬底顶面。

3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，形成所述导电层的步骤包括：形成覆盖所述键合面、器件层侧壁、以及凸出的底部衬底顶面的导电材料层；

对所述导电材料层进行平坦化处理，去除高于所述键合面的导电材料层，保留剩余导电材料层作为所述导电层。

4.如权利要求3所述的半导体结构的形成方法，其特征在于，采用化学机械研磨工艺去除高于所述键合面的导电材料层。

5.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述导电材料层的步骤包括：形成覆盖所述键合面、器件层侧壁、以及凸出的底部衬底顶面的第一阻挡材料层；

形成覆盖所述第一阻挡材料层的第一籽晶材料层，所述第一籽晶材料层与所述第一阻挡材料层构成所述导电材料层。

6.如权利要求5所述的半导体结构的形成方法，其特征在于，采用物理气相沉积工艺形成所述第一阻挡材料层；采用物理气相沉积工艺形成所述第一籽晶材料层。

7.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述第一阻挡材料层的步骤中，位于所述器件层侧壁的第一阻挡材料层的厚度为30nm至200nm；形成所述第一籽晶材料层的步骤中，位于所述器件层侧壁的第一籽晶材料层的厚度为200nm至800nm。

8.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一阻挡材料层的材料包括钽、氮化钽、钛和氮化钛中的一种或多种；所述第一籽晶材料层的材料包括铜或铜复合物。

9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成覆盖所述器件层侧壁的导电层之后，在所述器件层位于所述键合面一侧形成沟槽。

10.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述器件层位于所述键合面一侧形成沟槽的步骤包括：形成覆盖所述器件层顶面、导电层侧壁和凸出的底部衬底顶面的掩膜层；

图形化所述掩膜层，形成露出所述器件层顶面的掩膜开口，保留剩余所述掩膜层覆盖所述导电层；

沿所述掩膜开口图形化所述器件层，形成所述沟槽；

形成所述沟槽后，还包括：去除所述掩膜层。

11.如权利要求10所述的半导体结构的形成方法，其特征在于，图形化所述掩膜层的步骤中，覆盖所述导电层的剩余所述掩膜层还延伸覆盖部分所述器件层顶面。

12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述生长材料层的步骤包括：形成覆盖所述沟槽底面和侧壁、键合面、导电层侧壁、以及凸出的底部衬底顶面的第二阻挡材料层；

形成覆盖所述第二阻挡材料层的第二籽晶材料层，所述第二籽晶材料层与所述第二阻挡材料层构成所述生长材料层。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述第二阻挡材料层的步骤中，第二阻挡材料层的厚度为10nm至25nm；形成所述第二籽晶材料层的步骤中，第二籽晶材料层的厚度为50nm至300nm。

14.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第二阻挡材料层的材料包括钽、氮化钽、钛和氮化钛中的一种或多种；所述第二籽晶材料层的材料包括铜或铜复合物。

15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述导电层的材料与所述生长材料层的材料相同。

16.如权利要求1所述的半导体结构的形成方法，其特征在于，去除高于所述键合面的生长材料层和焊垫材料层之后，将所述第一晶圆与第二晶圆相键合之前，所述半导体结构的形成方法还包括：对所述晶圆进行边缘清洗处理，去除位于所述器件层侧壁和凸出的底部衬底顶面的焊垫材料层、生长材料层和导电层。

17.如权利要求1所述的半导体结构的形成方法，其特征在于，提供所述晶圆的步骤中，所述器件层顶面一侧形成有介质层，所述介质层顶面为所述键合面，所述介质层中形成有互连结构；

在所述器件层位于所述键合面一侧形成沟槽的步骤中，在所述介质层中形成所述沟槽，所述沟槽露出所述互连结构顶部；

保留位于所述沟槽中的焊垫材料层为焊垫的步骤中，所述焊垫与所述互连结构电连接。

18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述焊垫材料层的材料包括铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种。

19.如权利要求1所述的半导体结构的形成方法，其特征在于，提供所述晶圆的步骤中，所述晶圆包括底部衬底及位于所述底部衬底上的器件层，所述器件层与所述底部衬底的侧壁齐平；对所述器件层的边缘进行修边处理，去除部分宽度的所述器件层，使得所述底部衬底相对于所述器件层的侧壁向外凸出。

20.如权利要求1所述的半导体结构的形成方法，其特征在于，提供所述晶圆的步骤中，所述晶圆包括第一晶圆与第二晶圆；

形成所述焊垫后，所述半导体结构的形成方法还包括：使所述第一晶圆的键合面与所述第二晶圆的键合面相对设置并键合。