TWI480996B - 多功能及遮蔽之三維互連 - Google Patents

多功能及遮蔽之三維互連 Download PDF

Info

Publication number
TWI480996B
TWI480996B TW100133520A TW100133520A TWI480996B TW I480996 B TWI480996 B TW I480996B TW 100133520 A TW100133520 A TW 100133520A TW 100133520 A TW100133520 A TW 100133520A TW I480996 B TWI480996 B TW I480996B
Authority
TW
Taiwan
Prior art keywords
conductive
conductive element
opening
electrically
dielectric layer
Prior art date
Application number
TW100133520A
Other languages
English (en)
Other versions
TW201220462A (en
Inventor
Vage Oganesian
Belgacem Haba
Ilyas Mohammed
Craig Mitchell
Piyush Savalia
Original Assignee
Tessera Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tessera Inc filed Critical Tessera Inc
Publication of TW201220462A publication Critical patent/TW201220462A/zh
Application granted granted Critical
Publication of TWI480996B publication Critical patent/TWI480996B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H01L2223/6622—Coaxial feed-throughs in active or passive substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

多功能及遮蔽之三維互連
本發明係關於微電子裝置之封裝，尤其半導體裝置之封裝。
微電子元件大體上包括一半導體材料之一薄薄板，諸如矽或鎵的砷化物，通常稱為一晶粒或一半導體晶片。半導體晶片通常提供為個別、預封裝單元。在一些單元設計中，該半導體晶片安裝至一基板或晶片載體，其繼而安裝於一電路面板上，諸如一印刷電路板。
主動電路製造於該半導體晶片的一第一面中(例如，一前表面)。為促進至該主動電路之電連接，該晶片在相同面上提供焊墊。該等焊墊通常以一規則陣列繞該晶粒的邊緣而放置，或放置於該晶粒中央(對於許多記憶體裝置)。該等焊墊大體上由約0.5微米厚的一導電金屬(諸如銅或鋁)製成。該等焊墊可包含一單一層或多層金屬。該等焊墊之尺寸將隨著該裝置類型而改變，但通常在一側上將量測為幾十至幾百微米。
矽穿孔(TSV)用於將該等焊墊與該半導體晶片的一第二面(例如，一後表面，該第二面對置於該第一面)連接。一習知導孔包含穿透該半導體晶片的一孔，及從該第一面穿過該孔延伸至該第二面的一導電材料。該等焊墊可電連接至導孔，以允許該等焊墊與該半導體晶片之該第二面上的導電元件之間的連通。
習知TSV孔可減小可用於容納該主動電路的該第一面之部分。可用於主動電路的該第一面上的可用空間中的此一縮減可增加生產每一半導體晶片所需之矽的量，藉此潛在地增加每一晶片之成本。
由於在習知導孔內的一非最佳應力分佈及例如一半導體晶片與接合該晶片的結構之間的熱膨脹係數(CTE)的一失配，該等導孔的可靠性可具有挑戰。例如，當一半導體晶片內的導電導孔由一相對薄及硬介電材料絕緣時，該導孔內可存在明顯應力。再者，當該半導體晶片接合至一聚合基板之導電元件時，在該晶片與該基板之較高CTE結構之間的電連接將由於CTE失配而處於應力之下。
在晶片之任何實體配置中尺寸係一重要考慮因數。對於晶片的更多緊密實體配置的需求隨著可攜式電子裝置的快速發展而變得更加迫切。僅經由實例，通常稱為「智慧型手機」的裝置整合蜂巢式手機的功能與強大資料處理器，記憶體及輔助裝置的一蜂巢式手機的功能，諸如全球定位系統接收器、電子相機及區域網路連接，連同高解析度顯示器及關聯之影像處理晶片。此等裝置可均在一口袋尺寸的裝置中提供諸如全網際網路連接、包含全解析度視訊之娛樂、導航、電子銀行及更多能力。複雜的可攜式裝置需要將許多晶片封裝入一小空間中。此外，一些該等晶片具有許多輸入及輸出連接，通常稱為「I/O」。此等I/O必須與其他晶片之I/O互連。該等互連應短且應具有低阻抗以最小化信號傳播延遲。形成該等互連之組件不應在很大程度上增加總成之尺寸。其他應用中出現類似需要，例如，諸如使用於網際網路搜尋引擎中的資料伺服器。例如，在複雜晶片之間提供許多較短、低阻抗互連的結構可增加該搜尋引擎之頻寬，且減小其電力消耗。
儘管在半導體導孔形成及互連中已有進步，仍然可作出進一步改良。
根據本發明之一態樣，一種微電子單元可包含一半導體元件，該半導體元件基本上由半導體材料組成，且具有一前表面、一後表面、鄰近該前表面的複數個主動半導體裝置、暴露於該前表面的複數個導電襯墊，及穿過該半導體元件延伸的一開口。該等導電襯墊之至少一者可至少部分上覆於該開口上，且可與該等主動半導體裝置之至少一者電連接。該微電子單元亦可包含一第一導電元件，該第一導電元件暴露於該後表面以與一外部組件連接。該第一導電元件可延伸穿過該開口，且可與該至少一導電襯墊電連接。該微電子單元亦可包含穿過該開口而延伸的一第二導電元件，且該第二導電元件與該第一導電元件絕緣。該至少一導電襯墊可上覆於該第二導電元件之一周邊邊緣上。
在一特定實施例中，該第二導電元件可連接至一參考電位。在一實施例中，該第一導電元件及該第二導電元件可經配置以允許達成一所要阻抗，以由該第一導電元件運載一信號。在一例示性實施例中，該第一導電元件及該第二導電元件可經配置以改良電寄生，諸如減小串擾或改良信雜比。在一特定實施例中，該開口可完全穿過該半導體元件之一厚度而延伸。在一實施例中，該第一導電元件及該第二導電元件可經配置以允許達成一所要阻抗，以由該第一導電元件運載一信號。在一例示性實施例中，該至少一導電襯墊可具有其遠離該導電襯墊之暴露表面的一面向內的表面，且該第二導電元件之邊緣可安置於由該導電襯墊之該面向內的表面定義的一高度下方。
在一實施例中，該第二導電元件可沿著該開口的一內部表面延伸，且可藉由該第一導電元件與該第二導電元件之間的一介電層之一厚度而使該第一導電元件與該第二導電元件分離。在一特定實施例中，該介電層可包含暴露該至少一導電襯墊的一孔隙。該孔隙可具有至少不完全符合於該開口之該內部表面的一輪廓的一輪廓。該第一導電元件可安置於該孔隙中。在一例示性實施例中，該第二導電元件可接觸該開口之一內部表面。在一實施例中，該第二導電元件可沈積於該開口之該內部表面上。在一特定實施例中，可藉由電鍍、物理及/或化學氣相沈積、物理及/或化學電漿沈積、一波希(Bosch)程序及原子層沈積之至少一者而沈積該第二導電元件。
在一例示性實施例中，該第二導電元件可至少實質上圍繞該第一導電元件。在一實施例中，該第二導電元件可符合於該開口之一內部表面的一輪廓。在一特定實施例中，在該第一導電元件與該第二導電元件之間的一介電層可具有一表面，該表面符合於該開口之該內部表面的一表面的一輪廓。該第一導電元件可形成於該介電層之表面上，使得該第一導電元件可符合於該開口之該內部表面的一輪廓。在一例示性實施例中，可藉由該第二導電元件與該至少一導電襯墊之間安置的至少一介電層而使該第二導電元件與該至少一導電襯墊分離。在一實施例中，該第一導電元件可包含暴露於該後表面的一接觸件部分。該接觸件部分可至少部分上覆於該至少一導電襯墊上，該接觸件部分電連接至該至少一導電襯墊。
在一特定實施例中，該接觸件部分可完全上覆於該至少一導電襯墊上，該接觸件部分電連接至該至少一導電襯墊。在一例示性實施例中，該第一導電元件可填充該開口內一介電層之表面之間的一體積。在一實施例中，該等導電襯墊以及該第一導電元件及該第二導電元件可經調適以與該微電子單元外部的一組件電連接。在一特定實施例中，該第二導電元件可包含複數個不同組合物的金屬層。
在一實施例中，該半導體元件中之該開口可包含從該後表面朝向該前表面延伸的一第一開口，且可包含從該第一開口延伸至該至少一導電襯墊的一孔。該第一開口及該孔可在具有一第一寬度的一組合孔隙處交切(meet)。該孔可具有小於該第一寬度的一第二寬度，此處該孔與該至少一導電襯墊交切。在一例示性實施例中，該第一開口可具有沿著該後表面的一橫向方向上的一第一寬度。該孔可在該孔與該第一開口交切之橫向方向上具有一第二寬度。該孔可在鄰近該導電襯墊之橫向方向上具有一第三寬度。該第一寬度可大於該第二寬度，且該第二寬度可大於該第三寬度。在一特定實施例中，該微電子單元亦可包含一第三導電元件，該第三導電元件穿過一第二開口延伸且電連接至一第二導電襯墊。該第三導電元件可連接至一參考電位。
在一例示性實施例中，該半導體元件中之該開口可至少部分對準於該複數個導電襯墊之至少兩者，且該第二導電元件可沿著鄰近於該至少兩個導電襯墊之該開口的一內部表面而延伸。在一實施例中，該微電子單元可包含複數個第一導電元件，每一第一導電元件電連接至該至少兩個導電襯墊之一各自者，且暴露於該後表面處。在一特定實施例中，該第二導電元件可連接至一參考電位。在一例示性實施例中，該第二導電元件及該複數個第一導電元件可經配置以允許達成一所要阻抗，以由該等第一導電元件運載信號。
根據本發明之一態樣，一種微電子單元可包含一半導體元件，該半導體元件基本上由半導體材料組成，且具有一前表面、一後表面、鄰近該前表面的複數個主動半導體裝置、暴露於該前表面處的複數個導電襯墊，及穿過該半導體元件而延伸的一開口。該等導電襯墊之一第一者可至少部分上覆於該開口上，且可與該等主動半導體裝置之至少一者電連接。該微電子單元亦可包含一第一導電元件，該第一導電元件暴露於該後表面以與一外部組件連接。該第一導電元件可延伸穿過該開口且可與該第一導電襯墊電連接。該微電子單元亦可包含一第二導電元件，該第二導電元件延伸穿過該開口且直接接觸該開口內該半導體材料的一表面。該第二導電元件可與該第一導電元件絕緣。該第二導電元件可暴露於該後表面以與一外部組件連接。該第二導電元件可延伸穿過該開口且可與該等導電襯墊的一第二者電連接。
在一特定實施例中，該半導體元件中之該開口可至少部分對準於該第一導電襯墊及該第二導電襯墊。該第二導電元件可沿著該開口的一內部表面延伸。該第一導電元件可沿著該開口內該第二導電元件的一表面而延伸。在一實施例中，該第二導電元件可連接至一參考電位。在一例示性實施例中，該第一導電元件及該第二導電元件可經配置以允許達成一所要阻抗，以由該第一導電元件運載一信號。
根據本發明之一態樣，一種組件可包含一被動元件，該被動元件基本上由半導體或介電材料之至少一者組成，且具有一前表面、一後表面、暴露於該前表面的複數個導電襯墊及穿過該半導體元件而延伸的一開口。該等導電襯墊之至少一者可至少部分上覆於該開口上，且可與該等主動半導體裝置之至少一者電連接。該組件亦可包含一第一導電元件，該第一導電元件暴露於該後表面以與一外部組件連接。該第一導電元件可延伸穿過該開口且可與該至少一導電襯墊電連接。該組件亦可包含一第二導電元件，該第二導電元件穿過該開口而延伸且該第二導電元件與該第一導電元件絕緣。該至少一導電襯墊可上覆於該第二導電元件之一周邊邊緣上。
在一例示性實施例中，該第二導電元件可連接至一參考電位。在一特定實施例中，該被動元件其上可具有複數個被動電路元件。在一實施例中，該被動元件可基本上由玻璃組成。在一例示性實施例中，該被動元件可基本上由矽組成。在一特定實施例中，該等導電襯墊以及該第一導電元件及該第二導電元件可經調適以與該組件外的一裝置電連接。
根據本發明之一態樣，一種形成一組件的方法可包含形成從一元件的一後表面朝向遠離其之一前表面延伸的一開口。該元件可基本上由一非導電或半導體材料組成，且可具有至少部分上覆於該開口上的一導電襯墊。該方法亦可包含形成一第一導電元件，該第一導電元件上覆於該開口之一內部表面上且上覆於該後表面之至少一部分上。該方法亦可包含形成一介電層，其上覆於該第一導電元件上。該方法亦可包含形成與該導電襯墊電連接的一第二導電元件。該第二導電元件可暴露於該後表面處，且可藉由該介電層而使該第二導電元件與該第一導電元件絕緣。該導電襯墊可上覆於該第一導電元件之一周邊邊緣上。該第一導電元件及該第二導電元件可經配置以達成一所要阻抗。
在一實施例中，該第一導電元件可改良該介電層之一沈積。在一特定實施例中，形成該介電層之步驟可藉由電化學沈積一介電材料而執行。在一例示性實施例中，該第一導電元件可連接至一參考電位，且該第二導電元件可經調適以運載一信號。在一實施例中，形成該第一導電元件之步驟可包含沈積一金屬層，其與暴露於該開口之該內部表面處的半導體材料接觸。在一特定實施例中，形成該介電層之步驟可經執行使得該介電層符合於該開口之該內部表面的一輪廓。在一例示性實施例中，形成該第二導電元件之步驟可藉由將一金屬沈積於該開口內該介電層之一表面上而執行，使得該第二導電元件可符合於該開口之該內部表面的一輪廓。
在一特定實施例中，形成該第二導電元件之步驟可藉由用一金屬填充該開口內的一體積而執行。可藉由該介電層的一表面定界該體積。在一例示性實施例中，形成該介電層之步驟可藉由用一介電材料填充該開口內的一體積而執行。可藉由該第一導電元件之一表面定界該體積。形成該第二導電元件之步驟可藉由下列而執行：形成穿過該介電層延伸的一孔隙且暴露該導電襯墊之該內表面，該孔隙不符合於該開口之該內部表面的一輪廓，且接著在該孔隙內形成該第二導電元件。在一實施例中，該方法亦可包含形成穿過該導電襯墊延伸至該開口的一孔。形成該介電層之步驟可經執行使得該介電層接觸該導電襯墊之一暴露內表面。形成該第二導電元件之步驟可經執行使得該第二導電元件穿過該孔而延伸，且至少在其之一面向外的表面處接觸該導電襯墊。
在一例示性實施例中，形成該開口之步驟可包含從其移除半導體材料，直到該開口與該導電襯墊之間的一介電層變得至少部分暴露。形成該第一導電元件之步驟可包含將一金屬沈積於該開口之該內部表面上及該後表面之至少一部分上。形成該第二導電元件之步驟可包含移除該介電層暴露於該開口內的一部分，且接著將一金屬沈積於該開口內。在一實施例中，形成該第一導電元件之步驟可包含將該金屬選擇性地沈積於該開口內暴露的該半導體材料上及該後表面之至少一部分上。在一特定實施例中，形成該第一導電元件之步驟可包含將該金屬選擇性地電鍍於該半導體材料上。在一例示性實施例中，形成該第一導電元件之步驟可包含用一雷射選擇性地處理暴露於該開口內的該半導體材料的一表面。在一實施例中，形成該第一導電元件之步驟可包含將該金屬非選擇性地沈積於該開口內。該方法亦可包含移除至少部分上覆於該介電層上的該沈積之金屬之至少一部分。
本發明之進一步態樣提供結合其他電子裝置併入根據本發明之前述態樣之微電子結構、根據本發明之前述態樣之複合晶片或兩者的系統。例如，該系統可安置於一單一外殼中，其可為一可攜式外殼。根據本發明之此態樣中較佳實施例之系統可比可對比的習知系統更緊密。
圖1係繪示根據本發明之一實施例之一導孔結構的一截面圖。如圖1中所繪示，一微電子單元10包含一半導體元件20，該半導體元件20具有從一後表面22穿過該半導體元件20延伸至遠離該後表面的一前表面21的一開口30。
在圖1中，平行於前表面的方向在本文中稱為「水平」或「橫向」方向；而垂直於該前表面的方向在本文中稱為向上或向下方向，且亦在本文中稱為「垂直」方向。在本文中參考的方向以該等結構參照的為參照座標(frame of reference)。因此，此等方向可位於法線或重力參照座標的任何定向。一特徵比另一特徵以一更大的高度安置「於一表面上方」的陳述意謂著該一個特徵比該另一特徵在相同正交方向上以一更大的距離遠離該表面。相反，一特徵比另一特徵以一更小的高度安置「於一表面上方」的陳述意謂著該一個特徵比該另一特徵在相同正交方向上以一更小的距離遠離該表面。
一導電層40上覆於該開口30之內表面31a、31b上，且沿著該後表面22而延伸。如圖1中所展示，該導電層可接觸暴露於表面31a、31b的半導體材料，且該導電層可沿著表面31a、31b延伸，且符合於該等表面之輪廓。一導電襯墊50可暴露於該前表面21，且可至少部分上覆於該開口30上。在一特定實施例中，該導電襯墊50可僅部分暴露於該前表面21。一導電互連60在該開口30內從該導電襯墊50之一面向內的表面51延伸至暴露於該後表面22的一導電接觸件65的橫向邊緣66，該導電接觸件65可用作與一外部裝置電連接的一接觸件。該導電互連60在其之一底表面69處接觸該面向內的表面51。
一介電層24(例如，一「鈍化層」)沿著該前表面21延伸，且使該導電襯墊50與該前表面及該導電層40電絕緣。一介電層70上覆於該開口30內的該導電層40上，且沿著該後表面22。該介電層70使該導電層40與該導電互連60電絕緣。一介電區域75佔據該導電互連60之該等內表面61與該導電接觸件65之一面向內的表面67之間的體積。
該半導體元件20可包含一半導體基板，其可例如由矽製成。複數個主動半導體裝置(例如，電晶體、二極體等等)可安置於其之主動半導體區域23a及23b中，其等位於該前表面21處及/或該前表面21下方。該導電襯墊50可上覆於該半導體區域23a上，且該導電襯墊50與該半導體區域23b可橫向分離。該複數個主動半導體裝置可電連接至該導電襯墊50，以互連至其他內部及/或外部組件。在該前表面21與該後表面22之間之半導體元件20之厚度通常小於200微米，且可明顯更小，例如，130微米、70微米、50微米或甚至更小。
在本文中描述的該等導孔結構實施例之任意者中，可由一非導電插入物元件(諸如一玻璃基板或任意其他介電材料)替代該半導體元件20。在具有一非導電元件的此等插入物實施例中，可能不具有位於其等內的任何主動半導體裝置。在此等實施例中，該微電子單元10可為一電路元件的一組件，且該導電層40及該導電互連60可經調適以與該組件外部的一元件電互連。
該介電層24可位於該前表面21與該導電襯墊50之間。該介電層24使該導電襯墊50與該半導體元件20及該導電層40電絕緣。此介電層24可稱為該微電子單元10的一「鈍化層」。該介電層24可包含一無機或有機介電材料或兩者。該介電層24可包含一電沈積保形塗層或其他介電材料，例如，一可光成像的聚合材料，例如，一阻焊材料。該介電層24可包含一層或多層氧化物材料或其他介電材料。
該開口30從該後表面22穿過該半導體元件20延伸至暴露於該前表面21的一導電襯墊50的一面向內的表面51。該開口30包含內表面31，該等內表面31從該後表面22以對於由該後表面22定義的水平面0度與90度之間的一角度延伸穿過該半導體元件20。該內表面31可具有一恆定斜率(例如，如圖5中所展示)或一變化斜率(例如，如圖1中所展示)。例如，該內表面31相對於由該後表面22定義之該水平面的角度或斜率可隨著該內表面31進一步朝向該前表面21穿透而在量值上減小(即，變得較不正值或較不負值)。
如圖1中所展示，該開口30具有在該後表面22處的一寬度W1及在前表面31處的小於該寬度W1的一寬度W2，使得該開口從該後表面朝向該前表面以一方向成錐形。在其他實例中，該開口可具有一恆定寬度，或該開口可以從該前表面朝向該後表面的一方向上成錐形。該開口30可從該後表面22朝向該前表面21部分延伸，使得該開口可透過其等之間延伸的一個或多個孔而連接至該導電襯墊50(例如，如圖5中所展示)。
該開口30可具有任意俯視形狀，包含例如一橢圓形、一正方形或一矩形通道，其具有穿過其延伸至該半導體元件之該前表面之各自導電襯墊的複數個導電互連(未作圖式)。在一實施例中，諸如在圖6中展示之實施例中，該開口可具有一圓形俯視形狀。在特定實施例中，該開口可具有任意三維形狀，包含例如一圓柱、一立方體或一稜柱等等。
該導電層40可從任意導電金屬製成，包含例如鈦、鎢、銅或金。該導電層40從該後表面22延伸至該開口30中，且該導電層40延伸至下末端41，該等下末端41藉由該介電層24、該介電層70或任何其他介電材料之一者或多者而與該導電襯墊50之該面向內的表面51電絕緣。
該導電層40可塗佈該半導體元件20之該後表面22之大部分。該導電層40可為電連接至一參考接地的一連續層，或附接至接地或電源的一些或所有區域可均分該導電層。該導電層40可用於電遮蔽可運載輸入及/或輸出信號的該等導電互連60，使得該微電子單元10可遭受較少信號雜訊。該導電層40可跨該半導體元件20而傳播熱，與沒有此一導電層的一半導體元件相比較，此可導致改良的熱效能。
在本文中描述之所有實施例中，經調適以電連接至一參考接地輸入/輸出的一導電元件(例如，該導電層40)不需要連接至一單一靜態電壓。代替一參考接地，此一導電元件(如該導電層40)可電連接至一電壓，該電壓可在一所要電壓範圍內浮動。此一導電元件(如該導電層40)僅需要絕緣，以免與經調適以電連接至一輸入及/或輸出信號的一導電元件(例如，該導電互連60)電連接。在一例示性實施例中，經調適以電連接至一參考接地的一導電元件(例如，該導電層40)可電連接至一電源輸入/輸出。在一特定實施例中，經調適以電連接至一參考接地的一導電元件(例如，該導電層40)及經調適以電連接至一輸入及/或輸出信號的一導電元件(例如，該導電互連60)可經配置以允許達成一所要阻抗。
一導電層40的存在可比若該介電層直接沈積於諸如玻璃之一基板元件上(代替該半導體元件20)時，允許該介電層70(或另一導電層)以更小的程序可變性而沈積於其上(例如，當使用一電化學沈積程序時)。
雖然基本上可使用可用於形成導電元件的任何技術以形成本文中描述之導電元件，可利用非平版印刷技術，如2010年7月23日申請之同在申請中的美國專利申請案第12/842,669號中以更多細節討論。此等非平版印刷技術可包含例如用一雷射或用機械程序(諸如研磨或噴砂)而選擇性處理一表面，以便沿著不同於該表面之其他部分而待形成該導電元件的路徑而處理該表面之此等部分。例如，一雷射或機械程序可用於從該表面僅沿著一特定路徑燒蝕或移除一材料(諸如一犧牲層)，且因此形成沿著該路徑延伸的一凹槽。一材料(諸如一催化劑)可接著沈積於該凹槽中，且一個或多個金屬可沈積於該凹槽中。
該半導體元件20包含暴露於或位於該半導體元件20之該前表面21的一個或多個導電襯墊50。雖然並未在圖1中明確展示，在該主動半導體區域23a及23b中的該等主動半導體裝置通常導電地連接至該等導電襯墊50。因此，該等主動半導體裝置經配線而可導電地接達，該等配線在該半導體元件20之一個介電層或多個介電層內或上方延伸而併入。
在一些實施例中，該等導電襯墊可能不直接暴露於該半導體元件之前表面。取而代之，該等導電襯墊可電連接至跡線或延伸至暴露於該半導體元件之該前表面處之終端的其他導電元件。該等導電襯墊50可由任意導電金屬製成，包含例如銅或金。該等導電襯墊50及本文中揭示之任意導電襯墊可具有任意俯視形狀，包含一正方形、圓形、橢圓形、三角形、矩形或任意其他形狀。
如在本發明中所使用，一導電元件「暴露於」一介電元件之一表面處的陳述指示該導電元件可與在垂直於該介電元件之表面的一方向上從該介電元件外朝向該介電元件之表面而移動的理論上的一點接觸。因此，在一介電元件之一表面處暴露的一終端或其他導電元件可從此表面處投射；可與此表面齊平；或可相對於此表面而凹入，及穿過該介電中的一孔或凹陷而暴露。
該導電互連60在該開口30內延伸，且與該導電襯墊50電連接。如圖1中所展示，該導電互連60包含用一介電區域75填充的一內部空間。在例示性實施例中，該導電互連60可為固體、左邊敞開，且用一介電層塗佈，或用一第二導電材料填充。該導電互連60可從任何導電金屬製成，包含例如銅或金。
該導電接觸件65在其橫向邊緣66接合至該導電互連60，且暴露於該介電層70之該外表面72，以互連至一外部組件。如所展示，該導電接觸件65位於由該介電層70之該外表面72定義的一平面上方，及由該半導體元件20之該後表面22定義的一平面上方。在其他實施例中，該導電接觸件65可位於由該介電層70之該外表面72定義之平面處或其下方，及/或該導電接觸件可位於由該後表面22定義之平面處或其下方。可例如藉由碾磨、研磨或拋光程序而將該導電接觸件65平坦化至該介電層70之該外表面72或該後表面22。
在一些實施例中，導電接合材料可暴露於該導電接觸件65或暴露於該半導體元件之該後表面的另一導電接觸件的一表面，以與一外部裝置互連。
現將參考圖2A至圖2H而描述製造該微電子單元10的一方法。如圖2A中所繪示，該微電子單元10包含一半導體元件20，其具有一個或多個主動半導體區域23a及/或23b，且具有暴露於其之一前表面21的一個或多個導電襯墊50。
如圖2B中所繪示，一支撐晶圓12藉由一黏合層13而暫時附接至該半導體元件20之該前表面21，以在該後表面22之處理期間對該半導體元件提供額外結構支撐。
其後，如圖2C中所繪示，可減小該前表面21與該後表面22之間的該半導體元件20之厚度。可使用對該後表面之碾磨、研磨或拋光或其等的一組合以減小該厚度。在此步驟期間，作為一實例，該半導體元件20之初始厚度T1(如圖2B中所展示)可從約700微米減小至約50微米或更小的一厚度T2(如圖7G中所展示)。
其後，如圖2D中所展示，該開口30可經形成從該半導體元件20之該後表面22向下延伸至該介電層24，該介電層24在該前表面21與該導電襯墊50之該面向內的表面51之間延伸。可例如在期望保存該後表面22之剩餘部分之處形成一遮罩層後，藉由選擇性蝕刻該半導體元件20而形成該開口30。例如，可沈積及圖案化一可光成像層(例如一光阻層)，以僅遮蓋該後表面22之部分，其後，可進行一時控蝕刻程序，以形成該開口30。
從該後表面22向下延伸至該介電層24的該開口30之內表面31可傾斜，即，可以除了法線角(直角)之外的角度延伸至該後表面22，如圖2D中所展示。可使用濕式蝕刻程序(例如，各向同性蝕刻程序)及使用一錐形刀片的鋸削等等以形成具有傾斜內表面31的開口30。亦可使用雷射切割、機械銑削、化學蝕刻、雷射鑽孔、電漿蝕刻、引導一射束精細磨料粒子朝向該半導體元件20等等，以形成具有傾斜內表面31的開口30(或在本文中描述的任何其他孔或開口)。
或者，代替傾斜，該開口30之該等內表面可以從該後表面22以相對該後表面22的實質上直角向下的一垂直或實質上垂直的方向延伸。可使用各向異性蝕刻程序、雷射切割、雷射鑽孔、機械移除程序(例如，鋸削、銑削、超音波機械加工)、引導一射束精細磨料粒子朝向該半導體元件20等等，以形成具有基本上垂直內表面的開口30。
在一特定實施例中(未作圖式)，該開口30可位於複數個導電襯墊50上，其等位於一個以上微電子單元10上，使得當該等微電子單元10彼此切斷時，該開口30的一部分將位於每一微電子單元10上。如本文中的說明書及申請專利範圍中所使用，術語「開口」可指：完全位於一單一微電子單元內的一開口；當其形成時跨複數個微電子單元10而延伸的一開口(未作圖式)；或在其從其他微電子單元10切斷後位於一特定微電子單元10上的一開口的一部分。
其後，如圖2E中所繪示，該導電層40可沈積於該半導體元件20之該後表面22上及該開口30之該等內表面31上，使得該導電層40之形狀符合於該後表面22及該等內表面31之一輪廓。該導電層40從該後表面22沿著該等內表面31延伸至該介電層24而形成，使得該導電層之該等下末端41可鄰接該介電層，但不接觸該導電襯墊50。
為形成該導電層40(及本文中描述之該等其他導電元件之任意者)，一例示性方法涉及藉由將一主要金屬層濺射於該後表面22上及該等內表面31a、31b上，或藉由電鍍，或機械沈積之一者或多者而沈積一金屬層。電鍍可以一選擇性方式執行，諸如在暴露於該開口30內的該半導體材料之表面上及該後表面22上形成一電鍍金屬層。在此情況中，可在沒有接觸該導電襯墊之下製造該電鍍金屬層，由該鈍化層24使該導電襯墊與該半導體元件20絕緣。機械沈積可涉及高速引導一束加熱的金屬粒子至待塗佈的表面上。此步驟可例如藉由毯覆式沈積於該後表面22及該等內表面31上而執行。在一實施例中，該主要金屬層包含鋁或基本上由鋁組成。在另一特定實施例中，該主要金屬層包含銅或基本上由銅組成。在又一實施例中，該主要金屬層包含鈦或基本上由鈦組成。可於一程序中使用一個或多個其他例示性金屬，以形成該導電層40。在特定實例中，包含複數個金屬層的一堆疊可形成於該等前文提及之表面之一個或多者上。例如，此等堆疊金屬層可包含一層鈦，接著上覆於該鈦上的一層銅(Ti-Cu)，一層鎳，接著上覆於該鎳層上的一層銅(Ni-Cu)，以類似方式提供的一堆疊之鎳-鈦-銅(Ni-Ti-Cu)，或例如一堆疊之鎳-釩(Ni-V)。
其後，如圖2F中所繪示，一介電層70可沈積於上覆於該半導體元件20之該後表面22上且上覆於該開口30之該等內表面31上的該導電層40上。因此，該介電層70符合於該導電層40之一輪廓，且因為該導電層40符合於該開口30之該等內表面31之一輪廓，該介電層亦符合於該開口之該等內表面的一輪廓。當形成該介電層70時，該鈍化層24可存在於該介電層70與該導電襯墊50之間。
可使用多種方法以形成該介電層70。在一實例中，一可流動介電材料施覆至上覆於該後表面22上的該導電層40，且該可流動材料接著在一「旋轉塗佈」操作期間更均勻地跨該後表面而分佈，接著一乾燥循環，乾燥循環可包含加熱。在另一實例中，介電材料的一熱塑性塑膠膜可施覆至該後表面22，其後加熱該半導體元件，或在一真空環境中(即，置於低於周圍壓力的一環境中)加熱。此接著導致該膜向下流動至該開口30之該等內表面31上。在另一實例中，氣相沈積可用於形成該介電層70。
然而在另一實例中，該半導體元件20可浸入於一介電沈積浴槽中，以形成一保形介電塗層或介電層70。如本文中所使用，一「保形塗層」係一特定材料的一塗層，諸如當該介電層70符合於該導電層40之一輪廓時，其符合於塗佈之該表面的一輪廓。可使用一電化學沈積方法以形成該保形介電層70，包含例如電泳沈積或電解沈積。
在一實例中，可使用一電泳沈積技術，以形成該保形介電塗層，使得該保形介電塗層僅沈積於該總成之暴露的導電及半導電表面上。在沈積期間，該半導體裝置晶圓保持於一所要電位，且一電極浸入於該浴槽中，以使該浴槽保持在一不同所要的電位。該總成接著在適當條件下保持於該浴槽中達一足夠時間，以在該導電層40之暴露的表面上形成一電沈積保形介電層70，包含但不限於上覆於該後表面22及該等內表面31上。只要在其待被塗佈之表面與該浴槽之間維持一足夠強的電場，則發生電泳沈積。隨著電泳沈積的塗層自我限制，其中在其到達由參數管控的某一厚度時沈積停止，例如其沈積之電壓、濃度等等。
電泳沈積在該總成之導電及/或半導電外部表面上形成一連續及均勻厚的保形塗層(例如，該導電層40)。再者，由於其介電(非導電)性質，該電泳塗層可經沈積使得其不形成於預存在的介電層上，諸如該介電層24。換句話說，電泳沈積的一性質在於，由於介電材料之介電性質，假設介電材料之一層具有足夠厚度，則電泳沈積不形成上覆於一導體上之介電材料層。通常，電泳沈積將不發生在具有大於約10微米至幾十微米的厚度的介電層上。可從一陰極環氧樹脂沈積前軀體形成該保形介電層70。或者，可使用一聚胺基甲酸酯或丙烯酸沈積前軀體。在下文表1中列出多種電泳塗層前軀體組合物及供應源。
在另一實例中，可電解地形成該介電層。此程序類似於電泳沈積，惟該沈積層之厚度藉由接近於該導電或半導電表面而不受限制除外，從該導電或半導電表面而形成該沈積層。以此方式，一電解沈積的介電層可形成至基於需求而選擇的一厚度，且處理時間係所達成之厚度中的一因數。在一特定實例中，可在藉由電解或電泳沈積而於該導電層40上形成該介電層70之前移除該鈍化層24。此係可行的，因為該沈積可選擇性地執行於該導電層40之暴露的表面上，沒有將該介電層70沈積於該導電襯墊50之該面向內的表面51上。
其後，如圖2G中所繪示，可以選擇性蝕刻該介電層24(該鈍化層)暴露於該開口30內的部分的一方式進行一蝕刻程序，藉此延伸該開口，以暴露該導電襯墊50之該面向內的表面51。可使用蝕刻、雷射鑽孔、機械碾磨或其他適當技術，以移除該鈍化層24之部分。該介電層24之蝕刻不暴露該導電層40之該等下末端41，使得仍然藉由該介電層24之一剩餘部分及該介電層70之一部分而使該等下末端與該導電襯墊50絕緣。
其他可能的介電層移除技術包含可本質上為各向同性或各向異性的多種選擇性蝕刻技術。各向異性蝕刻程序包含反應性離子蝕刻程序，其中引導一束離子朝向待被蝕刻的表面。反應性離子蝕刻程序比各向同性蝕刻程序大體上具較少選擇性，使得離子以較高入射角撞擊的表面比隨離子束之定向的表面蝕刻至一更高廣度。當期望地使用一反應性離子蝕刻程序時，期望地沈積一遮罩層，以上覆於該鈍化層24上，且其內形成一開口，該開口與該開口30對準。以此方式，該蝕刻程序避免移除該鈍化層24除了位於該開口30內之外的部分。
其後，如圖2H中所繪示，該導電互連60沈積於該開口30中，至位於該開口內的該介電層70之部分上，且至該導電襯墊50之該面向內的表面51上，藉此將該導電互連電連接至該導電襯墊。該導電互連60之形狀符合於該介電層70之外表面72之一輪廓及該導電襯墊50之該面向內的表面51之一輪廓。因此，因為該介電層70符合於該導電層40之一輪廓，且因為該介電層及該導電層兩者符合於該開口30之該等內表面31之一輪廓，該導電互連60亦符合於該導電層之一輪廓，及該開口之該等內表面的一輪廓。該導電互連60沈積於該介電層70之該外表面72上，使得於該導電互連內建立一內部空間62。
可使用上文參考該導電層40之沈積而描述的該等金屬層沈積程序之一或多者而形成該導電互連60，例如，一例示性方法涉及藉由將一主要金屬層濺射於該外表面72及該面向內的表面51上、電鍍或機械沈積之一者或多者而沈積一金屬層。
接著，可用一介電區域75填充該內部空間62。視需要，該介電區域75可經形成使得該介電區域的一暴露的外表面76平行於或實質上平行於該半導體元件之該後表面22或該介電層70之該外表面72之暴露的部分。例如，一自平坦化介電材料可例如藉由一施配或版印刷程序而沈積於該開口30中。在另一實例中，在形成該介電區域後，一碾磨、研磨或拋光程序可應用至該介電區域75之暴露的外表面76，以將其外表面平坦化。
接著，可形成該導電接觸件65，例如，藉由將該導電接觸件電鍍於該介電區域75之該外表面75上。該導電接觸件65暴露於該介電區域75之該外表面76，以與一外部裝置互連。該導電接觸件65在其橫向邊緣66電連接至該導電互連60之上邊緣。在形成該導電互連60及該導電接觸件65後，可從該半導體元件20之該前表面21移除該支撐晶圓12。
圖3係繪示圖1之導孔結構之一變動的一截面圖，該導孔結構具有一替代導電互連組態。微電子單元10a類似於上文描述之該微電子單元10，但不具有用由該導電互連及暴露於該後表面的一導電接觸件圍繞的一介電區域填充的一導電互連，該微電子單元10a具有一固體導電互連60a，其填充未被該導電層40及該介電層70佔據的該開口30內之全部體積。
該導電互連60a之一面向外的表面65a暴露於該介電層70之該外表面72，以互連至一外部元件。在圖3中展示之實施例中，該暴露的面向外的表面65a可為該導電互連60a之頂表面，即，距該導電襯墊50最遠廣度的一表面，或該暴露表面可能不為其之一頂表面。如所展示，該面向外的表面65a位於由該介電層70之該外表面72定義的一平面上方，及由該半導體元件20之該後表面22定義的一平面上方。在其他實施例中，該面向外的表面65a可位於由該介電層70之該外表面72定義的平面處或其下方，及/或該面向外的表面65a可位於由該後表面22定義之平面處或其下方。可例如藉由一碾磨、研磨或拋光程序而將該面向外的表面65a平坦化至該介電層70之該外表面72或該後表面22。
圖4係繪示圖3之導孔結構之另一變動的一截面圖，該導孔結構具有一替代導電互連組態。該微電子單元10b類似於上文描述之該微電子單元10a，但不具有填充未被該介電層之該導電層佔據的該開口內之空間的一導電互連，該微電子單元10b具有一導電互連60b，其沈積於一第一孔隙71中，該第一孔隙71形成於位於該開口30內的一介電區域75b中。
該導電互連60b不符合於該開口30之該等內表面31之一輪廓或該導電層40之一輪廓。該微電子單元10b進一步包含一導電接觸件65b，其電連接至該導電互連60b。該導電接觸件65b可部分或完全在該開口30之該等內表面31上。
該介電區域75b可提供相對於該導電互連60b及該導電層40的較好介電隔離。如圖4中所展示，該介電區域75b遮蓋該導電層40之一外表面42，其在該開口30內，且同時沿著該半導體元件20之該後表面22。該介電區域75b可使該導電互連60b與該導電層40電絕緣。
該介電區域75b可為順應式的，具有一足夠低的彈性模數及足夠的厚度，使得該彈性模數與該厚度的乘積產生順應性。明確言之，當一外部負載施加至該導電接觸件時，此一順應性介電區域75b可允許該導電互連60b及附接至其之該導電接觸件65b相對於該半導體元件20而曉曲或在某種程度上移動。以此方式，該微電子單元10b之導電接觸件65b與一電路面板(未作圖式)之終端之間的接合可更好地經受住由於該微電子單元與該電路面板之間之熱膨脹係數(「CTE」)失配的熱應變。
如圖4中所展示，該介電區域75b可填充未被該導電互連60b或該導電層40佔據的該開口30之剩餘部分，使得一外表面76b在由該半導體元件20之該後表面22定義的一平面上方及由該導電層之該部分之該外表面42定義的一平面上方延伸，該導電層沿著該半導體元件之該後表面而延伸。在特定實施例中，該介電區域75b之該外表面76b可位於由該後表面22定義之平面處或其下方，或在由該導電層40之該部分之該外表面42定義的平面處或其下方，該導電層40沿著該後表面而延伸。
該第一孔隙71提供於該介電區域75b中。該第一孔隙71具有一截頭圓錐形，且從該導電接觸件65b之一面向內的表面67b穿過該介電區域75b延伸至該導電襯墊50之該面向內的表面51。在特定實施例中，該第一孔隙可具有其他形狀，包含例如一圓柱形或距該後表面不同距離的一圓柱形及一截頭圓錐形的一組合。在所展示之實施例中，該第一孔隙71的一輪廓(即，該第一孔隙71之該外表面的形狀)不符合於該開口30之一輪廓或該導電層40的一輪廓。
該導電互連60b可取決於程序條件而形成為固體或中空的。在適當程序條件下，可生產包含一內部空間的一導電互連，且可接著用一介電材料或一第二導電材料填充該內部空間，藉此該介電層或該第二導電材料上覆於該第一孔隙內的該導電互連上。
該導電接觸件65b可與該開口30對準，且可完全或部分安置於由該開口定義的該半導體元件20的一區域內。由該導電接觸件65b之一頂表面68定義的一平面實質上平行於由該半導體元件20之該後表面22定義的平面。如所展示，該導電接觸件65b具有一導電接合襯墊的形狀，例如，一薄平坦構件。在其他實施例中，該導電接觸件可為任意其他類型的導電接觸件，包含例如一導電柱。
圖5係繪示根據另一實施例之一導孔結構的一截面圖，該導孔結構具有從相同開口延伸的複數個孔。如圖5中所繪示，一微電子單元110包含一半導體元件120，該半導體元件120具有從一後表面122部分穿過該半導體元件120朝向遠離該後表面的一前表面121而延伸的一開口130。一導電層140保形地沿著該後表面122延伸且進入該開口130中，該導電層保形地塗佈該開口之內表面131，且延伸至位於鄰近該開口之一下表面132的下末端141處。
該半導體元件120亦具有複數個孔180，該複數個孔180從暴露於該前表面121的各自導電襯墊150延伸，且部分上覆於該開口130上。該等孔180與該開口130在該前表面121與該後表面122之間的一位置處交切。
每一導電襯墊150電連接至暴露於該後表面122的一各自導電接觸件165，以與一外部裝置電連接，該電連接係透過一各自導電互連160及一各自導電導孔190。每一導電互連160延伸於該開口130內的一各自導電導孔190與一各自導電接觸件165之間，且符合於該開口130之該等內表面131的一輪廓。
一各自孔180內的每一導電導孔190從一各自導電襯墊150延伸至一各自導電互連160，且符合於孔180內之一內表面181的一輪廓。如圖5中所展示，每一導電導孔190從一各自導電襯墊150之一面向內的表面151處延伸。在一特定實施例中，每一導電導孔190可延伸穿過一各自導電襯墊150，且可至少在導電襯墊150之一面向外的表面152處接觸該導電襯墊150。每一導電導孔190可填充一保形介電層187內之一各自孔180內的全部體積，該保形介電層187使該半導體元件120與該導電導孔電絕緣，使得每一導電導孔可符合於該各自孔之該內表面181之一輪廓。
一介電層170保形地上覆於該開口130內之該導電層140上且沿著該後表面122。該介電層170使該等導電互連160與該導電層140電絕緣。該介電層170亦沿著該開口130之該下表面132延伸且符合於該開口130之該下表面132，儘管另一介電層179可安置於該介電層170與該下表面之間。該等介電層170及179可使該等導電互連160與未塗佈該導電層140的該下表面132之矽材料電絕緣。
一介電層124(例如，一「鈍化層」)沿著該前表面121延伸，且使該等導電襯墊150與該半導體元件120電絕緣。一介電區域175佔據該等導電互連160之內表面161與該等導電接觸件165之面向內的表面167之間的體積，使得該介電區域之一外表面176在上方延伸，但平行於由該半導體元件120之該後表面122定義的一平面。
類似於上文參考圖1而描述之該微電子單元10，該導電層140可塗佈該半導體元件120之該後表面122之大部分。該導電層140可用於電遮蔽該等導電互連160及附接至其的該等各自導電導孔190，其等可運載輸入及/或輸出信號，使得該微電子單元110可遭受較少信號雜訊。
圖6繪示一微電子單元10c，其可為圖1中展示之該微電子單元10的一潛在自上而下的平面圖。如圖6中所展示，該微電子元件10c包含穿過一單一半導體元件20延伸的四個開口30，每一開口具有一實質上圓形的俯視形狀。每一開口30包含一導電互連60，導電互連60從暴露於該半導體元件20之該後表面22的一圓形導電接觸件65穿過開口30延伸至附接至一對應正方形導電襯墊50的該導電互連的一底表面69。儘管該微電子單元10c中展示四個開口30，本文中描述之該等微電子單元可具有穿過一單一半導體元件而延伸的任意數目的開口。
圖7A繪示一微電子單元10d，其可為圖6中展示之該微電子單元10c的該半導體元件20的該前表面21的一潛在功能圖。如圖7A中所展示，該微電子元件10d包含四個正方形導電襯墊50a及50b，每一導電襯墊至少部分上覆於一單一微電子元件20中的一對應開口上，諸如圖6中展示之開口的配置。
在該微電子元件10d中，每一導電襯墊50a電連接至可運載輸入及/或輸出信號的一各自導電互連，諸如圖1中展示之該導電互連60。每一導電襯墊50b電連接至一導電層，其可為附接至一參考接地的一連續層，或附接至接地或電源的一些或全部區域可均分該導電層，諸如圖1中展示之該導電層40。在一特定實施例中，該等導電襯墊50a可運載輸入及/或輸出信號，而該等導電襯墊50b可電連接至一參考接地。在一實施例中，該等導電襯墊50b除附接至一導電層之外亦可附接至一各自導電互連，其中該導電互連及該導電層兩者可例如電連接至一參考接地。
圖7B繪示一微電子單元10d，其可為圖6中展示之該微電子單元10c的該半導體元件20之該後表面22之一潛在功能圖。如圖7B中所展示，該微電子元件10d包含一導電層40，其塗佈該後表面22之大部分。該導電層40可與該前表面21處的該等導電襯墊50b電連接(展示於圖7A中)。在一特定實施例中，該導電層40可與該等導電襯墊直接連接(例如，如圖8至圖11中所展示)。
如圖7B中所展示，該導電層40跨該整個後表面22及該等開口之該等內表面而功能性地延伸，惟該等導電襯墊50a暴露於該導電層之該等下末端41處的部分除外。
圖8係繪示圖3之導孔結構之一變動的一截面圖，該導孔結構具有適宜於連接至一參考接地的一替代導電互連組態。可使用如圖8中所展示的此一導孔結構以(例如)將一導電襯墊(諸如圖7A中展示之該導電襯墊50b)電連接至一導電層(諸如圖7B中展示之該導電層40)，其中該導電襯墊及該導電層兩者電連接至一參考接地。
該微電子單元210類似於上文描述之微電子單元10a，但不具有藉由一個或多個介電層而與一導電層電隔離的一導電互連，該微電子單元210具有電連接至一導電層240的一導電互連260。
該導電層240之下末端241連接至鄰近其底表面269的導電互連260。保形地沿著該導電層240延伸的一介電層270鄰近其下末端241而終止，使得當該導電互連260電鍍於該介電層上時，該導電互連形成有至該導電層之該等下末端的一連接。
該導電互連260與暴露於該半導體元件220的該前表面221處的一導電襯墊250電連接。該導電互連260之一面向外的表面265暴露於該介電層270的該外表面272，以互連至一外部元件。在一特定實施例中，一參考接地可連接至該導電襯墊250或該面向外的表面265，且該參考接地亦將透過該導電互連260電連接至該導電層240。
圖8中展示之結構可與使用上文參考圖2A至圖2H而描述之製造程序的一變動的具有雙絕緣導體(諸如，圖1、圖3或圖4中所展示)之其他結構之製造同時製造。在此情況中，在達成圖2D中展示之階段後，可在暴露於該開口30內之處移除該鈍化層24。接著，處理可如上文參考圖2E至圖2H所展示及描述而繼續。然而，在此情況中，因為已移除該鈍化層24，該導電層40直接接觸該導電襯墊50之表面51。
當與參考導體結構(例如，圖8之結構)一起同時製造雙導體結構(例如，圖1、圖3或圖4或本文中的別處所展示)時，可沈積及圖案化一光阻層，以遮蓋該後表面22之部分及其內該等開口30之一些但並非全部。可僅從圖8中展示之待形成該參考導體結構的該等開口處移除該鈍化層24。在從特定開口移除該鈍化層24後，可接著移除該光阻層。當形成該金屬層240(例如，圖8的金屬層)後，其接著將為一連續層，該連續層接觸該導電襯墊250及該開口230內的該半導體元件之該內部表面。同時，與該金屬層240同時形成的其他結構中的金屬層40(諸如圖1中展示的金屬層)將與該各自導電襯墊50絕緣。
圖9係繪示圖4之導孔結構的一變動的一截面圖，該導孔結構具有適宜於連接至一參考接地的一替代導電互連組態。該微電子單元210a之電結構(即，提供電連接至一導電層的一導電互連)類似於圖8中展示之該微電子單元210的電結構。
該微電子單元210a類似於上文描述之該微電子單元10b，但不具有藉由一個或多個介電層而與一導電層電隔離的一導電互連，該微電子單元210a具有電連接至一導電層240的一導電互連260a。
該導電層240之下末端241連接至鄰近其底表面269a的該導電互連260a。在該導電互連260a與該導電層240之間延伸的一介電區域275在鄰近其下末端241處終止，使得當該導電互連260a電鍍於位於該介電層內的一孔隙271中時，該導電互連形成有至該導電層之該等下末端的一連接。
如上文參考圖8而描述，該導電互連260a與暴露於該半導體元件220之該前表面221的一導電襯墊250電連接。附接至該導電互連260a的一導電接觸件265a暴露於該介電區域275之該外表面276處，以與一外部元件互連。在一特定實施例中，一參考接地可連接至該導電襯墊250或該導電接觸件265a，且該參考接地亦將透過該導電互連260a而電連接至該導電層240。
圖10係繪示圖9之導孔結構之一變動的一截面圖，該導孔結構適宜於連接至一參考接地。該微電子單元210b類似於上文描述之該微電子單元210a。在微電子單元210b中，該導電接觸件265b可透過該導電層240b而電連接至該導電襯墊250，該導電層240b接觸開口230內的該半導體元件之表面。該導電接觸件265b與該導電層240b在該導電接觸件的橫向邊緣266處連接。
一介電區域275b可填充未被該導電層240佔據的該開口230內全部體積。該導電接觸件265b暴露於一表面(例如，該介電區域275b的一外表面276b)，以與一外部裝置互連。在一特定實施例中，一導電襯墊250或該導電接觸件265b可連接至一電源、接地或其他參考電位，且該參考電位亦將電連接至在該導電襯墊250與該導電接觸件265b之間延伸且沿著該半導體元件220之該後表面222的該導電層240。
圖11係繪示圖10之導孔結構之一變動的一截面圖，該導孔結構具有適宜於連接至一參考接地的一固體導電區域。該微電子單元210c類似於上文描述之微電子單元210b，但不具有電連接至一導電襯墊的一導電層及用一介電區域填充其等之間之體積的一導電接觸件，該微電子單元210b包含一固體導電區域240c，其填充穿過一半導體元件220之一厚度而延伸的一開口230內的全部體積。
該微電子單元210c不具有透過一導電層而與一導電襯墊連接的一分離導電接觸件。取而代之，該固體導電區域240c沿著該半導體元件220之一後表面222延伸，且穿過該開口230延伸，在導電襯墊250之一面向內的表面251處接觸導電襯墊250。該導電區域240c具有其暴露於該後表面222的一面向外的表面265c，以與一外部裝置電連接。
在一特定實施例中，一參考接地可連接至該導電襯墊250或該面向外的表面265c，且該參考接地亦將電連接至其等之間延伸且沿著該後表面222的該導電區域240。
圖12係繪示根據另一實施例的一導孔結構的一截面圖，該導孔結構具有複數個孔380a、380b，該複數個孔380a、380b在該半導體元件中從相同開口300延伸。在此情況中，一信號連接及一參考導體連接(例如，用於運載一信號的一連接，及至一接地源或電源的一連接)可延伸穿過分離的孔380a、380b，且亦穿過相同開口330。此等連接可彼此電絕緣。
如圖12中所繪示，一微電子單元310包含一半導體元件320，其具有從一後表面211部分穿過該半導體元件320朝向遠離該後表面的一前表面321延伸的一開口230。一導電層340保形地沿著該後表面322延伸，且進入該開口330中，該導電層保形地塗佈該開口的內表面331及一下表面332的一部分，且延伸至位於鄰近該開口之該下表面的下末端341a及位於該開口之該下表面的下末端341b。
該半導體元件320亦具有複數個孔380a及380b，該複數個孔380a及380b從暴露於該前表面321的各自導電襯墊350a及350b延伸，且部分上覆於該開口330上。該等孔380a及380b之各者在該前表面321與該後表面322之間的一位置處與該開口330交切。如圖12中所展示，可藉由該半導體元件內的半導體材料而使該等孔彼此分離。在其之一變動中，可藉由該等孔之間的介電材料(未作圖式)或藉由半導體材料及介電材料之一組合而使該等孔彼此分離。導孔390a及390b在各自孔380a、380b內延伸。該等導孔可符合於該等孔之該等內部表面的輪廓。
如圖12中所展示，每一導電導孔390a及390b從一各自導電襯墊350a及350b之一面向內的表面351a及351b延伸。在一特定實施例中，每一導電導孔390a及390b可穿過一各自導電襯墊350a及350b延伸，且可至少在其之一各自面向外的表面352a及352b處接觸該導電襯墊。
該導電導孔390a可填充一保形介電層387內的孔380a內的全部體積，使得該導電導孔可符合於該孔之該內表面的一輪廓，該保形介電層387使該半導體元件320與該導電導孔電絕緣。該導電導孔390b可填充一各自孔380b內的全部體積，使得該導電導孔可符合於該孔之該內表面的一輪廓。在導孔390b的情況中，不需要一介電層使其與該孔380b的一內部表面絕緣。
每一導電襯墊350a及350b電連接至暴露於該後表面322的一各自導電接觸件365a及365b，以與一外部裝置電連接。在該導電襯墊350a與該導電接觸件365a之間的電連接係透過一導電互連360及一導電導孔390a。在該導電襯墊350b與該導電接觸件365b之間的電連接係透過導電層340及導電導孔390b。該導電互連360可在該導電導孔390a與該導電接觸件365a之間的該開口330內延伸，且可符合於該開口之一內表面331的一輪廓。
一介電層370可符合於該開口330內該導電層340的一表面的一輪廓，且沿著該後表面322。該介電層370可使該導電互連360與該導電層340電絕緣。該介電層370亦可沿著該開口330之該下表面332之一輪廓延伸，且符合於該開口330之該下表面332之一輪廓，儘管另一介電層379可安置於該介電層370與該下表面之間。該等介電層370及379可使該導電互連360與未藉由該導電層340塗佈的該下表面332之矽材料電絕緣。
一介電層324(例如，一「鈍化層」)可沿著該前表面321延伸，使將該等導電襯墊350a及350b與該半導體元件320電絕緣，儘管該導電襯墊350b可與該半導體元件穿過該導電層340而電連接。一介電區域375佔據該導電互連360之一內表面361、該介電層370之暴露的外表面372與該等導電接觸件365a及365b之面向內的表面367a及367b之間的體積，使得該介電區域的一外表面376在上方延伸，但平行於由該半導體元件320之該後表面322定義的一平面。
類似於參考圖1而描述的該微電子單元10，該導電層340可塗佈該半導體元件320之該後表面322的大部分。該導電層340可用作一傳輸線的一參考導體，其經調適以經由該導孔390a及導電互連360而透過該半導體元件運載一信號。以此方式，對於此傳輸線可達成一所要阻抗。該導電層340可電遮蔽該導電互連360及在一信號之傳輸中附接至該導電互連360的各自導電導孔390a。
類似於參考圖8至圖11而描述的微電子單元，在一特定實施例中，一參考接地或電源輸入/輸出可連接至該導電襯墊350b或該導電接觸件365b，且該參考接地或電源輸入/輸出亦將電連接至在其等之間延伸的該導電層340。
本文中揭示之用於在半導體元件中形成導孔結構的方法可應用於一微電子基板(諸如一單一半導體晶片)，或可同時應用於複數個個別半導體晶片，該複數個個別半導體晶片可在一器具中或在一載體上定義的空間處固持，以同時處理。或者，本文中揭示之方法可應用於包含複數個半導體晶片的一微電子基板或元件，其等以一晶圓或一晶圓之部分的形式附接至一起，以相對於一晶圓級、面板級或條狀級規模上的複數個半導體晶片同時執行如上文所描述之處理。
上文討論之結構提供特別的三維互連能力。此等能力可與任意類型之晶片使用。僅經由實例，晶片之以下組合可包含於如上文所討論之結構中：(i)一處理器及與該處理器使用的記憶體；(ii)相同類型之複數個記憶體晶片；(iii)相異類型之複數個記憶體晶片，諸如DRAM及SRAM；(iv)用於處理來自該感測器之影像的一影像感測器及一影像處理器；(v)一特殊應用積體電路(「ASIC」)及記憶體。
可於相異電子系統的構造中利用上文討論之結構。例如，根據本發明之一進一步實施例的一系統400包含如上文連同其他電子組件408及410而描述的一結構406。在所描繪之實例中，組件408係一半導體晶片，而組件410係一顯示螢幕，但可使用任意其他組件。當然，雖然為繪示清晰起見，圖13中僅描繪兩個額外組件，該系統可包含任意數目之此等組件。上文描述之該結構406可例如為一微電子單元，如上文連同圖1所討論，或併入複數個微電子單元的一結構。在一進一步變體中可提供兩者，且可使用任意數目之此等結構。
結構406以及組件408及410安裝於一共同外殼401中，以虛線示意性描繪，且必要地彼此電互連，以形成所要的電路。在所展示之例示性系統中，該系統包含一電路面板402，諸如一可撓性印刷電路板，且該電路面板包含多種導體404，圖13中僅描繪其等之一者，該等組件彼此互連。然而，此僅為例示性的；可使用製造電連接的任意適宜結構。
該外殼401描繪為例如一蜂巢式電話或個人數位助理中可使用類型的一可攜式外殼，且螢幕410暴露於該外殼之表面。在結構406包含一光敏元件(諸如一成像晶片)之處，亦可提供一透鏡411或其他光學裝置，以將光投送至該結構。再次強調，圖13中展示之簡單化的系統僅為例示性的；可使用上文討論之結構而製造其他系統，包含通常認作固定結構的系統，諸如桌上型電腦、路由器及類似物。
本文中揭示之導孔及導孔導體可藉由程序而形成，諸如2010年7月23日申請之同在申請中、共同讓渡之美國專利申請案第12/842,717號、第12/842,651號、第12/842,612號、第12/842,669號、第12/842,692號及第12/842,587號及發表之美國專利申請公開案第2008/0246136號中以更多細節揭示的程序，該等案之揭示以引用之方式併入本文中。
儘管本文中之本發明已參考特定實施例而描述，應理解，此等實施例係僅例證本發明之原理及應用。因此，應理解，可對例證性實施例作出許多修改，且在未脫離由隨附申請專利範圍定義之本發明之精神及範圍之下，可設計其他配置。
應瞭解，多種附屬請求項及請求項中闡明的特徵可以與初始請求項中呈現的不同方式組合。亦應瞭解，與個別實施例連同描述之特徵可與所描述的其他實施例分享。
10．．．微電子單元
10a．．．微電子單元
10b．．．微電子單元
10c．．．微電子單元
10d．．．微電子單元
12．．．支撐晶圓
13．．．黏合層
20．．．半導體元件
21．．．前表面
22．．．後表面
23a．．．主動半導體區域
23b．．．主動半導體區域
24．．．介電層
30．．．開口
31．．．內表面
31a．．．內表面
31b．．．內表面
40．．．導電層
41．．．下末端
42．．．外表面
50．．．導電襯墊
50a．．．導電襯墊
50b．．．導電襯墊
51．．．面向內的表面
60．．．導電互連
60a．．．導電互連
60b．．．導電互連
61．．．內表面
62．．．內部空間
65．．．導電接觸件
65a．．．面向外的表面
65b．．．導電接觸件
66．．．橫向邊緣
67．．．面向內的表面
67b．．．面向內的表面
68．．．頂表面
69．．．底表面
70．．．介電層
71．．．第一孔隙
72．．．外表面
75．．．介電區域
75b．．．介電區域
76．．．外表面
76b．．．外表面
110．．．微電子單元
120．．．半導體元件
121．．．前表面
122．．．後表面
124．．．介電層
130．．．開口
131．．．內表面
132．．．下表面
140．．．導電層
141．．．下末端
150．．．導電襯墊
151．．．面向內的表面
152．．．面向外的表面
160．．．導電互連
161．．．內表面
165．．．導電接觸件
167．．．面向內的表面
170．．．介電層
175．．．介電區域
176．．．外表面
179．．．介電層
180．．．孔
181．．．內表面
187．．．保形介電層
190．．．導電導孔
210．．．微電子單元
210a．．．微電子單元
210b．．．微電子單元
210c．．．微電子單元
220．．．半導體元件
221．．．前表面
222．．．後表面
230．．．開口
240．．．導電層
240b．．．導電層
240c．．．導電區域
241．．．下末端
250．．．導電襯墊
251．．．面向內的表面
260．．．導電互連
260a．．．導電互連
265．．．面向外的表面
265a．．．導電接觸件
265b．．．導電接觸件
265c．．．面向外的表面
266．．．導電接觸件的橫向邊緣
269．．．底表面
270．．．介電層
271．．．孔隙
275．．．介電區域
275b．．．介電區域
276．．．外表面
276b．．．外表面
310．．．微電子單元
320．．．半導體元件
321．．．前表面
322．．．後表面
324．．．介電層
330．．．開口
331．．．內表面
332．．．下表面
340．．．導電層
341a．．．下末端
341b．．．下末端
350a．．．導電襯墊
350b．．．導電襯墊
351a．．．面向內的表面
351b．．．面向內的表面
352a．．．面向外的表面
352b．．．面向外的表面
360．．．導電互連
365a．．．導電接觸件
365b．．．導電接觸件
367a．．．面向內的表面
367b‧‧‧面向內的表面
370‧‧‧介電層
375‧‧‧介電區域
376‧‧‧外表面
379‧‧‧介電層
380a‧‧‧孔
380b‧‧‧孔
387‧‧‧保形介電層
390a‧‧‧導孔
390b‧‧‧導孔
400‧‧‧系統
401‧‧‧共同外殼
402‧‧‧電路面板
404‧‧‧導體
406‧‧‧結構
408‧‧‧電子組件
410‧‧‧電子組件
411‧‧‧透鏡
圖1係繪示根據本發明之一實施例之一導孔結構的一截面圖。
圖2A至圖2H係繪示根據圖1中描繪之本發明之實施例的製造階段的截面圖。
圖3係繪示根據另一實施例之一導孔結構的一截面圖。
圖4係繪示根據另一實施例之一導孔結構的一截面圖。
圖5係繪示根據另一實施例之一導孔結構的一截面圖。
圖6係繪示根據圖1中描繪之本發明之實施例之一導孔結構的一對應自上而下的平面圖。
圖7A係繪示根據圖6中描繪之本發明之實施例的一導孔結構之功能的一對應自下而上的平面圖。
圖7B係繪示根據圖7A中描繪之本發明之實施例的一導孔結構之功能的一對應自上而下的平面圖。
圖8係繪示根據另一實施例之一導孔結構的一截面圖。
圖9係繪示根據另一實施例之一導孔結構的一截面圖。
圖10係繪示根據另一實施例之一導孔結構的一截面圖。
圖11係繪示根據另一實施例之一導孔結構的一截面圖。
圖12係繪示根據另一實施例之一導孔結構的一截面圖。
圖13係根據本發明之一實施例之一系統的一示意圖。
10．．．微電子單元
20．．．半導體元件
21．．．前表面
22．．．後表面
23a．．．主動半導體區域
23b．．．主動半導體區域
24．．．介電層
30．．．開口
31a．．．內表面
31b．．．內表面
40．．．導電層
41．．．下末端
50．．．導電襯墊
51．．．面向內的表面
60．．．導電互連
61．．．內表面
65．．．導電接觸件
66．．．橫向邊緣
67．．．面向內的表面
69．．．底表面
70．．．介電層
72．．．外表面
75．．．介電區域

Claims (53)

  1. 一種微電子單元，其包括：一半導體元件，其基本上由半導體材料組成，且具有一前表面、一後表面、鄰近該前表面的複數個主動半導體裝置、暴露於該前表面處的複數個導電襯墊，及穿過該半導體元件而延伸的一開口，其中該等導電襯墊之至少一者至少部分上覆於該開口上，且與該等主動半導體裝置之至少一者電連接；一第一導電元件，其暴露於該後表面處以與一外部組件連接，該第一導電元件延伸穿過該開口，且與該至少一導電襯墊電連接；及一第二導電元件，其延伸穿過該開口，且該第二導電元件與該第一導電元件絕緣，其中該至少一導電襯墊上覆於該第二導電元件之一周邊邊緣上，且其中該第二導電元件接觸在該開口中的該半導體材料之一內部表面。
  2. 如請求項1之微電子單元，其中該第二導電元件可連接至一參考電位。
  3. 如請求項2之微電子單元，其中該第一導電元件及該第二導電元件經配置以允許達成一所要阻抗，以由該第一導電元件運載一信號。
  4. 如請求項2之微電子單元，其中該第一導電元件及該第二導電元件經配置以改良電寄生，諸如減小串擾或改良 信雜比。
  5. 如請求項1之微電子單元，其中該開口完全穿過該半導體元件的一厚度而延伸。
  6. 如請求項1之微電子單元，其中該第一導電元件及該第二導電元件經配置以允許達成一所要阻抗，以由該第一導電元件運載信號。
  7. 如請求項1之微電子單元，其中該至少一導電襯墊具有遠離該導電襯墊之暴露表面的一面向內的表面，且該第二導電元件之邊緣安置於由該導電襯墊之該面向內的表面定義的一高度下方。
  8. 如請求項1之微電子單元，其中該第二導電元件沿著該開口的一內部表面延伸，且藉由該第一導電元件與該第二導電元件之間的一介電層的一厚度而使該第一導電元件與該第二導電元件分離。
  9. 如請求項8之微電子單元，其中該介電層包含一孔隙，該孔隙暴露該至少一導電襯墊，該孔隙具有至少不完全符合於該開口之該內部表面的一輪廓的一輪廓，且該第一導電元件安置於該孔隙中。
  10. 如請求項1之微電子單元，其中該第二導電元件沈積於該開口中的該半導體材料之該內部表面上。
  11. 如請求項1之微電子單元，其中藉由電鍍、物理及/或化學氣相沈積、物理及/或化學電漿沈積、一波希程序及原子層沈積之至少一者而沈積該第二導電元件。
  12. 如請求項1之微電子單元，其中該第二導電元件至少實 質上圍繞該第一導電元件。
  13. 如請求項1之微電子單元，其中該第二導電元件符合於該開口之一內部表面的一輪廓。
  14. 如請求項13之微電子單元，其中在該第一導電元件與該二導電元件之間的一介電層具有一表面，該表面符合於該開口之該內部表面的一表面的一輪廓，且該第一導電元件形成於該介電層之該表面上，使得該第一導電元件符合於該開口之該內部表面的一輪廓。
  15. 如請求項1之微電子單元，其中藉由該第二導電元件與該至少一導電襯墊之間安置之至少一介電層而使該第二導電元件與該至少一導電襯墊分離。
  16. 如請求項1之微電子單元，其中該第一導電元件包含暴露於該後表面處的一接觸件部分，該接觸件部分至少部分上覆於該至少一導電襯墊上，其電連接至該至少一導電襯墊。
  17. 如請求項16之微電子單元，其中該接觸件部分完全上覆於該至少一導電襯墊上，該接觸件部分電連接至該至少一導電襯墊。
  18. 如請求項16之微電子單元，其中該第一導電元件填充該開口內的一介電層之表面之間的一體積。
  19. 如請求項1之微電子單元，其中該等導電襯墊以及該第一導電元件及該第二導電元件經調適以與該微電子單元外部的一組件電互連。
  20. 如請求項1之微電子單元，其中該第二導電元件包含不 同組合物的複數個金屬層。
  21. 如請求項1之微電子單元，其中該半導體元件中之該開口包含從該後表面朝向該前表面延伸之一第一開口，且包含從該第一開口延伸至該至少一導電襯墊的一孔，其中該第一開口及該孔在具有一第一寬度的一組合孔隙處交切，且該孔具有小於該第一寬度的一第二寬度，在該第二寬度處該孔與該至少一導電襯墊交切。
  22. 如請求項21之微電子單元，其中該第一開口具有在沿著該後表面的一橫向方向上的一第一寬度，該孔具有在該孔與該第一開口交切之處的橫向方向上的一第二寬度，且該孔具有在鄰近該導電襯墊之橫向方向上的一第三寬度，該第一寬度大於該第二寬度，且該第二寬度大於該第三寬度。
  23. 如請求項1之微電子單元，其進一步包括一第三導電元件，該第三導電元件穿過一第二開口延伸且電連接至一第二導電襯墊，該第三導電元件可連接至一參考電位。
  24. 如請求項1之微電子單元，其中該半導體元件中之該開口至少部分對準於該複數個導電襯墊之至少兩者，且該第二導電元件沿著該開口鄰近該至少兩個導電襯墊的一內部表面而延伸。
  25. 如請求項24之微電子單元，其包括複數個第一導電元件，每一第一導電元件電連接至該至少兩個導電襯墊之一各自者，且暴露於該後表面處。
  26. 如請求項24之微電子單元，其中該第二導電元件可連接 至一參考電位。
  27. 如請求項26之微電子單元，其中該第二導電元件及該複數個第一導電元件經配置以允許達成一所要阻抗，以由該等第一導電元件運載信號。
  28. 一種微電子單元，其包括：一半導體元件，其基本上由半導體材料組成，且具有一前表面、一後表面、鄰近該前表面的複數個主動半導體裝置、暴露於該前表面處的複數個導電襯墊，及穿過該半導體元件而延伸的一開口，其中該等導電襯墊之一第一導電襯墊至少部分上覆於該開口上，且與該等主動半導體裝置之至少一者電連接；一第一導電元件，其暴露於該後表面處以與一外部組件連接，該第一導電元件延伸穿過該開口且與該第一導電襯墊電連接；及一第二導電元件，其延伸穿過該開口且直接接觸該開口內的該半導體材料的一表面，該第二導電元件與該第一導電元件絕緣，該第二導電元件暴露於該後表面處以與一外部組件連接，該第二導電元件延伸穿過該開口且與該等導電襯墊之一第二導電襯墊電連接。
  29. 如請求項28之微電子單元，其中該半導體元件中的該開口至少部分對準於該第一導電襯墊及該第二導電襯墊，該第二導電元件沿著該開口的一內部表面延伸，且該第一導電元件沿著該開口內的該第二導電元件之一表面而延伸。
  30. 如請求項28之微電子單元，其中該第二導電元件可連接至一參考電位。
  31. 如請求項30之微電子單元，其中該第一導電元件及該第二導電元件經配置以允許達成一所要阻抗，以由該第一導電元件運載一信號。
  32. 一種微電子組件，其包括：一被動元件，其基本上由半導體材料所組成，且具有一前表面、一後表面、暴露於該前表面處的複數個導電襯墊，及穿過該半導體元件延伸的一開口，其中該等導電襯墊之至少一者至少部分上覆於該開口上，且與該等主動半導體裝置之至少一者電連接；一第一導電元件，其暴露於該後表面處以與一外部組件連接，該第一導電元件延伸穿過該開口，且與該至少一導電襯墊電連接；及一第二導電元件，其延伸穿過該開口，且該第二導電元件與該第一導電元件絕緣，該第二導電元件接觸在該開口中的該半導體材料之一內部表面，其中該至少一導電襯墊上覆於該第二導電元件之一周邊邊緣上。
  33. 如請求項32之微電子組件，其中該第二導電元件可連接至一參考電位。
  34. 如請求項32之微電子組件，其中該被動元件其上具有複數個被動電路元件。
  35. 如請求項32之微電子組件，其中該被動元件基本上由玻 璃組成。
  36. 如請求項32之微電子組件，其中該被動元件基本上由矽組成。
  37. 如請求項32之微電子組件，其中該等導電襯墊以及該第一導電元件及該第二導電元件經調適以與該組件外部的一裝置電互連。
  38. 一種形成一組件的方法，其包括：形成一開口，其從一元件之一後表面朝向遠離其之一前表面延伸，該元件基本上由一非導電或半導體材料組成，且具有至少部分上覆於該開口上的一導電襯墊；形成一第一導電元件，其上覆於該開口的一內部表面上，且上覆於該後表面之至少一部分上；形成一介電層，其上覆於該第一導電元件上；及形成一第二導電元件，其與該導電襯墊電連接，該第二導電元件暴露於該後表面處，且藉由該介電層使該第二導電元件與該第一導電元件絕緣，其中該導電襯墊上覆於該第一導電元件之一周邊邊緣上，且該第一導電元件及該二導電元件經配置以達成一所要阻抗，其中形成該第一導電元件之步驟包含沈積一金屬層，其與暴露於該開口之該內部表面處的半導體材料接觸。
  39. 如請求項38之方法，其中該第一導電元件改良該介電層的一沈積。
  40. 如請求項39之方法，其中形成該介電層的步驟係藉由電 化學沈積一介電材料而執行。
  41. 如請求項38之方法，其中該第一導電元件連接至一參考電位，且該第二導電元件經調適以運載一信號。
  42. 如請求項38之方法，其中形成該介電層之步驟經執行，使得該介電層符合於該開口之該內部表面的一輪廓。
  43. 如請求項42之方法，其中形成該第二導電元件之步驟係藉由將一金屬沈積於該開口內之該介電層的一表面上而執行，使得該第二導電元件符合於該開口之該內部表面的一輪廓。
  44. 如請求項42之方法，其中形成該第二導電元件之步驟係藉由用一金屬填充該開口內的一體積而執行，藉由該介電層的一表面定界該體積。
  45. 如請求項38之方法，其中形成該介電層之步驟係藉由用一介電材料填充該開口內的一體積而執行，藉由該第一導電元件之一表面定界該體積，且形成該第二導電元件之步驟係藉由下列而執行：形成穿過該介電層延伸的一孔隙且暴露該導電襯墊之該內表面，該孔隙不符合於該開口之該內部表面的一輪廓，且接著在該孔隙內形成該第二導電元件。
  46. 如請求項38之方法，其進一步包括形成穿過該導電襯墊延伸至該開口的一孔，其中形成該介電層之步驟經執行使得該介電層接觸該導電襯墊之一暴露內表面，且形成該第二導電元件之步驟經執行使得該第二導電元件穿過該孔延伸，且至少在其之一面向外的表面處接觸該導電 襯墊。
  47. 如請求項38之方法，其中形成該開口之步驟包含從其移除半導體材料，直到在該開口與該導電襯墊之間的一介電層變得至少部分暴露，形成該第一導電元件之步驟包含將一金屬沈積於該開口之該內部表面及該後表面之至少一部分上，且形成該第二導電元件之步驟包含移除該介電層暴露於該開口內的一部分，且接著在該開口內沈積一金屬。
  48. 如請求項47之方法，其中形成該第一導電元件之步驟包含將該金屬選擇性地沈積於該開口內暴露之該半導體材料及該後表面之該至少一部分上。
  49. 如請求項47之方法，其中形成該第一導電元件之步驟包含將該金屬選擇性地電鍍於該半導體材料上。
  50. 如請求項47之方法，其中形成該第一導電元件之步驟包含用一雷射選擇性地處理暴露於該開口內的該半導體材料的一表面。
  51. 如請求項47之方法，其中形成該第一導電元件之步驟包含將該金屬非選擇性地沈積於該開口中，該方法進一步包括移除至少部分上覆於該介電層上的該沈積之金屬之至少一部分。
  52. 一種微電子系統，其包括如請求項1、28或32中任一項之一結構，及與該結構電連接的一個或多個其他電子組件。
  53. 如請求項52之微電子系統，其進一步包括一外殼，該結 構及該等其他電子組件安裝至該外殼。
TW100133520A 2010-09-17 2011-09-16 多功能及遮蔽之三維互連 TWI480996B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/884,695 US8610259B2 (en) 2010-09-17 2010-09-17 Multi-function and shielded 3D interconnects

Publications (2)

Publication Number Publication Date
TW201220462A TW201220462A (en) 2012-05-16
TWI480996B true TWI480996B (zh) 2015-04-11

Family

ID=44774117

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100133520A TWI480996B (zh) 2010-09-17 2011-09-16 多功能及遮蔽之三維互連

Country Status (3)

Country Link
US (3) US8610259B2 (zh)
TW (1) TWI480996B (zh)
WO (1) WO2012037220A1 (zh)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8329578B2 (en) * 2009-03-27 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Via structure and via etching process of forming the same
US8610259B2 (en) * 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8466057B2 (en) * 2011-03-24 2013-06-18 Stats Chippac Ltd. Integrated circuit packaging system with filled vias and method of manufacture thereof
US8552518B2 (en) 2011-06-09 2013-10-08 Optiz, Inc. 3D integrated microelectronic assembly with stress reducing interconnects
US8546900B2 (en) 2011-06-09 2013-10-01 Optiz, Inc. 3D integration microelectronic assembly for integrated circuit devices
US8546951B2 (en) 2011-06-09 2013-10-01 Optiz, Inc. 3D integration microelectronic assembly for integrated circuit devices
US8604576B2 (en) 2011-07-19 2013-12-10 Opitz, Inc. Low stress cavity package for back side illuminated image sensor, and method of making same
US9018725B2 (en) 2011-09-02 2015-04-28 Optiz, Inc. Stepped package for image sensor and method of making same
US8796800B2 (en) 2011-11-21 2014-08-05 Optiz, Inc. Interposer package for CMOS image sensor and method of making same
US8432011B1 (en) 2011-12-06 2013-04-30 Optiz, Inc. Wire bond interposer package for CMOS image sensor and method of making same
US8570669B2 (en) 2012-01-23 2013-10-29 Optiz, Inc Multi-layer polymer lens and method of making same
US8692344B2 (en) 2012-03-16 2014-04-08 Optiz, Inc Back side illuminated image sensor architecture, and method of making same
US9233511B2 (en) 2012-05-10 2016-01-12 Optiz, Inc. Method of making stamped multi-layer polymer lens
US8921759B2 (en) 2012-07-26 2014-12-30 Optiz, Inc. Integrated image sensor package with liquid crystal lens
KR101975541B1 (ko) * 2012-09-03 2019-05-07 에스케이하이닉스 주식회사 반도체 메모리 소자의 ｔｓｖ 구조 및 그 테스트 방법
US8759930B2 (en) 2012-09-10 2014-06-24 Optiz, Inc. Low profile image sensor package
US8791578B2 (en) * 2012-11-12 2014-07-29 Hong Kong Applied Science and Technology Research Institute Company Limited Through-silicon via structure with patterned surface, patterned sidewall and local isolation
US9190443B2 (en) 2013-03-12 2015-11-17 Optiz Inc. Low profile image sensor
US9219091B2 (en) 2013-03-12 2015-12-22 Optiz, Inc. Low profile sensor module and method of making same
US9142695B2 (en) 2013-06-03 2015-09-22 Optiz, Inc. Sensor package with exposed sensor array and method of making same
US9496247B2 (en) 2013-08-26 2016-11-15 Optiz, Inc. Integrated camera module and method of making same
US9461190B2 (en) 2013-09-24 2016-10-04 Optiz, Inc. Low profile sensor package with cooling feature and method of making same
US9496297B2 (en) 2013-12-05 2016-11-15 Optiz, Inc. Sensor package with cooling feature and method of making same
US9667900B2 (en) 2013-12-09 2017-05-30 Optiz, Inc. Three dimensional system-on-chip image sensor package
US9412719B2 (en) * 2013-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US10056353B2 (en) 2013-12-19 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US9985063B2 (en) 2014-04-22 2018-05-29 Optiz, Inc. Imaging device with photo detectors and color filters arranged by color transmission characteristics and absorption coefficients
US9524917B2 (en) 2014-04-23 2016-12-20 Optiz, Inc. Chip level heat dissipation using silicon
US9449914B2 (en) 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines
US9666730B2 (en) 2014-08-18 2017-05-30 Optiz, Inc. Wire bond sensor package
GB2530576B (en) 2014-09-29 2019-12-25 Univ Tartu Method of forming a dielectric layer on an electrode
KR102442624B1 (ko) 2014-11-11 2022-09-13 삼성전자주식회사 반도체 디바이스
TWI581325B (zh) * 2014-11-12 2017-05-01 精材科技股份有限公司 晶片封裝體及其製造方法
US9543347B2 (en) 2015-02-24 2017-01-10 Optiz, Inc. Stress released image sensor package structure and method
KR102649896B1 (ko) 2015-03-31 2024-03-22 하마마츠 포토닉스 가부시키가이샤 반도체 장치
US10090241B2 (en) * 2015-05-29 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Device, package structure and method of forming the same
US10217817B2 (en) * 2016-01-27 2019-02-26 International Business Machines Corporation Sacrificial layer for channel surface retention and inner spacer formation in stacked-channel FETs
TWI694569B (zh) * 2016-04-13 2020-05-21 日商濱松赫德尼古斯股份有限公司 半導體裝置
WO2017217986A1 (en) * 2016-06-15 2017-12-21 Intel Corporation Semiconductor package having inductive lateral interconnects
US9996725B2 (en) 2016-11-03 2018-06-12 Optiz, Inc. Under screen sensor assembly
US10515851B2 (en) 2017-09-18 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure with conductive shielding structure
US11398415B2 (en) * 2018-09-19 2022-07-26 Intel Corporation Stacked through-silicon vias for multi-device packages
US11309285B2 (en) * 2019-06-13 2022-04-19 Micron Technology, Inc. Three-dimensional stacking semiconductor assemblies and methods of manufacturing the same
US11408589B2 (en) 2019-12-05 2022-08-09 Optiz, Inc. Monolithic multi-focus light source device
WO2022086484A1 (en) * 2020-10-19 2022-04-28 Hewlett-Packard Development Company, L.P. Integrated circuit devices with electrical contacts on multiple surfaces
US20230275012A1 (en) * 2022-02-28 2023-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric anchors for anchoring a conductive pillar

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040217483A1 (en) * 2003-04-30 2004-11-04 Infineon Technologies Ag Semiconductor device and method for fabricating the semiconductor device
US20050106845A1 (en) * 2001-02-22 2005-05-19 Halahan Patrick B. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same

Family Cites Families (254)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4074342A (en) 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
JPS60160645A (ja) 1984-02-01 1985-08-22 Hitachi Ltd 積層半導体集積回路装置
NL8403613A (nl) 1984-11-28 1986-06-16 Philips Nv Elektronenbundelinrichting en halfgeleiderinrichting voor een dergelijke inrichting.
US4765864A (en) 1987-07-15 1988-08-23 Sri International Etching method for producing an electrochemical cell in a crystalline substrate
EP0316799B1 (en) 1987-11-13 1994-07-27 Nissan Motor Co., Ltd. Semiconductor device
JPH02174255A (ja) 1988-12-27 1990-07-05 Mitsubishi Electric Corp 半導体集積回路装置
CA2051765C (en) 1990-09-20 1996-05-14 Shigetomo Matsui High pressure injection nozzle
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5229647A (en) 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
US5322816A (en) 1993-01-19 1994-06-21 Hughes Aircraft Company Method for forming deep conductive feedthroughs
US5380681A (en) 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
IL110261A0 (en) 1994-07-10 1994-10-21 Schellcase Ltd Packaged integrated circuit
GB2292015B (en) 1994-07-29 1998-07-22 Plessey Semiconductors Ltd Trimmable inductor structure
US6826827B1 (en) 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
JP3186941B2 (ja) 1995-02-07 2001-07-11 シャープ株式会社 半導体チップおよびマルチチップ半導体モジュール
US5703408A (en) 1995-04-10 1997-12-30 United Microelectronics Corporation Bonding pad structure and method thereof
JP3311215B2 (ja) 1995-09-28 2002-08-05 株式会社東芝 半導体装置
US6284563B1 (en) 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
US6013948A (en) 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
US5686762A (en) 1995-12-21 1997-11-11 Micron Technology, Inc. Semiconductor device with improved bond pads
JP2904086B2 (ja) 1995-12-27 1999-06-14 日本電気株式会社 半導体装置およびその製造方法
TW343210B (en) 1996-01-12 1998-10-21 Matsushita Electric Works Ltd Process for impregnating a substrate, impregnated substrate and products thereof
US5808874A (en) 1996-05-02 1998-09-15 Tessera, Inc. Microelectronic connections with liquid conductive elements
US5700735A (en) 1996-08-22 1997-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bond pad structure for the via plug process
JP3620936B2 (ja) 1996-10-11 2005-02-16 浜松ホトニクス株式会社 裏面照射型受光デバイスおよびその製造方法
US6143396A (en) 1997-05-01 2000-11-07 Texas Instruments Incorporated System and method for reinforcing a bond pad
JP3725300B2 (ja) 1997-06-26 2005-12-07 松下電器産業株式会社 Ａｃｆ接合構造
US6136458A (en) 1997-09-13 2000-10-24 Kabushiki Kaisha Toshiba Ferrite magnetic film structure having magnetic anisotropy
US6573609B2 (en) 1997-11-25 2003-06-03 Tessera, Inc. Microelectronic component with rigid interposer
EP0926723B1 (en) 1997-11-26 2007-01-17 STMicroelectronics S.r.l. Process for forming front-back through contacts in micro-integrated electronic devices
US6620731B1 (en) 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
JP3447941B2 (ja) * 1998-01-05 2003-09-16 株式会社東芝 半導体装置及びその製造方法
JP4651815B2 (ja) 1998-01-23 2011-03-16 ローム株式会社 ダマシン配線および半導体装置
US6982475B1 (en) 1998-03-20 2006-01-03 Mcsp, Llc Hermetic wafer scale integrated circuit structure
US5986343A (en) 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits
US6492201B1 (en) 1998-07-10 2002-12-10 Tessera, Inc. Forming microelectronic connection components by electrophoretic deposition
US6555913B1 (en) 1998-07-17 2003-04-29 Murata Manufacturing Co., Ltd. Electronic component having a coil conductor with photosensitive conductive paste
TW386279B (en) 1998-08-07 2000-04-01 Winbond Electronics Corp Inductor structure with air gap and method of manufacturing thereof
US6103552A (en) 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme
US6261865B1 (en) 1998-10-06 2001-07-17 Micron Technology, Inc. Multi chip semiconductor package and method of construction
US6037668A (en) 1998-11-13 2000-03-14 Motorola, Inc. Integrated circuit having a support structure
JP2000195896A (ja) 1998-12-25 2000-07-14 Nec Corp 半導体装置
US6181016B1 (en) 1999-06-08 2001-01-30 Winbond Electronics Corp Bond-pad with a single anchoring structure
US6368410B1 (en) 1999-06-28 2002-04-09 General Electric Company Semiconductor processing article
US6168965B1 (en) 1999-08-12 2001-01-02 Tower Semiconductor Ltd. Method for making backside illuminated image sensor
JP4139533B2 (ja) 1999-09-10 2008-08-27 大日本印刷株式会社 半導体装置とその製造方法
US6277669B1 (en) 1999-09-15 2001-08-21 Industrial Technology Research Institute Wafer level packaging method and packages formed
JP2001127243A (ja) 1999-10-26 2001-05-11 Sharp Corp 積層半導体装置
JP3399456B2 (ja) 1999-10-29 2003-04-21 株式会社日立製作所 半導体装置およびその製造方法
US6507113B1 (en) 1999-11-19 2003-01-14 General Electric Company Electronic interface structures and methods of fabrication
JP3626058B2 (ja) 2000-01-25 2005-03-02 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP3684978B2 (ja) 2000-02-03 2005-08-17 セイコーエプソン株式会社 半導体装置およびその製造方法ならびに電子機器
US6498387B1 (en) 2000-02-15 2002-12-24 Wen-Ken Yang Wafer level package and the process of the same
US6586955B2 (en) 2000-03-13 2003-07-01 Tessera, Inc. Methods and structures for electronic probing arrays
JP3879816B2 (ja) 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
US6472247B1 (en) 2000-06-26 2002-10-29 Ricoh Company, Ltd. Solid-state imaging device and method of production of the same
US6399892B1 (en) 2000-09-19 2002-06-04 International Business Machines Corporation CTE compensated chip interposer
US6693358B2 (en) 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
JP3433193B2 (ja) 2000-10-23 2003-08-04 松下電器産業株式会社 半導体チップおよびその製造方法
EP1207015A3 (en) 2000-11-17 2003-07-30 Keltech Engineering, Inc. Raised island abrasive, method of use and lapping apparatus
JP2002162212A (ja) 2000-11-24 2002-06-07 Foundation Of River & Basin Integrated Communications Japan 堤体ひずみ計測センサ
US20020098620A1 (en) 2001-01-24 2002-07-25 Yi-Chuan Ding Chip scale package and manufacturing method thereof
KR100352236B1 (ko) 2001-01-30 2002-09-12 삼성전자 주식회사 접지 금속층을 갖는 웨이퍼 레벨 패키지
KR100869013B1 (ko) 2001-02-08 2008-11-17 가부시키가이샤 히타치세이사쿠쇼 반도체 집적회로장치 및 그 제조방법
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
JP2002270718A (ja) 2001-03-07 2002-09-20 Seiko Epson Corp 配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP2002359347A (ja) 2001-03-28 2002-12-13 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2002373957A (ja) 2001-06-14 2002-12-26 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003020404A (ja) 2001-07-10 2003-01-24 Hitachi Ltd 耐熱性低弾性率材およびそれを用いた装置
US6531384B1 (en) 2001-09-14 2003-03-11 Motorola, Inc. Method of forming a bond pad and structure thereof
US20030059976A1 (en) 2001-09-24 2003-03-27 Nathan Richard J. Integrated package and methods for making same
JP2003124393A (ja) 2001-10-17 2003-04-25 Hitachi Ltd 半導体装置およびその製造方法
US6727576B2 (en) 2001-10-31 2004-04-27 Infineon Technologies Ag Transfer wafer level packaging
US20040051173A1 (en) 2001-12-10 2004-03-18 Koh Philip Joseph High frequency interconnect system using micromachined plugs and sockets
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW517361B (en) 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
US6743660B2 (en) 2002-01-12 2004-06-01 Taiwan Semiconductor Manufacturing Co., Ltd Method of making a wafer level chip scale package
US6908784B1 (en) 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
JP2003282791A (ja) 2002-03-20 2003-10-03 Fujitsu Ltd 接触型センサ内蔵半導体装置及びその製造方法
JP2003318178A (ja) 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
AU2003233604A1 (en) 2002-05-20 2003-12-12 Imagerlabs Forming a multi segment integrated circuit with isolated substrates
TWI229435B (en) 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
US6716737B2 (en) 2002-07-29 2004-04-06 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
US6903442B2 (en) 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
US7030010B2 (en) 2002-08-29 2006-04-18 Micron Technology, Inc. Methods for creating electrophoretically insulated vias in semiconductive substrates and resulting structures
US7329563B2 (en) 2002-09-03 2008-02-12 Industrial Technology Research Institute Method for fabrication of wafer level package incorporating dual compliant layers
WO2004030102A1 (ja) 2002-09-24 2004-04-08 Hamamatsu Photonics K.K. フォトダイオードアレイ及びその製造方法
JP4440554B2 (ja) 2002-09-24 2010-03-24 浜松ホトニクス株式会社 半導体装置
JP2004128063A (ja) 2002-09-30 2004-04-22 Toshiba Corp 半導体装置及びその製造方法
US20040104454A1 (en) 2002-10-10 2004-06-03 Rohm Co., Ltd. Semiconductor device and method of producing the same
TW569395B (en) 2002-10-30 2004-01-01 Intelligent Sources Dev Corp Method of forming a stacked-gate cell structure and its NAND-type flash memory array
US20050012225A1 (en) 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
JP3918935B2 (ja) 2002-12-20 2007-05-23 セイコーエプソン株式会社 半導体装置の製造方法
JP4072677B2 (ja) 2003-01-15 2008-04-09 セイコーエプソン株式会社 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JP2004356618A (ja) 2003-03-19 2004-12-16 Ngk Spark Plug Co Ltd 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体、中継基板の製造方法
SG137651A1 (en) 2003-03-14 2007-12-28 Micron Technology Inc Microelectronic devices and methods for packaging microelectronic devices
JP3680839B2 (ja) 2003-03-18 2005-08-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
US6841883B1 (en) 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
US6908856B2 (en) 2003-04-03 2005-06-21 Interuniversitair Microelektronica Centrum (Imec) Method for producing electrical through hole interconnects and devices made thereof
EP1519410A1 (en) 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for producing electrical through hole interconnects and devices made thereof
JP4373695B2 (ja) 2003-04-16 2009-11-25 浜松ホトニクス株式会社 裏面照射型光検出装置の製造方法
EP1482553A3 (en) 2003-05-26 2007-03-28 Sanyo Electric Co., Ltd. Semiconductor device and manufacturing method thereof
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
US6927156B2 (en) 2003-06-18 2005-08-09 Intel Corporation Apparatus and method extending flip-chip pad structures for wirebonding on low-k dielectric silicon
JP3646720B2 (ja) 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP5058597B2 (ja) 2003-06-20 2012-10-24 エヌエックスピー ビー ヴィ 電子デバイス、アセンブリ、電子デバイスの製造方法
JP2005026405A (ja) 2003-07-01 2005-01-27 Sharp Corp 貫通電極構造およびその製造方法、半導体チップならびにマルチチップ半導体装置
JP2005045073A (ja) 2003-07-23 2005-02-17 Hamamatsu Photonics Kk 裏面入射型光検出素子
JP4499386B2 (ja) 2003-07-29 2010-07-07 浜松ホトニクス株式会社 裏面入射型光検出素子の製造方法
KR100537892B1 (ko) 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7180149B2 (en) 2003-08-28 2007-02-20 Fujikura Ltd. Semiconductor package with through-hole
JP2005093486A (ja) 2003-09-12 2005-04-07 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2005101268A (ja) 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置の製造方法
WO2005031863A1 (en) 2003-09-26 2005-04-07 Tessera, Inc. Structure and method of making capped chips having vertical interconnects
US7068139B2 (en) 2003-09-30 2006-06-27 Agere Systems Inc. Inductor formed in an integrated circuit
US7495179B2 (en) 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
TWI259564B (en) 2003-10-15 2006-08-01 Infineon Technologies Ag Wafer level packages for chips with sawn edge protection
TWI234244B (en) 2003-12-26 2005-06-11 Intelligent Sources Dev Corp Paired stack-gate flash cell structure and its contactless NAND-type flash memory arrays
US20050156330A1 (en) 2004-01-21 2005-07-21 Harris James M. Through-wafer contact to bonding pad
JP4198072B2 (ja) 2004-01-23 2008-12-17 シャープ株式会社 半導体装置、光学装置用モジュール及び半導体装置の製造方法
JP2005216921A (ja) 2004-01-27 2005-08-11 Hitachi Maxell Ltd 半導体装置製造用のメタルマスク及び半導体装置の製造方法
US7026175B2 (en) 2004-03-29 2006-04-11 Applied Materials, Inc. High throughput measurement of via defects in interconnects
US7368695B2 (en) 2004-05-03 2008-05-06 Tessera, Inc. Image sensor package and fabrication method
US20050248002A1 (en) 2004-05-07 2005-11-10 Michael Newman Fill for large volume vias
KR100618837B1 (ko) 2004-06-22 2006-09-01 삼성전자주식회사 웨이퍼 레벨 패키지를 위한 얇은 웨이퍼들의 스택을형성하는 방법
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
JP2006019455A (ja) 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
JP4343044B2 (ja) 2004-06-30 2009-10-14 新光電気工業株式会社 インターポーザ及びその製造方法並びに半導体装置
KR100605314B1 (ko) 2004-07-22 2006-07-28 삼성전자주식회사 재배선 보호 피막을 가지는 웨이퍼 레벨 패키지의 제조 방법
US7750487B2 (en) 2004-08-11 2010-07-06 Intel Corporation Metal-metal bonding of compliant interconnect
US7598167B2 (en) 2004-08-24 2009-10-06 Micron Technology, Inc. Method of forming vias in semiconductor substrates without damaging active regions thereof and resulting structures
US7378342B2 (en) 2004-08-27 2008-05-27 Micron Technology, Inc. Methods for forming vias varying lateral dimensions
US7129567B2 (en) 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
KR100604049B1 (ko) 2004-09-01 2006-07-24 동부일렉트로닉스 주식회사 반도체 칩 패키지 및 그 제조방법
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
CN100481402C (zh) 2004-09-10 2009-04-22 株式会社东芝 半导体器件和半导体器件的制造方法
TWI288448B (en) 2004-09-10 2007-10-11 Toshiba Corp Semiconductor device and method of manufacturing the same
JP4139803B2 (ja) 2004-09-28 2008-08-27 シャープ株式会社 半導体装置の製造方法
JP4246132B2 (ja) 2004-10-04 2009-04-02 シャープ株式会社 半導体装置およびその製造方法
KR100676493B1 (ko) 2004-10-08 2007-02-01 디엔제이 클럽 인코 재배선 기판을 이용한 웨이퍼 레벨 칩 스케일 패키지의제조 방법
US7819119B2 (en) 2004-10-08 2010-10-26 Ric Investments, Llc User interface having a pivotable coupling
US7081408B2 (en) 2004-10-28 2006-07-25 Intel Corporation Method of creating a tapered via using a receding mask and resulting structure
JP4873517B2 (ja) 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US20060278997A1 (en) 2004-12-01 2006-12-14 Tessera, Inc. Soldered assemblies and methods of making the same
JP4795677B2 (ja) 2004-12-02 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法
JP4290158B2 (ja) 2004-12-20 2009-07-01 三洋電機株式会社 半導体装置
KR20060087273A (ko) 2005-01-28 2006-08-02 삼성전기주식회사 반도체 패키지및 그 제조방법
US7675153B2 (en) 2005-02-02 2010-03-09 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor chips stacked and mounted thereon and manufacturing method thereof
US7538032B2 (en) 2005-06-23 2009-05-26 Teledyne Scientific & Imaging, Llc Low temperature method for fabricating high-aspect ratio vias and devices fabricated by said method
TWI264807B (en) 2005-03-02 2006-10-21 Advanced Semiconductor Eng Semiconductor package and method for manufacturing the same
TWI244186B (en) 2005-03-02 2005-11-21 Advanced Semiconductor Eng Semiconductor package and method for manufacturing the same
US20060264029A1 (en) 2005-05-23 2006-11-23 Intel Corporation Low inductance via structures
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
JP4694305B2 (ja) 2005-08-16 2011-06-08 ルネサスエレクトロニクス株式会社 半導体ウエハの製造方法
US20070049470A1 (en) 2005-08-29 2007-03-01 Johnson Health Tech Co., Ltd. Rapid circuit training machine with dual resistance
US7772115B2 (en) 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
US20070052050A1 (en) 2005-09-07 2007-03-08 Bart Dierickx Backside thinned image sensor with integrated lens stack
JP2007157844A (ja) 2005-12-01 2007-06-21 Sharp Corp 半導体装置、および半導体装置の製造方法
US20070126085A1 (en) 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US7456479B2 (en) 2005-12-15 2008-11-25 United Microelectronics Corp. Method for fabricating a probing pad of an integrated circuit chip
JP4826248B2 (ja) 2005-12-19 2011-11-30 Ｔｄｋ株式会社 Ｉｃ内蔵基板の製造方法
KR100714310B1 (ko) 2006-02-23 2007-05-02 삼성전자주식회사 변압기 또는 안테나를 구비하는 반도체 패키지들
US20080029879A1 (en) 2006-03-01 2008-02-07 Tessera, Inc. Structure and method of making lidded chips
JP4659660B2 (ja) 2006-03-31 2011-03-30 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
KR100837269B1 (ko) 2006-05-22 2008-06-11 삼성전자주식회사 웨이퍼 레벨 패키지 및 그 제조 방법
JP2007311676A (ja) 2006-05-22 2007-11-29 Sony Corp 半導体装置とその製造方法
JP4950559B2 (ja) 2006-05-25 2012-06-13 パナソニック株式会社 スルーホール電極の形成方法
US7605019B2 (en) 2006-07-07 2009-10-20 Qimonda Ag Semiconductor device with stacked chips and method for manufacturing thereof
KR100750741B1 (ko) 2006-09-15 2007-08-22 삼성전기주식회사 캡 웨이퍼, 이를 구비한 반도체 칩, 및 그 제조방법
US7531445B2 (en) 2006-09-26 2009-05-12 Hymite A/S Formation of through-wafer electrical interconnections and other structures using a thin dielectric membrane
US20080079779A1 (en) 2006-09-28 2008-04-03 Robert Lee Cornell Method for Improving Thermal Conductivity in Micro-Fluid Ejection Heads
JP2008091632A (ja) 2006-10-02 2008-04-17 Manabu Bonshihara 半導体装置の外部回路接続部の構造及びその形成方法
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7719121B2 (en) 2006-10-17 2010-05-18 Tessera, Inc. Microelectronic packages and methods therefor
US7759166B2 (en) 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
US7935568B2 (en) 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7807508B2 (en) 2006-10-31 2010-10-05 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
KR100830581B1 (ko) 2006-11-06 2008-05-22 삼성전자주식회사 관통전극을 구비한 반도체 소자 및 그 형성방법
US7781781B2 (en) 2006-11-17 2010-08-24 International Business Machines Corporation CMOS imager array with recessed dielectric
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US20080136038A1 (en) 2006-12-06 2008-06-12 Sergey Savastiouk Integrated circuits with conductive features in through holes passing through other conductive features and through a semiconductor substrate
FR2911006A1 (fr) 2007-01-03 2008-07-04 St Microelectronics Sa Puce de circuit electronique integre comprenant une inductance
JP2008177249A (ja) 2007-01-16 2008-07-31 Sharp Corp 半導体集積回路のボンディングパッド、その製造方法、半導体集積回路、並びに電子機器
US7518226B2 (en) 2007-02-06 2009-04-14 Stats Chippac Ltd. Integrated circuit packaging system with interposer
WO2008108970A2 (en) 2007-03-05 2008-09-12 Tessera, Inc. Chips having rear contacts connected by through vias to front contacts
JP4380718B2 (ja) 2007-03-15 2009-12-09 ソニー株式会社 半導体装置の製造方法
KR100845006B1 (ko) 2007-03-19 2008-07-09 삼성전자주식회사 적층 칩 패키지 및 그 제조 방법
JP2008258258A (ja) 2007-04-02 2008-10-23 Sanyo Electric Co Ltd 半導体装置
US7977155B2 (en) 2007-05-04 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level flip-chip assembly methods
US20080284041A1 (en) 2007-05-18 2008-11-20 Samsung Electronics Co., Ltd. Semiconductor package with through silicon via and related method of fabrication
JP4937842B2 (ja) 2007-06-06 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5302522B2 (ja) 2007-07-02 2013-10-02 スパンション エルエルシー 半導体装置及びその製造方法
US7767497B2 (en) 2007-07-12 2010-08-03 Tessera, Inc. Microelectronic package element and method of fabricating thereof
KR101458538B1 (ko) 2007-07-27 2014-11-07 테세라, 인코포레이티드 적층형 마이크로 전자 유닛, 및 이의 제조방법
US7932179B2 (en) 2007-07-27 2011-04-26 Micron Technology, Inc. Method for fabricating semiconductor device having backside redistribution layers
KR101538648B1 (ko) 2007-07-31 2015-07-22 인벤사스 코포레이션 실리콘 쓰루 비아를 사용하는 반도체 패키지 공정
KR101387701B1 (ko) 2007-08-01 2014-04-23 삼성전자주식회사 반도체 패키지 및 이의 제조방법
US7902069B2 (en) 2007-08-02 2011-03-08 International Business Machines Corporation Small area, robust silicon via structure and process
WO2009023462A1 (en) 2007-08-10 2009-02-19 Spansion Llc Semiconductor device and method for manufacturing thereof
KR100885924B1 (ko) 2007-08-10 2009-02-26 삼성전자주식회사 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
KR100905784B1 (ko) 2007-08-16 2009-07-02 주식회사 하이닉스반도체 반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지
KR101213175B1 (ko) 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
JP2009088201A (ja) 2007-09-28 2009-04-23 Nec Electronics Corp 半導体装置
JP5656341B2 (ja) 2007-10-29 2015-01-21 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置およびその製造方法
JP2009129953A (ja) 2007-11-20 2009-06-11 Hitachi Ltd 半導体装置
US20090127667A1 (en) 2007-11-21 2009-05-21 Powertech Technology Inc. Semiconductor chip device having through-silicon-via (TSV) and its fabrication method
US7998524B2 (en) 2007-12-10 2011-08-16 Abbott Cardiovascular Systems Inc. Methods to improve adhesion of polymer coatings over stents
US7446036B1 (en) 2007-12-18 2008-11-04 International Business Machines Corporation Gap free anchored conductor and dielectric structure and method for fabrication thereof
WO2009104668A1 (ja) 2008-02-21 2009-08-27 日本電気株式会社 配線基板及び半導体装置
US20090212381A1 (en) 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
US7791174B2 (en) 2008-03-07 2010-09-07 Advanced Inquiry Systems, Inc. Wafer translator having a silicon core isolated from signal paths by a ground plane
US8049310B2 (en) 2008-04-01 2011-11-01 Qimonda Ag Semiconductor device with an interconnect element and method for manufacture
US7842548B2 (en) 2008-04-22 2010-11-30 Taiwan Semconductor Manufacturing Co., Ltd. Fixture for P-through silicon via assembly
US7838967B2 (en) 2008-04-24 2010-11-23 Powertech Technology Inc. Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips
US20090267183A1 (en) 2008-04-28 2009-10-29 Research Triangle Institute Through-substrate power-conducting via with embedded capacitance
CN101582434B (zh) 2008-05-13 2011-02-02 鸿富锦精密工业（深圳）有限公司 影像感测器封装结构及其制造方法及相机模组
US7939449B2 (en) 2008-06-03 2011-05-10 Micron Technology, Inc. Methods of forming hybrid conductive vias including small dimension active surface ends and larger dimension back side ends
US7863721B2 (en) 2008-06-11 2011-01-04 Stats Chippac, Ltd. Method and apparatus for wafer level integration using tapered vias
US20100013060A1 (en) 2008-06-22 2010-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a conductive trench in a silicon wafer and silicon wafer comprising such trench
JP5183340B2 (ja) 2008-07-23 2013-04-17 日本電波工業株式会社 表面実装型の発振器およびこの発振器を搭載した電子機器
KR20100020718A (ko) 2008-08-13 2010-02-23 삼성전자주식회사 반도체 칩, 그 스택 구조 및 이들의 제조 방법
KR20100045857A (ko) 2008-10-24 2010-05-04 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법
US20100117242A1 (en) 2008-11-10 2010-05-13 Miller Gary L Technique for packaging multiple integrated circuits
US7906404B2 (en) 2008-11-21 2011-03-15 Teledyne Scientific & Imaging, Llc Power distribution for CMOS circuits using in-substrate decoupling capacitors and back side metal layers
US7939926B2 (en) 2008-12-12 2011-05-10 Qualcomm Incorporated Via first plus via last technique for IC interconnects
JP5308145B2 (ja) 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
US20100159699A1 (en) 2008-12-19 2010-06-24 Yoshimi Takahashi Sandblast etching for through semiconductor vias
TWI366890B (en) 2008-12-31 2012-06-21 Ind Tech Res Inst Method of manufacturing through-silicon-via and through-silicon-via structure
KR20100087566A (ko) 2009-01-28 2010-08-05 삼성전자주식회사 반도체 소자 패키지의 형성방법
US8158515B2 (en) 2009-02-03 2012-04-17 International Business Machines Corporation Method of making 3D integrated circuits
US7998860B2 (en) 2009-03-12 2011-08-16 Micron Technology, Inc. Method for fabricating semiconductor components using maskless back side alignment to conductive vias
EP2406821A2 (en) 2009-03-13 2012-01-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
WO2010109746A1 (ja) 2009-03-27 2010-09-30 パナソニック株式会社 半導体装置及びその製造方法
TWI466258B (zh) 2009-04-10 2014-12-21 Nanya Technology Corp 電性通透連接及其形成方法
US8263434B2 (en) 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
JP5715334B2 (ja) 2009-10-15 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置
US8008121B2 (en) 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
US8519538B2 (en) 2010-04-28 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Laser etch via formation
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US8299608B2 (en) 2010-07-08 2012-10-30 International Business Machines Corporation Enhanced thermal management of 3-D stacked die packaging
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US8697569B2 (en) 2010-07-23 2014-04-15 Tessera, Inc. Non-lithographic formation of three-dimensional conductive elements
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8686565B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Stacked chip assembly having vertical vias
US8610259B2 (en) * 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8421193B2 (en) 2010-11-18 2013-04-16 Nanya Technology Corporation Integrated circuit device having through via and method for preparing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050106845A1 (en) * 2001-02-22 2005-05-19 Halahan Patrick B. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
US20040217483A1 (en) * 2003-04-30 2004-11-04 Infineon Technologies Ag Semiconductor device and method for fabricating the semiconductor device

Also Published As

Publication number Publication date
US20140097546A1 (en) 2014-04-10
US20150021788A1 (en) 2015-01-22
US8809190B2 (en) 2014-08-19
TW201220462A (en) 2012-05-16
US20120068327A1 (en) 2012-03-22
WO2012037220A1 (en) 2012-03-22
US9355948B2 (en) 2016-05-31
US8610259B2 (en) 2013-12-17

Similar Documents

Publication Publication Date Title
TWI480996B (zh) 多功能及遮蔽之三維互連
US10354942B2 (en) Staged via formation from both sides of chip
US10559494B2 (en) Microelectronic elements with post-assembly planarization
US9640437B2 (en) Methods of forming semiconductor elements using micro-abrasive particle stream
JP5801889B2 (ja) 裏面コンタクトがビアファースト構造体又はビアミドル構造体で接続された超小型電子素子
US8791575B2 (en) Microelectronic elements having metallic pads overlying vias
TWI511248B (zh) 多孔基材中之通路
US9269692B2 (en) Stacked microelectronic assembly with TSVS formed in stages and carrier above chip
KR101928320B1 (ko) 저-응력 비아
TWI502697B (zh) 具有在多個階段中形成之矽穿孔且具有多個主動晶片之堆疊式微電子組件
US9224649B2 (en) Compliant interconnects in wafers

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees