FR2911006A1 - Puce de circuit electronique integre comprenant une inductance - Google Patents

Puce de circuit electronique integre comprenant une inductance Download PDF

Info

Publication number
FR2911006A1
FR2911006A1 FR0700026A FR0700026A FR2911006A1 FR 2911006 A1 FR2911006 A1 FR 2911006A1 FR 0700026 A FR0700026 A FR 0700026A FR 0700026 A FR0700026 A FR 0700026A FR 2911006 A1 FR2911006 A1 FR 2911006A1
Authority
FR
France
Prior art keywords
chip
inductor
substrate
inductance
protective layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR0700026A
Other languages
English (en)
Inventor
Jean Christophe Giraudin
Philippe Delpech
Jacky Seiller
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Priority to FR0700026A priority Critical patent/FR2911006A1/fr
Priority to US11/965,127 priority patent/US20080157273A1/en
Publication of FR2911006A1 publication Critical patent/FR2911006A1/fr
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

Une puce de circuit électronique intégré ccmprend une inductance (1) qui est disposée par dessus une couche (106) de protection de niveaux de métallisation de la puce (102-105). L'inductance peut alors être épaisse, selon une direction (N) perpendiculaire à une surface d'un substrat de la puce (100). L'inductance présente alors une résistance électrique réduite et peut avoir un coefficient de qualité élevé. En outre, une inductance selon l'invention peut être réalisée en même temps que des plots de connexion de la puce (19) à un support de puce selon la technologie « flip-chip ».

Description

PUCE DE CIRCUIT ELECTRONIQUE INTEGRE COMPRENANT UNE INDUCTANCE La présente
invention concerne une puce de circuit électronique intégré qui comprend une inductance, ainsi qu'un procédé de réalisation d'une telle puce. Elle concerne aussi un assemblage de circuit électronique qui comprend une telle puce.
De nombreux circuits électroniques, tels que des récepteurs de téléphonie mobile, des filtres, des oscillateurs, etc., comprennent une bobine, ou inductance. Certaines de ces applications récessitent que l'inductance présente un coefficient de qualité et une capacité de conduction électrique élevés. De plus, pour réduire le prix de revient du circuit électronique, il est nécessaire de diminuer la dimension de l'inductance, ainsi que de simplifier le procédé de réalisation du circuit. Dans un premier type de circuits électroniques à inductances, dit SoC pour System on Chip en anglais, les inductances sont incorporées au circuit intégré. Autrement dit, pour chaque circuit, l'inductance est intégrée dans la puce qui comprend par ailleurs les transistors. Dans ce cas, les connexions qui relient électriquement l'inductance à d'autres composants électroniques de la puce ont des dimensions très petites. Ces connexions présentent alors des résistances parasites, ainsi que des coefficients d'induction mutuelle, qui sont très faibles. Les échauffements par effet Joule qui apparaissent lors d'un fonctionnement du circuit sont alors réduits, et la valeur de l'inductance est définie avec précision. Mais, des interactions capacitives apparaissent entre l'inductance et d'autres composants de la puce, à cause de la proximité entre tous les composants au sein de la puce. De telles interactions sont particulièrement gênantes pour des applications dans le domaine des radiofréquences (RF). Dans les circuits SoC, l'inductance est formée par une piste en spirale qui est disposée dans un niveau de métallisation de la puce, au dessus de la surface d'un substrat de la puce. Un tel niveau contient des connexions -2-électriques, du type pistes ou vias, qui relient des composants électroniques intégrés dans la puce. L'inductance possède alors une épaisseur qui est limitée par celle du niveau de métallisation correspondant. Elle est de l'ordre de 1 à 4 pm (micromètre). A cause de cette faible épaisseur, la capacité de conduction de l'inductance est limitée. En outre, la résistance électrique de l'inductance est trop élevée pour certaines applications du circuit. Par ailleurs, l'inductance possède une borne interne, qui correspond à l'extrémité centrale de la spirale, et une borne externe, à l'extrémité opposée de la spirale. Il est alors nécessaire de relier électriquement la borne interne selon une direction perpendiculaire au niveau de métallisation, à cause des spires de l'inductance qui entourent la borne interne. Cela nécessite de prévoir un agencement particulier du niveau de métallisation qui est situé juste en dessous ou juste au-dessus de celui de l'inductance, ce qui engendre une complexité accrue de la puce du circuit. Souvent, une piste doit aussi être disposée dans ce niveau de métallisation inférieur ou supérieur à celui de l'inductance, selon une direction radiale de la spirale, pour relier la borne interne de l'inductance en passant en dessous ou au dessus des spires. A cause de cette piste radiale, le coefficient de qualité de l'inductance est en général inférieur à 30. Une telle valeur n'est pas compatible avec de nombreuses applications du circuit électronique. Dans un deuxième type de circuits électroniques à inductances, dit SiP pour System in Package en anglais, les inductances sont incorporées dans un boîtier qui contient la puce du circuit électronique intégré. En particulier, les inductances peuvent être réalisées sous forme de pistes conductrices en spirales, qui sont imprimées sur une plaque de support de la puce, couramment appelée laminate . La puce du circuit électronique intégré est connectée à la plaque de support en utilisant l'une des techniques de connexion connues, telles que le micro-câblage, ou wire bonding . Une autre technique, appelée flip-chip , consiste à retourner la puce au-dessus de la plaque de support de puce en réalisant des billes de soudure, ou bumps , entre des plots de connexion disposés en vis-à-vis sur la puce et sur la plaque. Mais dans ce cas, les règles de dessin qui sont imposées pour imprimer les pistes sur la plaque de support de puce empêchent de réaliser certaines -3- inductances, notamment lorsque celles-ci présentent des dimensions très petites. Enfin, dans un troisième type de circuits électroniques, les inductances sont réalisées sous forme de composants discrets ("discrete" en anglais) qui sont disposés à l'extérieur du boîtier qui contient la puce de circuit électronique intégré. Ces composants discrets sont connectés à la puce à travers le boîtier par des fils. Mais de tels circuits à composants discrets sont chers, à cause du coût des composants discrets et surtout de leur assemblage avec la puce du circuit. De plus, les fils qui connectent les composants discrets présentent des résistances parasites et des pertes inductives qui sont élevées. Un but de la présente invention consiste à proposer un nouveau type de circuits électroniques à inductances, qui ne présente pas les inconvénients cités ci-dessus. Pour cela, l'invention propose une puce de circuit électronique intégré 15 qui comprend : - un substrat ; - un empilement de niveaux de métallisation qui sont superposés au dessus d'une surface du substrat selon une direction perpendiculaire à cette surface, chaque niveau comprenant des connexions électriques ; 20 -une couche de protection des niveaux de métallisation qui est disposée au dessus d'un dernier des niveaux de métallisation, en repérant ces niveaux à partir du substrat ; et - une inductance. Selon l'invention, l'inductance est disposée au dessus de la couche de 25 protection, de sorte qu'une épaisseur de l'inductance selon la direction perpendiculaire à la surface du substrat s'étend à partir de et au delà d'une surface supérieure de la couche de protection, d'un côté opposé au substrat. De cette façon, l'inductance appartient à le puce sans être disposée dans l'un des niveaux de métallisation de celle-ci qui contient des connexions 30 électriques du type pistes conductrices ou vias. L épaisseur de l'inductance peut alors être importante, si bien que l'inductance peut posséder une résistance électrique faible, voire très faible. Par exemple, l'épaisseur de -4- l'inductance peut être supérieure à 20 pm (micromètre), selon la direction perpendiculaire au substrat. Dans ces conditions, l'inductance peut présenter un facteur de qualité particulièrement élevé, notamment supérieur à 30. Un tel facteur de qualité est compatible avec de nombreuses applications de la puce de circuit, notamment des applications dans le domaine des radiofréquences. Un autre avantage résulte de la disposition de l'inductance, selon l'invention, en dehors des niveaux de métallisation qui comprennent les pistes et les vias de la puce de circuit. En effet, ces niveaux de métallisation présentent des motifs de pistes et de vias qui sont en général complexes, et qui ne permettent pas, ou difficilement, d'insérer en outre une inductance dans ceux-ci. L'invention permet donc d'intégrer l'inductance dans la puce sans ajouter de niveau de métallisation supplémentaire ni augmenter les dimensions du substrat. Encore un autre avantage de l'invention résulte de l'éloignement de l'inductance par rapport au substrat semiconducteur et à des composants électroniques qui sont situés à la surface du substrat, tels que des transistors. En effet, l'inductance est séparée de ces composants par les diélectriques des niveaux d'interconnexions, ainsi que par la couche de protection. L'inductance possède alors des interactions parasites avec ces composants situés à la surface du substrat qui sont réduites et atteignent des valeurs faibles, même si un courant électrique important circule dans l'inductance. Le fonctionnement du circuit électronique est ainsi amélioré. Etant donné que l'inductance est disposée au dessus de la couche de protection, une piste qui relie électriquement l'une des extrémités de l'inductance peut être facilement réalisée dans le dernier niveau de métallisation de la puce. En particulier, lorsque l'inductance présente une forme de spirale, l'extrémité centrale de celle-ci peut être reliée de cette façon. Enfin, l'inductance étant réalisée sous forme d'un composant intégré dans la puce de circuit électronique, son coût de fabrication est très faible. En outre, la réalisation de l'inductance peut être combinée avec la réalisation de connexions destinées à connecter la puce à une plaque de support de puce en utilisant la technologie flip chip . La réalisation de l'inductance ne nécessite -5- alors pas d'ajouter des étapes supplémentaires dans le procédé de réalisation de la puce, mais seulement d'adapter certains masques déjà utilisés pour réaliser les connexions de la puce à la plaque de support de puce. Dans ces conditions, la puce de circuit électronique comprend en outre au moins un plot de connexion de puce qui dépasse au dessus de la couche de protection. Ce plot de connexion de puce comprend lui-même un corps métallique qui s'étend, selon la direction perpendiculaire à la surface du substrat, jusqu'à une hauteur au delà de la surface supérieure de la couche de protection au moins égale à l'épaisseur de l'inductance. Un tel plot est adapté pour connecter la puce de circuit à la plaque de support de puce via une bille de soudure, cette bille de soudure étant disposée entre une extrémité du corps métallique et un plot de connexion de plaque qui est porté par la plaque de support de puce. L'invention propose aussi un procédé de réalisation d'une puce de circuit électronique intégré, qui comprend les étapes suivantes : /1/ réaliser un empilement de niveaux de métallisation au dessus d'une surface d'un substrat de la puce de circuit, les niveaux étant superposés selon la direction perpendiculaire à la surface du substrat et comprenant chacun des connexions électriques ; /2/ réaliser une couche de protection des niveaux de métallisation au 20 dessus d'un dernier des niveaux de métallisation, ceux-ci étant repérés à partir du substrat ; et /3/ au dessus de la couche de protection, réaliser une inductance de sorte qu'elle présente une épaisseur selon la direction perpendiculaire à la surface du substrat qui s'étend à partir de et au delà d'une surface 25 supérieure de la couche de passivation d'un côté opposé au substrat. L'inductance peut être réalisée à l'étape /3/ en utilisant des procédés variables de dépôt de matériau, tels que la sérigraphie, par exemple. Alternativement, lorsque l'inductance est réalisée par dépôt électrochimique ( electroplating en anglais), l'étape /3/ comprend les sous-étapes suivantes : 30 /3-1/ déposer une couche conductrice électriquement au dessus de la couche de protection ; /3-2/ former, sur la couche conductrice, un masque présentant une ouverture correspondant à l'inductance ; -6- /3-3/ former l'inductance par dépôt électrochimique d'un matériau conducteur, à partir de la couche conductrice dans l'ouverture du masque ; /3-4/ retirer le masque ; et /3-5/ retirer des portions de la couche conductrice non-recouvertes par l'inductance. La couche conductrice formée à l'étape /3-1/ sert à amener le courant électrique nécessaire pour la réaction électrochimique qui produit le matériau de l'inductance.
Eventuellement, le procédé peut comprendre en outre, entre les étapes /2/ et /3/, la formation d'une couche de matériau intermédiaire sur et en contact avec la couche de protection. L'inductance est alors réalisée à l'étape /3/ directement sur cette couche intermédiaire. Une telle couche intermédiaire peut être destinée à améliorer l'adhésion de l'inductance sur la couche de protection. Lorsque cette couche intermédiaire est conductrice électriquement, des portions de celle-ci qui ne sont pas recouvertes par l'inductance sont retirées après l'étape /3/. Le procédé peut en outre comprendre les étapes suivantes : /4/ déposer une bille de soudure sur un segment de l'inductance ; et /5/ connecter la puce de circuit à une plaque de support de puce en soudant, via la bille de soudure, le segment de l'inductance à un plot de connexion de plaque qui est porté par la plaque de support de puce. De cette façon, la puce de circuit est connectée à un support de celle-ci par l'intermédiaire de l'inductance. Dans ce cas, la puce de circuit comprend en outre au moins la bille de soudure qui est disposée sur le segment de l'inductance, d'un côté opposé au substrat, et qui est adaptée pour relier électriquement le segment d'inductance au plot de connexion de plaque. Selon le mode préféré de mise en oeuvre de l'invention, l'inductance est réalisée en même temps qu'au moins un corps métallique d'un plot de connexion de la puce de circuit à une plaque de support de puce. Lorsque la puce doit être connectée au support à la fois par ce plot et par un segment de l'inductance, des billes de soudure peuvent être déposées simultanément à -7- l'étape /4/ sur le segment d'inductance et sur le corps métallique du plot de connexion de puce. Le segment d'inductance et le corps métallique sont alors soudés simultanément à l'étape /5/ à des plots de connexions de plaque correspondants.
L'invention propose encore un assemblage de circuit électronique qui comprend : - une puce de circuit électronique intégré telle que décrite précédemment ; et - un support de puce auquel est connectée cette puce de circuit 10 électronique intégré. Selon un mode d'assemblage préféré du circuit, la puce et le support de puce sont orientés de sorte l'inductance est située entre le substrat de la puce et le support de puce, et sont connectés l'un à l'autre par des billes de soudure. Un tel mode d'assemblage correspond au procédé flip-chip et un 15 procédé de soudure par bumps peut être utilisé. D'autres particularités et avantages de la présente invention apparaîtront dans la description ci-après d'un exemple de réalisation non limitatif, en référence aux dessins annexés, dans lesquels : - les figures 1 à 6 illustrent des étapes de réalisation d'une puce de circuit 20 électronique intégré selon l'invention ; et - la figure 7 illustre un assemblage de circuit qui comprend une puce conforme aux figures 1 à 6. Dans ces figures, pour raison de clarté, les dimensions des différents éléments représentés ne sont pas en proportion avec des dimensions ni avec 25 des rapports de dimensions réels. Les figures 1, 2, 3a et 4 à 7 sont des vues en coupe d'une puce de circuit électronique intégré réalisée à partir d'un substrat sensiblement plan, dans un plan perpendiculaire à la sur-face du substrat. N désigne une direction perpendiculaire à la surface du substrat, orientée vers l'extérieur du substrat. Dans la suite, les termes sur , sous , 30 inférieur et supérieur sont utilisés pour la puce de circuit en référence avec cette orientation. Par ailleurs, sur toutes les figures, des références identiques correspondent à des éléments identiques. -8- Dans ce qui suit, les étapes élémentaires du procédé de fabrication d'un circuit électronique qui sont connues de l'Homme du métier ne sont pas décrites en détail. On s'attache seulement à décrire une succession d'étapes élémentaires qui permet de réaliser un circuit électronique selon l'invention.
Conformément à la figure 1, une puce de c rcuit électronique intégré en cours de fabrication comprend un substrat 100 en matériau semiconducteur, une couche de prémétallisation 101 et plusieurs niveaux de métallisation 102-105. La couche 101 et les niveaux 102-105 sont superposés au dessus de la surface du substrat 100, notée S,00. Le nombre de niveaux de métallisation peut être quelconque, et dépend de la complexité des connexions électriques du circuit, notamment. De façon connue, chaque niveau de métallisation comprend une couche de matériau isolant électriquement, par exemple de silice (SiO2), dans laquelle sont gravés des motifs de connexions et, éventuellement, des motifs de composants électroniques intégrés. Pour chaque niveau, ces motifs sont ensuite remplis de métal, par exemple de cuivre lorsque le procédé Damascène ou sa variante dual-Damascène est utilisé, afin de former les connexions et les composants disposés dans ceux-ci. Sur les figures, seules trois pistes conductrices 14a-14c sont représentées dans le niveau 104, et quelques vias 15a-15c dans le niveau 105, mais il est entendu que chacun des niveaux 102-105 contient un grand nombre de pistes et de vias. On réalise alors des portions conductrices 16a, 16b et 16c, par exemple en cuivre, au dessus du niveau 105. Ces portions sont destinées à assurer un contact électrique entre des éléments du circuit situés au-dessus du niveau 105 et d'autres éléments de la puce. Elles peuvent être connectées à un ou plusieurs vias 15-15c du niveau 105. Le circuit est ensuite recouvert d'une couche de protection 106, dite couche de passivation . La couche 106 peut être, notamment, en nitrure de silicium (Si3N4) ou en un verre de phosphore et de silicium, couramment appelé PSG, pour Phosphorus-Silicon Glass . La surface supérieure de la couche 106, notée Ssup, correspond à la surface supérieure de la puce, qui est située d'un côté de la puce opposé au substrat 100. Des ouvertures sont ensuite réalisées dans la couche 106 pour découvrir les portions conductrices 16a-16c. -9- D'une façon qui est connue, un masque de lithographie peut être utilisé pour définir ces ouvertures. Une couche intermédiaire 9, qui peut être à base de titane (Ti), puis une couche conductrice d'alimentation 10, qui peul: être à base de cuivre (Cu), sont successivement déposées sur le circuit. Les couches 9 et 10 peuvent avoir des épaisseurs respectives, selon la direction N, d'environ 20 nm (nanomètre) et 200 nm. La couche 9 sert à accroître l'adhésion de la couche 10 sur la couche de protection 106. On forme ensuite un premier masque de résine M1 sur le circuit (figure 2), par lithographie. Le masque M1 peut avoir une 'épaisseur, selon la direction N, comprise entre 40 et 100 pm (micromètre). Il présente des ouvertures dans lesquelles la couche d'alimentation 10 est découve'te. Ces ouvertures peuvent correspondre à différents éléments du circuit électronique. En particulier, une ouverture 01 qui peut être en forme de spirale correspond à l'inductance, et une ouverture 01' peut correspondre à un corps de plot de connexion destiné à connecter ultérieurement la puce à une plaque de support de puce. Sur la figure 2, l'ouverture 01 apparaît à plusieurs endroits du masque M1, qui correspondent aux intersections de la spirale de l'inductance avec le plan de coupe de la figure. Eventuellement, l'ouverture 01 peut être superposée localement à une portion conductrice 16a, 16c. Un matériau conducteur, qui peut être du cuivre (Cu), est alors formé dans les ouvertures 01 et 01' par dépôt électrochimique. Pour cela, la puce peut être immergée dans une solution contenant des ions métalliques. Un courant électrique est alors introduit dans la couche d'alimentation 10 et repris par une électrode externe à la puce, qui est aussi immergée dans la solution. Un tel dépôt électrochimique permet d'obtenir rapidement des portions conductrices 11 et 19 (figure 3a) qui peuvent être épaisses, respectivement à l'intérieur des ouvertures 01 et 01'. Par exemple, les portions 11 et 19 peuvent avoir une épaisseur ho comprise entre quelques micromètres et 100 pm, notamment supérieure à 20 pm, selon la direction N. En particulier, ho peut être sensiblement égale à 50 pm. La figure 3b est une vue de dessus du circuit qui correspond à la figure 3a. Elle fait apparaître la spirale de la portion 11, qui -10- peut comporter trois spires, à titre d'illustration. Les deux extrémités de la spirale sont notées 12 et 13. Elles sont situées respectivement à la périphérie et à l'intérieur de la spirale. Pour cette raison, les extrémités 12 et 13 sont respectivement appelées extrémité externe et extrémité centrale de l'inductance. La figure 3b fait aussi apparaître les pistes 14a-14c, en pointillés à travers le masque M1 et les couches 10, 9 et i06 ainsi que le niveau de métallisation 105. Des billes de soudure, par exemple du type "bumps", peuvent alors être formées au dessus de la portion 19 ainsi que, éventuellement, au dessus de certains segments de la portion 11. De telles billes de soudure peuvent être formées sur l'une ou les deux extrémités de la portion 11 pour connecter l'inductance directement à un support de la puce ;référence 300 sur la figure 7). Eventuellement, une ligne continue de soudure peut aussi être formée sur toute ou partie de la portion 11, pour diminuer encore plus une résistance électrique de celle-ci. L'une des techniques courariment utilisées pour former ces billes de soudure est la sérigraphie. Pour cela, un second masque de résine lithographique M2 (figure 4) est formé sur le circuit, avec des ouvertures qui sont situées au dessus de la portion 19 et des segments concernés de la portion 11. Il est entendu que le masque M2 peut ne comporter aucune ouverture au-dessus de la portion 11, lorsque l'inductance n'est pas destinée à être connectée ultérieurement au support de puce. D'une façon facultative, la portion 19 ainsi que les segments de la portion 11 qui sont découverts par le masque M2 peuvent être prolongés selon la direction N. Une seconde étape de dépôt électrochimique est alors effectuée, par exemple en utilisant un procédé identique à celui qui a été décrit pour la réalisation des portions 11 et 19. Des portions conductrices de prolongation 19a, 19b et 19c sont ainsi réalisées, sur les segments découverts de la portion 11 et sur la portion 19. Avantageusement, les portions 19a, 19b et 19c ne remplissent pas les ouvertures du masque M2 jusqu'à la surface supérieure de celui-ci, de sorte que des parties supérieures de ces ouvertures peuvent encore être utilisées pour former les billes de soudure. Par exemple, les portions de prolongation 19a, 19b et 19c s'étendent sur une hauteur hl de 20 pm environ, selon la direction N. Grâce à ces portions de prolongation, -11-l'inductance sera plus éloignée de la plaque de support de puce dans l'assemblage de circuit final, c'est-à-dire une fois que la puce sera assemblée par flip-chip avec cette plaque de support. En outre, à distance de séparation égale entre la puce et la plaque de support, les portions de prolongation 19a, 19b et 19c, lorsqu'elles sont en cuivre, permettent de réduire la résistance électrique des connexions de la puce à la plaque de support. Une pâte de sérigraphie de soudure est alors étalée sur le masque M2, de sorte qu'elle comble entièrement les ouvertures du masque M2. Des portions de soudure 18a, 18b et 18c sont ainsi formées au dessus des ~o segments de la piste 11 et de la portion 19. Les portions de soudure 18a, 18b et 18c peuvent être en alliage de plomb et d'étain, cu en alliage cuivre, d'argent et d'étain lorsque l'utilisation de plomb n'est pas désirée. Alternativement au procédé sérigraphique, les portions de soudure 18a, 18b et 18c peuvent être formées par dépôt électrochimique, en utilisant encore la couche 10 pour 15 l'alimentation électrique. Le masque M2 est retiré, puis le masque M1. La configuration de la puce illustrée à la figure 5 est alors obtenue. La couche 10 est alors gravée, puis la couche 9, en dehors des portions de ces couches qui sont recouvertes par les portions 11 et 19. Une 20 telle gravure peut être effectuée en immergeant la puce dans une solution acide et éventuellement oxydante. Un tel procédé de gravure humide ( wet etching en anglais) est supposé connu. Du fait que les épaisseurs des couches 9 et 10 sont très inférieures aux dimensions des portions 11, 19, et 19a-19c, ces dernières ne sont pas significativement modifiées par cette étape 25 de gravure. Les spires de la portion 11 sont alors isolées électriquement selon la direction radiale de la spirale, et isolées de la portion 19 (figure 6). La portion en spirale 11 et les portions restantes des couches 9 et 10, référencées respectivement 9a et 10a pour celles de ces portions qui sont situées sous la portion 11, forment l'inductance 1. Lorsqu'une portion 16a, 16c 30 est située sous un segment de l'inductance 1, les portions 9a et 10a assurent un contact électrique entre ce segment de l'inductance et cette portion 16a, 16c. De la même façon, les portions résiduelles 9b et 10b des couches 9 et 10 - 12 - qui sont situées sous la portion 19 relient électriquement cette dernière à la portion 16b. Un chauffage de la puce de circuit, dit reflow , est ensuite effectué pour améliorer le contact des portions 18a-18c respectivement avec les portions 19a-19c. Lors de ce chauffage, les portions 18a-18c deviennent arrondies à leurs extrémités supérieures, de façon à former des billes de soudure. La figure 7 représente un assemblage de circuit, dans lequel la puce précédente, référencée 200, est assemblée avec un support de puce, référencé 300. Le support de puce comprend une plaque de base 30 et des plots de connexion de plaque 32a-32c. La plaque de base 30 est couramment désignée par laminate , et est en résine renforcée par des fibres. Les plots de connexion de plaque 32a-32c sont disposés sur une surface S30 de la plaque 30, respectivement en vis-à-vis des portions 19a-19c lorsque les surfaces S30 et Sloo de la plaque 30 et de la puce 200 sont tournées l'une vers l'autre. La puce 200 est alors retournée au dessus du support de puce 300, selon la technique flip-chip comme l'indique la direction N qui est reprise sur la figure 7. Les plots 32a-32c sont simultanément soudés aux portions 19a-19c, via les billes de soudure 18a-18c, respectivement.
Une connexion 2 est ainsi réalisée, qui relie la piste 14b de la puce 200 au plot de connexion de plaque 32b, par l'intermédiaire des portions 16b, 19 et 19b. Des connexions 3 et 4 relient par ailleurs l'inductance 1 aux plots de connexion de plaque 32a et 32c. Eventuellement, le support de puce 30 peut comprendre des pistes conductrices imprimées sur la surface S30, par exemple en cuivre, qui relient certains des plots de connexion de plaque. A titre illustratif, la piste 31 qui est représentée relie les plots 32b et 32c, de sorte qu'un segment périphérique de l'inductance 1 est relié électriquement à la piste 14b du niveau de métallisation de puce 104 via le support de puce 300. Une autre spire de l'inductance 1 est reliée à la piste 14c d'une façon interne à la puce 200 par l'intermédiaire de la portion 16c. Enfin, l'extrémité 12 de l'inductance 1 est reliée à la piste 14a par l'intermédiaire de la portion 16a, aussi de façon interne à la puce 200. -13- Il est entendu que l'invention, qui concerne la disposition de l'inductance 1 sur la surface supérieure de la puce 2, peut être mise en oeuvre indépendamment de la réalisation des connexions 2-4. En outre, de nombreuses modifications peuvent être introduites, par rapport à la réalisation de l'invention qui a été décrite en détail ci-dessus. En particulier, on peut citer les modifications suivantes : - le segment de l'inductance 1 qui porte une bille de soudure 18c et par lequel la puce 200 est connectée au support de puce 300 peut être l'extrémité centrale 13 de l'inductance 1, qu est située à l'intérieur de la forme en spirale de celle-ci, dans un plan parallèle à la surface S100. De cette façon, l'extrémité centrale 13 de l'inductance 1 peut aisément être reliée à un autre élément de la puce 200, parl'intermédiaire d'une piste imprimée portée par la plaque 30 ; - la portion 11 de l'inductance 1 peut être formée par sérigraphie au dessus de la couche de protection 106, plutôt que par dépôt électrochimique. Il n'est alors pas nécessaire de réaliser la couche 10, qui est destinée à permettre l'alimentation électrique du procédé de dépôt électrochimique, ni la couche 9 dont la fonction est d'améliorer l'adhésion de la couche 10 ; - la portion 11 de l'inductance 1 peut être en un matériau conducteur électriquement autre que le cuivre. Le cuivre est néanmoins préféré à cause de sa résistivité électrique qui est faible, et de sa résistance contre le phénomène d'électromigration qui est élevée ; - l'inductance 1 peut avoir une forme différente de la spirale décrite, sur la 25 surface supérieure de la puce 200 ; et - la réalisation des portions de prolongation 19a-19c n'est pas indispensable. Ces portions permettent néanmoins de réduire avantageusement des interactions parasites entre l'inductance 1 et les pistes imprimées à la surface S30 du support de puce 300.
30 Enfin, l'invention peut être appliquée à la réalisation de puces de circuits électroniques intégrés, dans lesquelles l'inductance fait partie de composants complexes de ces circuits, tels que des ':ransformateurs de tension électrique, des transformateurs de phase, des convertisseurs de tension - 14 - destinés à produire une tension continue, etc.

Claims (16)

REVENDICATIONS
1 Puce de circuit électronique intégré (200; comprenant : - un substrat (100) ; - un empilement de niveaux de métallisation (102-105) superposés au 5 dessus d'une surface du substrat (S100) selon une direction (N) perpendiculaire à ladite surface, chaque niveau comprenant des connexions électriques (14a-14c) ; - une couche (106) de protection des niveaux de métallisation disposée au dessus d'un dernier des niveaux de métallisation (105), lesdits 10 niveaux étant repérés à partir du substrat ; et - une inductance (1), caractérisé en ce que l'inductance (1) est disposée au dessus de la couche de protection (106), une épaisseur (ho) de ladite incuctance selon la direction perpendiculaire à la surface du substrat (N) s'étendant à partir de et au delà 15 d'une surface supérieure de la couche de passivation (Ssup), d'un côté opposé au substrat.
2. Puce de circuit selon la revendication 1, dans lequel l'épaisseur de l'inductance (ho) est supérieure à 20 pm.
3. Puce de circuit selon la revendication 1 ou 2, comprenant une 20 portion de matériau intermédiaire (9) disposée entre la couche de protection (106) et l'inductance (1), en contact avec ladite couche de protection et avec ladite inductance.
4. Puce de circuit selon l'une quelconque des revendications 1 à 3, comprenant au moins un plot de connexion de puce (2), ledit plot de connexion 25 de puce comprenant un corps métallique (19) s'étendant, selon la direction perpendiculaire à la surface du substrat (N), jusqu'à une hauteur au delà de la surface supérieure de la couche de protection (Ssup) au moins égale à l'épaisseur de l'inductance (ho), et étant adapté pour connecter la puce de-16- circuit (200) à une plaque de support de puce (30) via une bille de soudure (18b) disposée entre une extrémité du corps métallique (19b) et un plot de connexion de plaque (32b) porté par la plaque de support de puce.
5. Puce de circuit selon l'une quelconque des revendications 1 à 4, comprenant en outre au moins une bille de soudure (18a, 18c) disposée sur un segment de l'inductance (1), d'un côté opposé au substrat (100), et adaptée pour relier électriquement ledit segment d'inductance à un plot de connexion de plaque (32a, 32c) porté par une plaque de support de puce (30).
6. Puce de circuit selon la revendication 5, dans lequel le segment de l'inductance portant la bille de soudure (18a) est une extrémité (12) de ladite inductance (1) située à l'intérieur ou à l'extérieur d'au moins une spire de l'inductance, dans un plan parallèle à la surface du substrat (S1oo).
7. Procédé de réalisation d'une puce de circuit électronique intégré (200), comprenant les étapes suivantes : /1/ réaliser un empilement de niveaux de métallisation (102-105) au dessus d'une surface d'un substrat de ladite puce de circuit (S,00), lesdits niveaux étant superposés selon une direction perpendiculaire à ladite surface (N) et comprenant chacun des connexions électriques (14a-14c) ; /2/ réaliser une couche (106) de protection des niveaux de métallisation au dessus d'un dernier des niveaux de métallisation (105), lesdits niveaux étant repérés à partir du substrat ; et /3/ au dessus de la couche de protection (106), réaliser une inductance (1) de sorte que ladite inductance présente une épaisseur (ho) selon la direction perpendiculaire à la surface du substrat (N) s'étendant à partir de et au delà d'une surface supérieure de la couche de passivation (Ssup) d'un côté opposé au substrat.
8. Procédé selon la revendication 7, suivant lequel l'inductance (1) est réalisée en même temps qu'au moins un corps métallique (19) d'un plot de 30 connexion de la puce de circuit (2), ledit plot étant aclapté pour connecter ladite-17- puce de circuit (200) à une plaque de support de puce (30) via une bille de soudure (18b) disposée entre une extrémité du corps métallique (19b) et un plot de connexion de plaque (32b) porté par la plaq.Je de support de puce.
9. Procédé selon la revendication 7 ou 8, suivant lequel l'étape /3/ comprend les sous-étapes suivantes : /3-1/ déposer une couche conductrice électriquement (10) au dessus de la couche de protection (106) ; /3-2/ former, sur la couche conductrice, un masque (Ml) présentant une ouverture (01) correspondant à l'inductance (1) ; /3-3/ former l'inductance (1) par dépôt électrochimique d'un matériau conducteur, à partir de la couche conductrice dans l'ouverture du masque ; /3-4/ retirer le masque (M1) ; et /3-5/ retirer des portions de la couche conductrice (10) non-recouvertes 15 par l'inductance.
10. Procédé selon l'une quelconque des revendications 7 à 9, suivant lequel l'inductance (1) est formée à l'étape /3/ de sorte qu'elle a une épaisseur (ho) supérieure à 20 pm selon la direction perpeidiculaire à la surface du substrat (N). 20
11. Procédé selon l'une quelconque des revendications 7 à 10, comprenant en outre l'étape suivante : - entre les étapes /2/ et /3/, formation d'une couche de matériau intermédiaire (9) sur et en contact avec la couche de protection (106), l'inductance (1) étant réalisée à l'étape /3/ directement sur ladite 25 couche intermédiaire.
12. Procédé selon l'une quelconque des revendications 7 à 11, comprenant en outre les étapes suivantes : /4/- déposer une bille de soudure (18a, 1 Bc) sur un segment de l'inductance (1) ; et-18- /5/ connecter la puce de circuit (200) à une plaque de support de puce (30) en soudant, via la bille de soudure, ledit segment de l'inductance à un plot de connexion de plaque (32a, 32c) porté par la plaque de support de puce.
13. Procédé selon la revendication 12, suivant lequel le segment de l'inductance (1) portant la bille de soudure (18a) est une extrémité de ladite inductance (12) située à l'intérieur ou à l'extérieLr d'au moins une spire de l'inductance, dans un plan parallèle à la surface du substrat (Sion).
14. Procédé selon la revendication 12 ou 13 ensemble la revendication 8, suivant lequel des billes de soudure (18a-18c) sont simultanément déposées à l'étape /4/ sur le segment d'inductance (1) et sur le corps métallique du plot de connexion de puce (19), et suivant lequel le segment d'inductance et le corps métallique sont soudés simultanément à l'étape /5/ aux plots de connexion de plaque correspondants (32a-32c).
15. Assemblage de circuit électronique comprenant : - une puce de circuit électronique intégré (2C)0) selon l'une quelconque des revendications 1 à 6 ; et - un support de puce (300) auquel est connectée ladite puce de circuit électronique intégré.
16. Assemblage de circuit selon la revendication 15, dans lequel la puce (200) et le support de puce (300) sont orientés de sorte l'inductance est située entre le substrat de la puce (100) et le support de puce, et dans lequel la puce et le support de puce sont connectés l'un à l'autre par des billes de soudure (18a-18c).25
FR0700026A 2007-01-03 2007-01-03 Puce de circuit electronique integre comprenant une inductance Pending FR2911006A1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR0700026A FR2911006A1 (fr) 2007-01-03 2007-01-03 Puce de circuit electronique integre comprenant une inductance
US11/965,127 US20080157273A1 (en) 2007-01-03 2007-12-27 Integrated electronic circuit chip comprising an inductor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0700026A FR2911006A1 (fr) 2007-01-03 2007-01-03 Puce de circuit electronique integre comprenant une inductance

Publications (1)

Publication Number Publication Date
FR2911006A1 true FR2911006A1 (fr) 2008-07-04

Family

ID=38349545

Family Applications (1)

Application Number Title Priority Date Filing Date
FR0700026A Pending FR2911006A1 (fr) 2007-01-03 2007-01-03 Puce de circuit electronique integre comprenant une inductance

Country Status (2)

Country Link
US (1) US20080157273A1 (fr)
FR (1) FR2911006A1 (fr)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
EP2575166A3 (fr) 2007-03-05 2014-04-09 Invensas Corporation Puces ayant des contacts arrière reliés par des trous de passage aux contacts avant
CN101802990B (zh) 2007-07-31 2013-03-13 数字光学欧洲有限公司 使用穿透硅通道的半导体封装方法
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
KR101059490B1 (ko) 2010-11-15 2011-08-25 테세라 리써치 엘엘씨 임베드된 트레이스에 의해 구성된 전도성 패드
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
TWI576870B (zh) 2013-08-26 2017-04-01 精材科技股份有限公司 電感結構及其製作方法
CN103489852B (zh) * 2013-09-30 2016-01-27 江阴长电先进封装有限公司 一种射频电感的封装结构及其封装方法
CN103681539B (zh) * 2013-12-18 2016-06-08 江阴长电先进封装有限公司 一种集成共模电感的封装结构及其封装方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US20020160576A1 (en) * 1999-03-23 2002-10-31 Memscap S.A. Monolithic integrated circuit incorporating an inductive component and process for fabricating such an integrated circuit
US20030076209A1 (en) * 2001-09-10 2003-04-24 Taiwan Semiconductor Manufacturing Company Novel structure to reduce the degradation of the Q value of an inductor caused by via resistance
US20030222295A1 (en) * 1998-12-21 2003-12-04 Megic Corporation High performance system-on-chip inductor using post passivation process
US20030234437A1 (en) * 2002-06-18 2003-12-25 Nec Electronics Corporation Inductor for semiconductor integrated circuit and method of fabricating the same
US20050194350A1 (en) * 2002-12-09 2005-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor and inductor scheme with e-fuse application

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998012744A1 (fr) * 1996-09-20 1998-03-26 Tdk Corporation Composants electroniques passifs, elements de circuit integre et plaquette
JP3287346B2 (ja) * 1999-11-29 2002-06-04 カシオ計算機株式会社 半導体装置
SG99939A1 (en) * 2000-08-11 2003-11-27 Casio Computer Co Ltd Semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US20030222295A1 (en) * 1998-12-21 2003-12-04 Megic Corporation High performance system-on-chip inductor using post passivation process
US20020160576A1 (en) * 1999-03-23 2002-10-31 Memscap S.A. Monolithic integrated circuit incorporating an inductive component and process for fabricating such an integrated circuit
US20030076209A1 (en) * 2001-09-10 2003-04-24 Taiwan Semiconductor Manufacturing Company Novel structure to reduce the degradation of the Q value of an inductor caused by via resistance
US20030234437A1 (en) * 2002-06-18 2003-12-25 Nec Electronics Corporation Inductor for semiconductor integrated circuit and method of fabricating the same
US20050194350A1 (en) * 2002-12-09 2005-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor and inductor scheme with e-fuse application

Also Published As

Publication number Publication date
US20080157273A1 (en) 2008-07-03

Similar Documents

Publication Publication Date Title
FR2911006A1 (fr) Puce de circuit electronique integre comprenant une inductance
EP2192612B1 (fr) Procédé pour empiler et interconnecter des circuits intégrés
EP0638933B1 (fr) Procédé d'interconnexion de pastilles semi-conductrices en trois dimensions, et composant en résultant
EP0920036A1 (fr) Transformateur en circuit intégré
FR2724054A1 (fr) Structure de montage de boitier semiconducteur
EP0310463A1 (fr) Boîtier pour circuit intégré de haute densité
EP3261116B1 (fr) Procede de fabrication collective de modules electroniques 3d
FR2931586A1 (fr) Procede de fabrication et de test d'un circuit electronique integre
JPH07335439A (ja) インダクターチップ装置
FR3007403A1 (fr) Procede de realisation d'un dispositif microelectronique mecaniquement autonome
EP1157395B1 (fr) Composant electronique discret de type inductif, et procede de realisation de tels composants
WO2009147148A1 (fr) Dispositif electronique empile et procede de realisation d'un tel dispositif electronique
US7538022B2 (en) Method of manufacturing electronic circuit device
EP3182450A1 (fr) Dispositif d'inductance et son procédé de fabrication
WO2005086232A1 (fr) Dispositif microelectronique d'interconnexion a tiges conductrices localisees
EP1180789A1 (fr) Procédé de fabrication d'un condensateur au sein d'un circuit intégré, et circuit intégré correspondant.
EP0892442B1 (fr) Procédé de fabrication d'une capacité métal-métal au sein d'un circuit intégré, et circuit intégré correspondant
US8018027B2 (en) Flip-bonded dual-substrate inductor, flip-bonded dual-substrate inductor, and integrated passive device including a flip-bonded dual-substrate inductor
FR2961345A1 (fr) Circuit integre passif
FR2951018A1 (fr) Via de connexion electrique pour substrat de dispositif semi-conducteur
EP1302955A1 (fr) Inductance et son procédé de fabrication
US6706622B1 (en) Bonding pad interface
WO2012045981A1 (fr) Procédé de fabrication d'un circuit
EP3586360B1 (fr) Composant electronique muni d'un transistor et de doigts interdigites pour former au moins une partie d'un composant capacitif au sein du composant electronique
WO2017046153A1 (fr) Procede d'integration d'au moins une interconnexion 3d pour la fabrication de circuit integre