KR101086520B1 - 전자 장치, 조립체 및 전자 장치 제조 방법 - Google Patents

전자 장치, 조립체 및 전자 장치 제조 방법 Download PDF

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아드리아누스 에이 제이 부이즈스맨
페트리스 가맨드
안토니우스 엘 에이 엠 케메렌
제라르두스 티 엠 후버트
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Abstract

반도체 기판은 공통 유전체 층을 갖는 수직 상호접속부 및 수직 커패시터를 포함한다. 기판은 다른 장치와 적절히 조합되어 조립체를 형성할 수 있다. 기판은 기판의 일면 상에서 제 1 단계를, 그리고 기판의 다른 면 상에서 제 2 단계를 포함하는 에칭 처리로 만들 수 있다.

Description

전자 장치, 조립체 및 전자 장치 제조 방법{ELECTRONIC DEVICE, ASSEMBLY AND METHODS OF MANUFACTURING AN ELECTRONIC DEVICE}
본 발명은 제 1 면 및 제 2 면을 갖고 있고, 커패시터와 상기 커패시터가 상기 제 1 면상에 존재하는 경우에 기판을 통하여 상기 제 1 면에서 상기 제 2 면향으로 연장하는 수직 상호접속부(vertical interconnection)를 구비하고 있는 반도체 기판을 포함하는 전자 장치에 관한 것이다.
본 발명은 또한 상기 전자 장치를 가진 조립체에 관한 것이다.
또한, 본 발명은 상기 전자 장치를 제조하는 방법에 관한 것이다.
이러한 전자 장치는 EP-A 1154481 호에 공지되어 있다. 이러한 공지된 장치는 바람직하게는 실리콘이지만, 이와 달리 유리 또는 수지일 수도 있는, 내열성 절연체로 제조된 인터포저(interposer)이다. 스루-홀(through-hole)은 레이저를 이용하여 제조한다. 이어서, 장치의 제 1 면과 제 2 면 양측 상에 스루-홀의 측벽에서 연장함으로써 수직 상호접속부를 형성하는 배선 패턴을 형성시킨다. 마운팅 보드(mounting board)에 접속시키기 위하여 제 2 면상에 금 또는 솔더 범프를 형성할 수 있다. 커패시터는 기판의 제 1 면상에 존재한다. 커패시터는 제 1 전극과 제 2 전극사이에 샌드위치된 유전체를 가진 박막 커패시터이다. 제 1 전극은 그의 내부에서 배선 패턴의 일부를 형성한다. 유전체 층은 바람직하게는 스트론튬 티타늄 산화물 또는 납 지르코늄 티탄산염과 같은 강유전성 물질로 제조되는 것이 바람직하다. 따라서, 높은 캐패시턴스 밀도를 갖는 커패시터를 수득할 수 있다.
그러나, 이러한 공지된 장치의 단점은 강유전성 물질을 도포하기 위해서는 추가의 처리 조건 및 요건을 필요로 한다는 것이다. 일반적으로, 이러한 강유전성 물질을 가진 커패시터용의 전극 물질로서 백금 또는 전도성 산화물과 같은 특이 금속층이 형성된다. 다른 방법은 강유전성 물질을 제공하고 소결시킨 후에 기압을 감소시키는 후처리 단계를 제공하는 것으로 생각된다. 고온에서의 이러한 후처리는 아직까지 완전히 개발된 것은 아니지만, 장치 내의 모든 층들이 적용된 온도 및 조건에 잘 견디어 낼 수 있어야 한다는 문제를 가지고 있다. 더욱이, 강유전성 물질은 제 1 하부 전극이 배선 패턴의 일부를 형성함으로써 비교적 거친 표면을 갖는 것으로 예측되는 특정의 경우인 박리화(delamination) 및 크래킹(cracking)에 민감하다.
발명의 개요
따라서, 본 발명의 목적은 높은 캐패시턴스 밀도를 갖는 커패시터가 존재하는 기판을 통하여 전기적으로 접속되고 확실하게 제조할 수 있는, 본 명세서의 개시부에서 언급된 종류의 전자 장치를 제공하는데 있다.
이러한 목적은, 커패시터가, 제 1 전도성 표면과 제 2 전도성 표면사이에 유전체 물질의 층(이러한 유전체 물질의 층은 또한 기판과 수직 상호접속부사이의 절연체로서 사용된다)이 존재하는, 다수의 트렌치를 구비한 수직 트렌치 커패시터(vertical trench capacitor)인 본 발명에서 달성된다.
수직 커패시터는 높은 캐패시턴스를 제공하기 위한 강유전성 커패시터의 대체품이다. 본 발명에서, 높은 캐패시턴스는 표면적을 증가시켜 달성한다. 이러한 방법은 미국 특허 제 4,017,885 호의 경우와 같이 자체적으로 공지되어 있다. 그러나, 수직 커패시터는 강유전성 커패시터를 직접 대체할 수 없다. 스루-홀을 제조하고 수직 커패시터를 제조하기 위해서는 동일한 공정이 요구되지만, 파라미터는 달리 설정되어야 한다. 따라서, 트렌치 커패시터와 수직 상호접속부를 함께 제조할 수는 없지만, 연속적으로 결합시켜야만 한다.
수직 상호접속부는 기판으로부터 적절히 절연되어야 하기 때문에, 이러한 후속 처리도 또한 문제가 있는 것으로 보인다. 일차적으로 수직 커패시터를 제조한 다음에 상호접속부를 제조하는 경우, 제조된 커패시터 및 다른 층들은 에칭액 또는 에칭 개스로부터 잘 보호되어야 한다. 에칭액 또는 에칭 개스는 기판과 패턴화된 층들 사이의 계면을 쉽게 개방시킴으로써 오염, 박리 및 다른 원치 않는 효과를 유발시킬 수 있다. 일차적으로 수직 상호접속부를 제조한 다음 트렌치를 제조하는 역순 공정은 유용하지 못한 것으로 생각된다. 대부분의 증착된 물질을 수직 상호접속부를 통하여 제거해야 할 뿐만 아니라, 수직 커패시터 내에 전도성 표면을 제공하기 위해서는 이식 단계(implantation step)가 요구되는데, 이는 수직 상호접속부를 구성하는데 해롭다.
이제 본 발명을 통찰하여 보면, 트렌치의 유전체 물질을 또한 수직 상호접속부의 절연 물질로서 사용함으로써 수직 커패시터 및 수직 상호접속부 모두를 양호하게 결합시킬 수 있다. 따라서, 이러한 단계를 기판의 제 1 면에서뿐만 아니라 제 2 면에서 실시함으로써, 수직 요소들을 동시에 처리한다.
이렇게 생성된 장치는 종래의 장치 이상의 실질적인 장점들을 가지고 있다. 무엇보다도 먼저, 이러한 장치는 적당한 고주파 특성을 갖는다. 절연 물질로 인하여, 기판을 통과하는 기생 전류가 적어도 크게 억제된다. 이러한 절연 물질은 마스크 없이 및 열산화물 층을 포함하지 않고서도 효과적으로 증착시킬 수 있다.
수직 상호접속부의 존재로 인하여, 접지와 매우 짧은 연결을 제공할 수 있다. 접지가 기준이기 때문에, 접지와의 짧은 연결은 RF 응용에 중요하다. 접지가 상호접속부의 임피던스로 인하여 적절히 접지되지 않은 경우, 완성된 RF 디자인이 불리하게 작용할 수 있다. 신호 라인용 연결이 짧다면 임피던스가 줄어든다. 또한, 신호 라인이 더 짧을 뿐만 아니라, 기생 특성을 최소화시키거나 마이크로스트립 특성을 달성하기 위한 위치에 제공될 수 있기 때문에, 이러한 것은 사실이다.
더욱이, 캐패시턴스가 큰 커패시터는 제 1 면상에 적용되는 집적회로용의 디커플링 커패시터로서 사용될 수 있다. 이것은 필요한 외부 접점의 수를 극적으로 감소시킬 것이다. 마지막으로, 본 발명의 커패시터는 평면형 커패시터와 비교하였을 때 낮은 저항을 갖는데, 이것은 20 nF 라는 큰 캐패시턴스 값인 경우에, 특히 40 nF 이상의 큰 캐패시턴스의 경우에는 사실이다.
그 외에, 본 발명의 장치내의 하나 이상의 커패시터가 많은 용도에 사용될 수 있는 것이 유리하다. 스트론튬 티타늄 산화물과 같은 강유전성 커패시터는 유전체 흡착성을 나타낸다. 이러한 결과로서, PLL 기능을 위한 이러한 커패시터를 갖는 오픈 루프 트랜시버(open loop transceiver)는 요구되는 성능을 제공하지 못한다. 질화 실리콘 또는 산화 실리콘과 같은 다른 유전체를 가진 커패시터는 이러한 문제를 가지고 있지 않다. 부수적으로, 현재 입수가능한 박막 강유전성 층의 유전 상수의 온도 안정성은 트랜시버 내에 또는 그와 함께 적용하기에는 조금 최적하지 못하다.
종래의 장치와 비교하였을 때의 본 발명 장치의 또 다른 이점은 희망하는 캐패시턴스 값을 제공할 수 있다는 것이다. 더 큰 캐패시턴스 값이 필요한 경우, 커패시터는 더 많은 수의 수직 트렌치를 포함할 것이다. 수직 커패시터의 상부의 표면 영역은 상호접속부, 저항, 및 인덕터 등의 용도로 사용될 수 있기 때문에, 더 대형의 커패시터가 새로운 디자인을 창출하지 못한다. 또한, 표준 설계 법칙이 존중될 수 있는 동안은 조금 다른 값을 갖는 커패시터를 제공하기가 매우 용이하다.
바람직한 실시예에서, 상호접속부의 트렌치는 실질적으로는 전기 도전성 물질로 충진된다. 트렌치를 이러한 물질로 충진시키면 수직 상호접속부의 임피던스가 더 감소하게 된다. 이러한 충진이 종래의 EP-A 1154481 호에서는 예견되지 못하였다는 사실에 주목해야 한다. 이러한 이유는 스루-홀의 실질적인 직경에서 밝혀져야 한다. 일반적으로는 상호접속부의 트렌치가 커패시터의 트렌치보다 더 넓지만, 이들을 제조하는 에칭 기술에 의해서는 직경이 비교적 작게 된다. 이렇게 직경이 작으면, 도전성 물질은 일차적으로는 측벽을 커버할 것이지만 이후에는 트렌치를 충진하게 될 것이다. 더욱이, 수직 상호접속부는 일반적으로 2-단계 공정으로 제조하는데, 이러한 공정에서는 일 면에서 제 1 에칭을 수행한 다음, 이어서 반대 면에서 트렌치를 개방한다. 이러한 제조 기술에 의해 비아가 개방되기 전에 이미 반정도 충진된다.
또 다른 실시예에서, 수직 상호접속부는 기판을 통하여 각각 전기 도전성 물질로 충진되어 있는 다수의 병렬 스루-홀을 포함한다. 이러한 구조는 매우 낮은 임피던스를 제공한다. 병렬 회로로 인하여 저항이 감소할 뿐만 아니라, 수직 상호접속부내의 순환 전류가 최소화되어 달리는 기생 인덕턴스를 상승시킨다. 또 다른 이점은 충진 물질이 커패시터의 제 2 도전성 표면의 물질과 동일할 수 있다는 점이다. 이는 공정 단계의 수를 감소시킨다. 적합한 충진 물질은 통상의 도펀트로 도핑된 다결정성 실리콘이다.
다른 적합한 실시예에서, 제 1 수직 상호접속부는 접지용으로 사용되며, 제 2 상호접속부는 신호 전달용으로 사용된다. 접지 및 신호 전달은 장치가 RF 용도로 사용되는 경우에 삽입 기판의 기능에 있어 중요한 특징이다. 수직 상호접속부의 경우, 이러한 기능들이 탁월하게 발휘될 수 있다.
다른 실시예에서, 제 1 및 제 2 수직 상호접속부는 동축 구조(coaxial structure)를 형성하도록 설계된다. 동축 구조는 마이크로스트립의 일례이다. 이러한 마이크로스트립은 매우 제한된 임피던스를 갖는 신호를 전달한다. 수직 상호접속부는 충진되기 때문에, 접촉 패드는 수직 상호접속부의 말단에서 기판의 제 2 면상에 제공될 수 있다. 솔더 볼은 인쇄 회로 기판에 접속시키기 위하여 이러한 접촉 패드 상에 제공될 수 있다. 제 1 면상에서, 기판은 일반적으로 한 쌍의 층으로 된 상호접속 구조로 보호된다. 이는 수직 상호접속부가 단락되지 않도록 해준다. 또한, 동축 구조는 상호접속 구조를 전송 라인 또는 공면(coplanar) 도파관과 같은 특정의 다른 유형의 미니스트립으로 변환시킬 수 있다. 상호접속 구조의 목적은 커패시터 및 존재하는 특정의 저항 및/또는 인덕터를 접촉시키는 것 뿐만 아니라 신호 통로의 다른 경로를 제공함으로써 집적회로의 범프(bump)에 적응하도록 하는데 있다.
또 다른 실시예에서, 집적회로는 기판의 제 2 면상에서 한정된다. 이러한 옵션은 기능을 더 일체화시킨다. 이어서, 수직 커패시터에 인접하고/인접하거나 그의 상부상에서 장치의 접촉 패드가 기판의 제 1 면상에 제공될 것이다. 이러한 실시예은 스마트카드에 적용하기에 특히 적합한 것으로 보인다. 이러한 개념의 이점은 추가의 공간을 필요로 하지 않고서도 매우 대형의 디커플링 커패시터가 집적회로로서 동일 기판 상에 제공될 수 있다는 것이다. 이러한 디커플링 커패시터는 내부 전원회로의 일부이다. 커패시터는 특정의 디커플링 기간 중에 스마트카드를 특정의 외부 전원과 디커플링시킨다. 이어서, 이러한 디커플링 기간은 보안-관련 작업을 수행하는데 이용된다. 따라서, 매우 대형의 디커플링 커패시터는 디커플링 기간을 연장시키는 동시에, 동일한 시간에 추가의 표면적을 전혀 필요로 하지 않는다. 이러한 구조의 디커플링 커패시터는 또한 관찰자의 보안 관점에서 유리하다. 현재의 상황에서, 커패시터 및 특정의 데이터 처리 구역은 모두 스마트카드 IC의 외측 상에 존재하며, 따라서 권한이 없는 사람들에 의해 공격받고 악용되기 쉽다. 커패시터를 다른 측상으로 바꿈으로써, 2개의 측중의 단지 일측만이 외측상에 존재한다. 다른 실시예에서, 이러한 장치는 스크래치-보호용의 불투명 층을 더 포함한다. 또한 ‘보안 코팅(security coating)'으로도 지칭되는 이러한 층은 구체적으로는 집적회로의 내측으로 접근하는 것을 방지하는데 그 목적이 있다. 이러한 코팅은, 예를 들면, 졸-겔 처리공정을 통하여 제공되는 매립된 입자를 갖는 세라믹 층이다. 이러한 보안 코팅은 집적회로의 상부, 커패시터의 상부, 또는 양측 상에 형성될 수 있다. 이러한 실시예의 경우, 수직 커패시터의 유전체 물질이 수직 상호접속부내의 절연체의 유전체 물질과 동일한 것이 절대적으로 필요한 것은 아니다.
상기 실시예은 전자 장치의 특성을 개선하는데 적합하다. 기판은 수직 커패시터에 인접하여 존재하고 와류 전류에 대한 보호물로서 작용하는 고-저항 구역(high-ohmic zone)을 포함한다. 이러한 고-저항 구역은 수직 커패시터의 주변을 둘러쌀 수 있으며, 바람직하게는 기판의 제 1 면에서 제 2 면으로 연장할 수 있다. ‘고-저항’구역이란 일반적으로는 500Ω/㎝ 이상, 바람직하게는 1500Ω/㎝ 이상의 구역으로 이해되어야 한다. 이러한 구역은 기판을 통한 특정한 종류의 상호작용에 대한 장벽으로서 작용한다. 이는 유도성 상호작용을 감소시키는데 특히 유리하다.
수직 커패시터 이외에도, 기판의 제 1 면상에 평면 커패시터가 존재할 수도 있다. 수직 커패시터가 일반적으로 30nF/㎟ 이상의 캐패시턴스 밀도를 갖는 반면, 동일한 유전체 물질을 가진 평면 커패시터는 1-5nF/㎟의 캐패시턴스 밀도를 갖는다. 이는 목적하는 캐패시턴스의 미세-조정이 가능하도록 해준다. 이러한 커패시터가 존재함으로써, 전자 장치를 실질적인 재설계 없이도 하나 이상의 용도에 적용할 수 있다.
본 기술분야의 숙련된 자들은 기판의 제 1 면상에 및/또는 제 2 면상에 많은 다른 소자들이 존재할 수 있다는 사실을 알고 있을 것이다. 이러한 소자로는 능동 소자 및 수동 소자가 있는데, 능동 소자는 일반적으로 기판 내에 제공되며, 수동 소자는 기판의 상부에 제공된다. 또한, 보호층 또는 특이 패키지가 제공될 수도 있다. 장치와 인쇄회로기판과 같은 다른 캐리어사이의 열팽창의 차이를 극복하기 위하여, 캐리어에 부착되는 측상에 벤조사이클로부텐과 같은 언더필 층(underfill layer) 또는 보호 층이 제공될 수 있다.
특정의 반도체 장치를 기판내의 공동(cavity) 내에 조립하는 것은 추가적인 선택사항이다. 이러한 장치의 배면은 기판을 국부적으로 제거함으로써 히트 싱크에 노출시킬 수 있다. 이러한 기판의 국부적인 제거는 제 2 면을 에칭시켜 수직 상호접속부를 제공하거나 개방하는 것과 동일한 단계로 구현할 수 있다. 이러한 공정에 대해서는 본원에서 참고로 인용된 미공개 특허출원 EP03101729.6호(PHNL030659)에 보다 상세히 기술되어 있다. 이는 상이한 기판 물질을 가진 장치가 특정의 결합 와이어 또는 솔더 볼을 구비할 필요가 없는 단일 상호접속 구조와 결합가능하게 한다. 이는 어셈블리 활성도를 감소시키는 등의 실질적인 이점 이외에도 RF 용도를 위한 기능적인 이점을 갖는다.
본 발명의 장치는 조립체 내에 반도체 장치를 함께 조립하는 것이 바람직하다. 이러한 반도체 장치는 기판의 제 1 면 또는 제 2 면상에 부착될 것이다. 장치를 접촉시키기 위하여, 플립-칩 공정(flip-chip process), 또는 와이어본딩(wirebonding) 또는 다른 표면 실장 기법이 이용될 수 있다. 본 발명에서는 낮은 임피던스의 관점에서 플립-칩 공정이 바람직하다. 플립-칩 공정용의 땜납 또는 금속 범프는 이용가능한 공정 뿐만 아니라 희망하는 피치(pitch)에 상응하도록 선택될 수 있다. 이후에, 반도체 장치를 보호 층으로 오버몰딩(overmoulding)할 수 있다. 다른 방법으로는, 기판으로부터 멀리 떨어져 대향하는 측상에 히트-스프레더(heat-spreader)가 제공될 수 있다. 하나 대신에, 여러 개의 반도체 및 다른 전자 장치가 기판의 선택된 측상에 제공될 수 있다. 적합한 반도체 장치의 예로는 적당한 기능을 하기 위한 디커플링 커패시터를 필요로 하는 장치, 예를 들면 전력 증폭기, 트랜스시버 IC, 전압 조절식 진동기가 있다. 다른 전자 장치는 반도체 장치와 협력하여 기능적 하부조직을 제공하는 장치일 수 있다. 이러한 장치의 예는 ESD/EMI 보호장치, 예를 들면 BAW 필터와 같은 대역 필터, 임피던스 정합 회로 등이다.
조립체는 디지털 신호 처리용도에 더욱 적합하다. 그러한 조립체에 있어서, 반도체 장치는 메모리 유니트가 함께 집적된 또는 별개로 구성된 마이크로프로세서이다. 또한, 파워 서플라이 신호 발생기가 제공된다. 본 명세서에서, 수직 커패시터(vertical capacitor)는 디지털 신호 처리의 버퍼링 기능, 즉 디커플링 목적용과 파워 오버슈트 또는 파워 드롭을 완충시키는 기능을 가지고 있다.
본 발명은 또한 본 발명의 장치를 제조하는 방법에도 관한 것으로, 특히 제 1 및 제 2 면을 갖고 상기 제 1 면으로부터 제 2 면으로 연장하는 수직 상호접속부 및 커패시터를 갖는 반도체 기판을 포함하는 전자 장치를 제조하는 방법에 관한 것이다. 제 1 면상에는 커패시터가 존재하며 제 2 면 상에는 캐리어와의 연결을 위한 접촉 패드가 존재한다.
본 발명의 목적은 제 1 및 그와 마주하는 제 2 면 상에 특별한 물질 또는 대규모 처리를 제공할 필요없이 반도체 제조에 충분하게 양립하는 방법을 제공하는 것이다.
전술한 목적은 상기 기판의 제 1 면으로부터 에칭하는 단계를 포함하는 상기 기판에 제 1 트렌치를 제공하는 단계와,
상기 기판의 일 면으로부터 에칭함으로써 상기 기판에 제 2 트렌치를 제공하고 상기 기판의 반대 면으로부터 물질을 제거함으로써 상기 제 2 트렌치를 개방하는 단계와,
상기 제 1 트렌치에 도전성 표면을 제공하는 단계와,
상기 기판 상에 유전체 물질의 층을 형성하여, 상기 기판의 적어도 상기 제 1 면과 상기 제 1 및 제 2 트렌치의 내부 면을 커버하는 단계와,
상기 제 1 트렌치 및 상기 제 2 트렌치에 도전성 물질을 형성하는 단계를 포함하며, 상기 제 1트렌치의 상기 도전성 물질과 함께 유전체 물질의 층과 도전성 표면은 상기 커패시터를 형성하며, 상기 제 2 트렌치의 도전성 물질은 상기 수직 상호접속부를 형성한다.
본 발명의 방법에 의해 수직 연결부와 함께 수직 커패시터가 형성된다. 이것은 커패시터의 트렌치가 수직 연결부의 트렌치와 동시에 만들어지는 것으로 달성된다. 형성된 트렌치를 갖는 기판의 구조는 유전체 층 및 도전성 물질을 제공하기 위하여 통합 방식으로 처리된다. 그래서, 트렌치 및 박막 층과 기판 상의 구조가 분리된다. 이것은 (수직 상호접속부용) 제 2 트렌치가 기판의 제 1 면 상에서 직경을 갖는다는 점 때문에 가능해지며, 그 직경은 제 1 트렌치의 직경보다 약간 크지만 그래도 비등하다.
기본적으로, 본 방법은 두개의 실시예가 있다. 첫번째 실시예의 과정은 제 1 트렌치 및 제 2 트렌치를 기판의 제 1 면으로부터 한번의 에칭 프로세스로 동시에 형성하는 것으로 시작한다. 그 후, 제 2 트렌치는 기판의 제 2 면에서 개방된다. 제 2 실시예의 과정은 기판의 제 2 면에서 제 2 트렌치를 형성하는 것으로 시작한다. 그 후, 제 1 트렌치가 형성되고, 제 2 트렌치가 제 1 면으로 연장하지 않으면, 에칭 단계가 제 2 트렌치를 개방하기 위하여 사용될 수도 있다.
도전성 물질을 제 1 및 제 2 트렌치에 적용하는 것이 이들이 동일한 물질임을 의미하는 것은 아니며, 제 1 및 제 2 트렌치용 도전성 물질을 적용할 때 공통 단계가 있다는 것도 아니다. 제 1 트렌치에 제공된 도전성 물질이 제 2 트렌치에서 시드 층을 형성하고, 이것이 전기 도금을 하는 과정에서 두꺼워진다는 장점을 나타낸다. 이와 달리, 제 2 트렌치 및 특히 좁은 부분은, 도전성 물질, 예를 들면, 다결정 실리콘 또는 TiN, 또는 TiW 등으로 완전하게 채울 수 있다. 다른 대안으로, 제 2 트렌치는 그들의 끝의 일측에만 시드를 제공하고 후속 전기도금을 함으로써 채워진다. 트렌치의 제 1 좁은 부분의 작은 직경으로 인하여, 도금 과정으로 채워질 것이다. 제 2 트렌치의 공동을 닮은 큰 부분은 전기도금을 함으로써 채워질 수도 있다. 이러한 제 2 트렌치의 공동 부분이 첫 단계로서 제공되는 경우, 이 구멍 부분은 도전성 물질로 즉시 채워질 수 있다. 이러한 목적을 위하여, 졸-겔 침착(예를 들면, 은(Ag)), 전기도금, 무전극 침착 등을 포함하는 각종 침착 기법이 사용될 수 있다.
기판의 제 2 면에서 실행되는 공정 단계가 제 1 면에서의 공정 단계보다 레졸루션이 낮다는 본 발명에 따라 간단한 공정이 성취된다는 것을 이해하여야 한다. 그 결과로, 임의의 정렬(aligning) 문제가 실질적으로 방지된다. 또한, 제 2 면에서 수행되는 단계의 개수는 아주 한정된다. 기본적으로 두 리소그라피 단계가 있으며, 그 하나는 에치 마스크를 준비하는 것이고 다른 하나는 배선 패턴을 규정하기 위한 것이다. 특히, 습식 화학 에칭, 습식 화학 침착 및 전기도금을 하는것은 다수의 기판을 욕조에 넣을 수 있는 것 만큼 이러한 관점에서 유리한 과정이다. 기판을 이들의 제 1 면에서 아래로 놓는 것은 필요하지 않다. 에칭 마스크는 어떤 다른 동작이 실행되기 전에 기판의 제 2 면에 제공될 수 있다. 이와 함께, 오염과 손상이 방지된다. 배선 패턴을 정의하기 위한 마스크는 수직 상호접속부가 채워진 후, 그리고 제 1 면상에서 실행되는 처리가 실질적으로 완료된 후에 제공될 수 있다. 그 다음 제 1 면은 보호 층에 의해 커버되는 것이 바람직하다.
본 발명의 전자 장치, 조립체 및 방법의 이러한 특징과 다른 특징은 도면을 참조하여 상세히 설명될 것이다.
도 1은 전자 장치의 제 1 실시예의 개략적인 단면도,
도 2a 내지 도 2d는 본 발명의 방법의 제 1 실시예의 네 국면의 단면도,
도 3a 내지 도 3e는 본 발명의 방법의 제 2 실시예의 다섯 국면의 단면도,
도 4a 내지 도 4e는 본 발명의 방법의 제3 실시예의 다섯 국면의 단면도,
도 5 내지 도 7은 본 발명의 장치를 포함하는 조립체의 다른 실시예들을 도시하는 도면.
도면은 개략적이며 실제 축척대로 그려진 것은 아니다. 또한, 여러 다른 도면에서 동일한 참조부호는 동일한 또는 유사한 구성요소를 지칭하는 것으로 사용된다.
도 1은 본 발명의 전자 장치(100)의 제 1 실시예의 단면도를 도시한다. 전자 장치(100)는 제 1 면(1)과 이와 마주하는 제 2 면(2)을 갖는 기판을 포함한다. 수직 트렌치 커패시터(20)는 수직 상호접속부와 더불어 제 1 면(1)에서 노출되어 존재한다. 본 실시예에서, 수직 상호접속부(30) 및 커패시터(20)는 다수의 트렌치(21, 311, 312, 313)를 포함한다. 그러나, 비록 매우 바람직하지만, 이것은 원칙적으로 필요하지는 않다. 수직 상호접속부(30)는 제 1 부분(31)과 더 넓은 크기의 제 2 부분(32)을 포함한다. 아래의 설명으로부터 명백해지는 바와 같이, 제 1 부분(31)은 제 1 면(1)으로부터 이방성 에칭에 의해 만들어지며, 제 2 부분(32)은 제 2 면(2)으로부터 에칭, 및 특히 습식 화학 에칭에 의해 만들어진다. 전자 장치(100)는 트렌치(21, 31, 32)에서 뿐아니라, 제 1 면(1) 및 제 2 면(2)의 표면에서 한쌍의 층을 포함한다. 본 도면에서 도시되지 않은 제 1 도전성 표면(22)은 수직 트렌치 커패시터(20)의 하부 전극을 구성한다. 유전체 물질의 층(11)은 거의 전체 표면에 존재하는 것으로 도시된다. 유전체 물질의 층(11)의 상부에는 도전성 물질의 층(12)이 존재한다. 이 층은, 예를 들면, 폴리실리콘이지만, 이와 달리 구리, 졸-겔 침착된 은(Ag), 알루미늄과 같은 다른 물질일 수도 있다. 제 1 면 상에서 커패시터(20) 및 상호접속부는 다른 AlCu의 금속화를 가지고 있다. 층들(12 및 13)은 상호접속층으로 사용될 수 있으며 절연층에 의해 소정 위치에서 서로 분리되어 있을 수도 있다. 상호접속부의 제 2 부분(32)은 층(14), 본 실시예에서는 전기도금된 구리로 커버된 표면을 가지고 있다. 구리는 기판의 제 2 면(2) 상에서 연장하며 배선 패턴을 형성한다. 층(14)은 상호접속부(30)의 제 2 부분을 채울 수도 있다.
도 2는 본 방법의 제 1 실시예의 네 국면의 단면도를 도시한다. 본 방법의 제 1 실시예는 최소한의 변경으로 제 1 실시예의 장치(100)를 만든다.
도 2a는 본 발명의 제 1 국면을 도시하는 것으로, 제 1 면으로부터 에칭한 후 시작했다. 본 발명에서는 건식 에칭을 사용했다. 커패시터의 구역에서 3.5 ㎛ 이격되고 1.5㎛ 직경의 원형 개구를 가지며, 수직 상호접속부의 구역에서 14㎛ 이격되고 10㎛ 직경의 원형 개구를 갖는 마스크를 사용했다. 마스크는 다량의 1㎛ 열산화물과 1.3㎛ 포토레지스트를 포함했다. 150mm 직경의 기판을 이용하여 웨이퍼 레벨에서 건식 에칭을 실행했다. 웨이퍼의 저항율은 1000-1500Ωcm의 저항율을 갖는 기판에서 고-저항 구역(18, 19)을 제외하고 대략 1 내지 5mΩcm였다. 웨이퍼는 STS의 ASETM ICP(Inductively Coupled Plasma) 반응기에서 실온으로 에칭하였다. 전형적인 에칭 조건은 12 내지 16mTorr 압력과 20℃ 척 온도였고, 이 조건하에서 대략 0.6㎛/min의 에칭율을 산출하였다. 이 공정에 따르면, 거대기공 구조(macropore structures)는 둥그런 바닥과 97% 이상의 기공 깊이 균일도를 갖는 유연 기공 벽으로 특징된다. 1.5㎛ 직경의 마스크 개구를 이용하여 트렌치(21)를 40㎛의 깊이와 2㎛의 직경으로 만들었다. 10㎛ 직경의 마스크 개구를 이용하여 트렌치(311, 312, 313)를 200㎛의 깊이와 12㎛의 직경으로 만들었다. 기공의 깊이는 언더에칭 때문에 마스크 개구보다 약간 크다. 그래서, 마스크의 개구들의 차이는 기공 깊이의 차이를 만들었고, 이러한 현상을 본 발명에서 효과적으로 이용했다.
도 2b는 본 방법의 제 1 실시예의 제 2 국면을 도시한다. 에칭 후, 에칭 마스크를 제거했고, 다른 마스크를 형성했다. 이 마스크, 예를 들면, 질화물을 통하여 이식(implantation) 단계를 실행했다. 이러한 이식 단계는 트렌치(21)에서 제 1 도전성 표면(22)을 형성했다. 마스크 레이아웃은 평면 커패시터의 하부 전극으로서 사용될 도전성 표면(42)도 형성되도록 했다. 고-저항 구역(18)은 가능한 많은 기생 전류를 방지하기 위하여 도전성 표면(22)과 표면(42)와의 사이에 존재한다. 또한, 제 1 도전성 표면(22)의 전기 접속을 가능하도록 패드(23)는 도전성 표면(22)과 함께 규정된다. 사전에 침착된 다공성 실리케이트 유리 층으로부터 P 비확산(indiffusion)을 사용했다. 그 다음 실리케이트 유리 층을 1% (v/v) HF에서 습식 에칭으로 제거했다.
도 2c는 본 방법의 제 1 실시예의 제3 국면을 도시한다. 제3 국면의 제 1 단계에서, 수직 상호접속부(30)를 습식화학 에칭에 의해 기판(10)의 제 2 면(2)으로부터 개방했다. 이로써 상호접속부(30)의 제 2 부분(32)이 형성되었다. 이때 KOH 에치를 사용했다. 상호접속부의 개방에 대한 다른 방법은 파워 블라스팅 또는 레이징을 포함한다. 이곳에 포토리소그라피 마스크를 기판의 제 2 면 상에 제공했다. 같은 단계에서 기판(10)의 제 2 면(2) 상에서 톱 선(saw lane)이 규정될 수 있음이 관찰된다. 이것은 기판을 개별 소자들로 분리하는 것을 간략화하여, 소잉(sawing)과는 다른 방법을 사용할 수 있도록 한다.
제 2 부분(32)의 형성 이후, 유전체 층(11)을 침착했다. 본 실시예에서, 유전체 층(11)은 LPCVD TEOS에 의해 침착된 열산화물(5 nm), LPCVD 질화물(20 nm) 및 산화물 층(5 nm)으로 이루어진 공칭 30 nm 'ONO' 유전체 층 스택이었다. 이 층을 마스크 없이 침착했고, 전자 장치의 전체 표면을 유전체 층(11)으로 커버했다.
다른 실시예에서, 수직 상호접속부(30)는 습식 화학 에칭에 의해 개봉되지 않고, 기판의 일부를 제거하는 식으로 제거했다. 이것은 그라인딩 및/또는 화학-기계적 폴리싱에 의해 성취될 수 있다. 그라인딩 및/또는 폴리싱 동작은 트렌치(311-313)를 희생층, 특히 본질적으로 알려진 스핀-온-글래스 물질로 채우는 것도 병행하는 것이 바람직하다. 이로써 수직 상호접속부(30)를 개봉하기 전에 기판(10)의 제 1 면(1) 상에 박막 구조를 완성하게 되며, 이와 동시에 제 1 면(1)은 비교적 평편한 표면을 갖는다. 제 2 면으로부터 수직 상호접속부(30)를 개봉한 후, 에칭 처리로 스핀-온-글래스 물질을 제거할 수 있으며, 상호접속부(30)의 제 1 부분(31) 및 제 2 부분(32)은 도전성 물질로 채워질 수 있다.
도 2d는 후속단계에서 유전체 층(11)이 부분적으로 에칭되고, 도전성 물질의 층이 제공되어 평면 커패시터(40)의 상부 전극(44), 수직 커패시터(20)의 제 2 도전성 표면(24), 제 1 도전성 표면(23)과의 접점(25) 및 수직 상호접속부(30)의 제 1 부분(31)에 채운 것을 규정한 이후의 장치(100)를 도시한다. 본 실시예에서, 제 위치에 도핑된 n-형 폴리실리콘의 0.5 ㎛ 두께의 도전성 층을 사용했다. 이것은 LPCVD에 의해 SiH4 및 희석한 PH3 로부터 침착하였다. 1000 ℃에서 30분 간 퍼네이스 어닐(furnace anneal) 단계를 거친 후, 폴리실리콘의 전도도는 대략 1 mΩ/cm 이 된다. 수직 상호접속부(30)의 제 1 부분(31)에 평행한 트렌치들(311, 312, 313)을 사용한 것 때문에, 전도도가 너무 높은 임피던스로 이르게 하지는 못한다. 트렌치(311, 312, 313)는 채워진다. 이러한 충진 공정에서, 폴리실리콘이 먼저 측벽 상에 침착되고, 역동적 형태(kinetic regime)로 성장한다. 비록 명료하게 도시되지는 않지만, 폴리실리콘 층(11)은 기판의 제 2 면(2) 상에서 배선 패턴을 위한 시드 층으로서 사용된다. 이러한 배선 패턴은 이후의 전기도금에 의해 성장한다. 이와 달리, 폴리실리콘을 상호접속부(30)의 제 1 부분(31)에서도 시드 층으로 사용할 수도 있다. 시드 물질이 트렌치들의 끝부분에서만 존재할 지라도, 제 1 부분에서의 트렌치(311, 312, 313)는 완전히 충진될 것이다.
산화물의 스택 대신, 질화물 및 산화물, 기타 다른 물질 또는 이들의 조합을 유전체 물질로서 형성할 수도 있다. 이러한 물질은 단층 산화물, 또는 질화물 등일 수 있고, 산화 탄탈륨 또는 산화 하프뮴과 같은 보다 높은 유전체 상수를 갖는 물질일 수 있다. 이들 층은 (저압) 화학 기상 증착으로 적절히 형성될 수 있다. 이러한 기술에 따라, 마스크에 의해 커버하지 않는 한, 원하는 물질로 최종 표면이 형성된다. 이와 다른 방법으로 졸-겔 처리를 포함하는 습식 화학 증착법이 사용된다. 접착성을 개선하기 위하여 열산화물과 같은 산화물 층을 기판에 형성하는 것도 바람직하다. 또 다른 대안으로는 약 15 nm의 단일 질화물 층을 30 nm 두께의 스택 대신에 사용하는 것이다. 이것은 캐패시턴스 밀도를 30 내지 90 nF/mm2 로 증가시키지만, 항복 전압은 25 내지 7V로 줄어든다.
도 3은 본 발명의 방법의 제 2 실시예의 다섯 국면의 단면도를 도시한다. 제 1 실시예와 대조적으로, 본 방법의 제 1 단계는 상호접속부(30)의 제 2 부분(32)을 기판(10)의 제 2 면에 제공한다는 것이다. 이것은 이러한 제 1 단계 이후, 본 방법의 마지막 단계에서 배선 패턴(14)을 제공하기 전까지, 기판의 제 2 면(2) 상에서 더 이상 아무런 포토리소그라피 단계가 필요없다는 주요한 장점을 갖는다. 명료성을 기하기 위하여, 수직 커패시터의 트렌치(21)는 본 도면에서 표시되지 않는다.
도 3a는 기판(10)의 제 2 면(2)에 상호접속부(30)의 제 2 부분(32)을 제공한 이후에 형성된 구조를 도시한다. 이 경우, 이것은 기판(10)의 모든 면에 산화물 및 질화물의 마스크(51)를 먼저 제공함으로써 실행되며, 그 다음, 기판(10)의 제 2 면(2) 상에 희망하는 패턴에 따라 마스크(51)를 패터닝하고 마지막으로 실리콘 기판(10)을 KOH로 습식 화학 에칭한다.
도 3b는 본 방법의 두 국면의 결과를 도시한다. 본 방법에서, 마스크(51) 또는 적어도 그의 질화물 층은 기판(10)의 제 1 면(1)으로부터 패턴되며, 고-저항 기판 구역(미도시)을 규정하기 위하여 사용된다. 이후, 하드 마스크(52)가 기판(10)의 제 1 면(1) 상에 형성되고 패턴되어 상호접속부(30)의 제 1 부분(31)을 규정하게 된다.
도 3c는 본 방법의 세 국면의 결과를 도시한다. 첫번째로, 기판(10)은 마스크를 통하여 제 1면으로부터 에칭된다. 이러한 에칭은 건식 에칭과 습식 화학 에칭으로 실행된다. 수직 커패시터를 규정하기 위하여 트렌치를 에칭하는 것과 동일한 단계에서 에칭을 실행하는 것이 바람직하다. 그러나, 이것은 필수적인 것은 아니다. 이후, 본 방법의 제 1 실시예에 대하여 앞에서 개시한 방법으로 도전성 표면이 제공된다. 그 다음 마스크(51)만이 제거되고 유전체 층이 마스크 없이 제공된다. 이후, 도전성 물질, 본 실시예에서는 폴리실리콘의 층 (12)이 침착되고 희망하는 패턴에 따라서 에칭된다.
도 3d는 본 방법의 네 국면의 결과를 도시한다. 접점 윈도우가 기판(10)의 제 1 면(1) 상에서 유전체 층(11)에서 에칭되었다. 두꺼운 유전체 층(15), 본 실시예서는 TEOS를 윈도우의 부분에 침착했다. 이후, 금속의 패턴화된 층(13)을 침착했고, TEOS 층이 없는 영역을 남겨놓았다.
도 3e는 후속 단계 후의 다섯 국면의 결과를 도시한다. 전기 절연 물질의 패턴화된 층(16)을 제공한 후, 전도성 물질의 패턴화된 층(17)을 제공했다. 이러한 제 2 패턴화된 층(17), 예를 들면, AlSiCu는 고품질의 인덕터를 규정하기 위하여 상당한 두께, 예를 들면 1-4 미크론의 두께를 갖는다. 층(15, 16)의 절연 물질의 패턴은 기계적인 지지체로서 작용하여, 제 2 금속 층(13)에 가로놓이는 영역이 본드 패드(28)로서 사용될 수 있게 한다. 그 다음, 완성된 구조는 보호(passivation) 층(29), 예를 들면, 본드 패드(28)의 영역에서 국부적으로 제거될 질화 실리콘으로 커버된다. 이후 기판(10)은 제 2 면(2)으로부터 그라인딩함으로써 얇아진다. 이 과정은 물론 필요한 단계임을 의미하지는 않는다.
도 4는 본 발명의 방법의 제3 실시예의 다섯 국면의 단면도이다. 이 방법에 따르면, 기판(10)의 제 1 면(1)이 수직 커패시터(20)를 갖는 반면, 반도체 장치(50)는 기판의 제 2 면(2)에서 규정된다.
도 4a는 본 방법의 제 1 국면을 도시한다. 제 1 국면은 반도체 장치(50), 예를 들면, 완전 처리된 집적 회로를 가지고 시작한다. 기판(10)은 개개 트랜지스터용 채널로서 작용하는 p-웰이 규정된 p-형 에피택셜 층을 갖는 제 2 면(2) 상에서 제공된 n-형 기판이다. 제 2 면(2)으로부터 n-형 기판층에 까지 n+ 연결이 이루어진다. 이러한 기판 층은 40 ㎛보다 큰 두께를 갖는 것이 바람직하며, 적어도 70 ㎛ 보다 큰 두께인 것이 더욱 바람직하다. 수직 커패시터의 효과적인 에칭을 가능하도록 하기 위하여 n-형 층은 제 2 면에서 n+ 층을 갖고 있다. 기판(10)의 제 2 면(2)은 임시 캐리어(carrier)에 의해 보호된다. 이것은 UV 배출 접착제로 부착된 유리층일 수 있다. 그러나, 이와 달리, 이것은 두개 층으로 된 스택, 예를 들면, 1 미크론 두께의 산화물 층 및 1-10 마크론 두께의 포토레지스트 층일 수 있다. 이러한 스택은 도 1a에 도시된 바와 같이, 기판의 모든 면에 존재할 수 있다. 이러한 임시 캐리어는 건식 에칭에 필요한 압력차를 견디는 기능 또는 습식 화학 에칭에 대한 조건을 규정하는 기능을 갖는다. 수직 트랜치 커패시터의 제 1 도전성 표면을 만들기 위하여, 에칭 마스크는 희망하는 이식 단계를 제공하는데 제공된다.
도 4b는 제 1 및 제 2 트렌치(21, 31)를 형성한 후의 결과를 도시한다. 피치의 차이로 인하여, 기공의 깊이가 조절된다.
도 4c는 에치 마스크를 제거한 후 및 유전체 층(11)을 제공한 후의 결과를 도시한다. 에치 마스크를 제거하면 제 2 트렌치(21)의 개구를 수직 상호접속부(30)에 효과적으로 제공할 수 있다. 유전체 층(11)은 제 1 트렌치(21) 및 제 2 트렌치(12) 둘다에서 제공되며, 수직 커패시터(20)의 유전체로서 및 수직 상호접속부(20)의 절연체로서 이용된다. 완전 처리된 집적회로에 비추어, 어떠한 열산화물도 유전체 층의 부분으로 사용되지 않는다. 그 대신, LPCVD 산화물층을 형성한다. 이후 이러한 LPCVD 산화물은 집적 회로(50)의 본드 패드를 개방하기 위하여 국부적으로 제거된다.
도 4d는 본 실시예에서 TiN의 층인 제 2 도전성 표면(12)의 제공 이후의 결과를 도시한다. 이 층(12)은 시드 층으로서 사용된다. 도전성 산화물의 졸-겔 침착 또는 Ag의 졸-겔 침착과 같은 다른 침착 기법을 시드 층으로 사용한다.
도 4e는 전기도금 후의 결과를 도시한다. 희망하는 배선 패턴을 규정하기 위하여 마스크가 사용된다. 트렌치(21, 31)에 도전성 층(13)이 제공된다. 이후, 마스크 아래의 시드 층의 부분이 제거된다. 결과적인 장치는 스마트 카드에 집적하는데 매우 적합하다.
도 5, 6, 및 7은 본 발명에 따른 조립체의 세가지 실시예들의 개략적인 단면도이다. 도 5는 장치(100), 리드프레임(310) 및 반도체 장치(200)를 포함하는 조립체(300)를 도시한다. 조립체는 반도체 장치(200)가 전자 장치(100)를 통하여 리드프레임(310)에 연결되는 이중 플립 칩 구조를 이용한다. 장치들(100)과 (200)과의 사이의 범프(201)는, 예를 들면, 금 범프이며, 리드프레임(310)의 리드(311)와 장치(100) 사이의 범프(301)는, 예를 들면, SAC(주석- 은- 구리 합금)의 솔더 범프이다. 반도체 장치(200)은 리드프레임(310)의 히트 싱크에 직접, 열적으로 연결된다.
이러한 시스템은 다음 방법으로 조립된다. 금속을 장치(100)와 액티브 장치(200)의 본드 패드 영역에 형성한다. 장치(100)는 본드 패드의 상부에 Ni 또는 TiW 층과 같은 언더필(underfill) 금속을 갖는다. 금속은 열 압축 처리로 결합된다. 이후, 장치(100)와 액티브 장치(200) 사이의 영역을 채우기 위하여 언더필 물질이 제공된다. 이러한 언더필은 습기 및 다른 화학 오염에 대한 잘 알려진 보호 층으로 작용한다. 리드프레임(210)은 제 1 및 제 2 구리(Cu) 도전성 층을 포함한다. 리드프레임(210)은 세미 에칭 기술을 이용하여 먼저 제 1 면에서, 그리고 나서 제 2 면 또는 다른 방법으로 에칭함으로써 형성된다. 이로써 히트 싱크(312) 및 리드(311)가 만들어지며, 이 히트 싱크(312)는 접점 표면에도 있다. 히트 싱크(312)는 네개의 와이어에 의해 리드프레임(310)의 나머지와 관습적으로 연결된다. 리드프레임(311)의 아래에는 몰딩 물질로 채워진 개방된 공간이 있다. 이것은 몰딩 물질에 리드프레임의 기계적인 지지를 제공한다. 히트 싱크(312) 상에 도전성 접착제, 예를 들면, 은 함유 유리 에폭시 접착제가 도포된다. 솔더 도트(solder dots)는, 예를 들면, 스텐실로 인쇄함으로써 리드(311)에 제공된다. 땜납은 96% Sn, 3% Ag, 대략 0.5% Cu를 포함하는 저용융 SAC 땜납이다.
일례에서, 범프(201)와 함께 액티브 장치(200)는 150±15 ㎛의 두께를 갖는다. 리드프레임(310)의 층은 70±20 ㎛의 두께를 가지며, 장치(100)에 대한 히트 싱크(312)의 위치에는 약 20 ㎛의 여유가 있다. 최대로 약 55 ㎛ 퍼진다. 이렇게 퍼지는 것은 솔더 볼 및 솔더 도트를 다시 녹이고, 예를 들면, 약 20 ㎛의 얇은 접착 층에서 살짝 걷어 제거할 수 있다. 100-150 ℃로 열처리하여 도전성 접착제를 경화시킨 후, 접착 층이 수축할 때 리드프레임(310)의 히트 싱크(312)가 풀업된다(pulled up). 그 결과 압력이 떨어진다. 범프(201)를 리플로우 온도를 넘어가도록 하여 결과적인 응력이 완화된다. 이러한 방식으로 범프(201, 301)가 왜곡될 수 있고 특히 평편해진다.
다른 실시예와 달리, 장치(100)의 제 2 면(2)에는 외부 캐리어에 연결하기 위한 접촉 패드가 제공되지 않는다. 이러한 구성에 수직 상호접속부(300)는 전자 장치(100)의 제 2 면(2)에 열 경로를 제공한다. 이것은 장치(100)의 열 퍼짐 기능을 개선한다. 비록 도시하지는 않았지만, 장치(100)의 제 2 면(2)에 리드프레임(310)과의 연결을 제공하는 것이 바람직하다. 이와 달리 또는 추가로, 수직 상호접속부(30)는 접지용으로 사용된다. 비록 두개의 수직 상호접속부(30)가 추가적인 저항을 접지에 제공하지만, 이러한 접지의 구성은 장치의 어느 곳에서도 접지가 동일한 전위를 갖고 있다고 가정할 수 있는 장점을 갖는다. 수직 커패시터(미도시)는 반도체 장치(200)와 면하는 장치(100)의 제 1 면(1) 상에 제공된다.
도 6은 조립체(300)의 다른 실시예를 도시한다. 이 실시예에는 한개 이상의 장치(200)가 전자 장치(100)에 조립된 멀티칩 모듈의 실제적인 장점을 갖는다. 이 전자 장치(100)는 조립체(300)의 캐리어로서 작용한다. 상이한 높이의 장치(200)가 포함될 수 있다는 것과, 장치(200)를 개개의 히트 싱크(312) 또는 하나의 공통 히트 싱크(312)에 동시적으로 부착할 필요가 없다는 것이 장점이다. 또한, 본 실시예의 조립체(300)는 리드프레임이 없는 칩 스케일 패키지이며, 이것은 다이 레벨이 아닌 웨이퍼 레벨에 제공될 수 있다. 이에 따라 상당한 비용이 절감된다. 그러나, 본 실시예의 단점은 열확산 가능성이 줄어든다는 것이다. 비록 도시하지 않았지만, 장치(100)의 제 2 면 상의 히트 싱크(180)가 외부 캐리어에 열을 전달하기 위한 솔더 볼 또는 다른 수단을 갖도록 하는 것이 바람직하다.
도 7은 조립체(300)의 다른 실시예를 도시한다. 이 실시예는 도 6의 실시예보다 더 진보한 버전이다. 장치(200)가 장치(100)의 제 1 면(1)과 제 2 면(20) 모두에 부착된 것이 다른 특징이다. 원한다면, 도 5에 도시된 바와 같이 히트 싱크를 갖는 리드프레임이 사용될 수 있다.

Claims (19)

  1. 반도체 기판을 포함하는 전자 장치로서,
    상기 반도체 기판은 제 1 면 및 제 2 면을 구비하고, 상기 반도체 기판에 커패시터 및 상기 커패시터가 존재하는 상기 제 1 면으로부터 상기 제 2 면으로 상기 기판을 통과해 연장되는 수직 상호접속부가 제공되되,
    상기 커패시터는 다수의 트렌치가 제공된 수직 트렌치 커패시터이고,
    상기 다수의 트렌치 내에는 제 1 도전성 표면과 제 2 도전성 표면 사이에 유전체 물질의 층이 존재하며,
    상기 유전체 물질의 층은 상기 기판과 상기 수직 상호접속부 사이에서 절연체로서도 사용되는
    전자 장치.
  2. 제 1 항에 있어서,
    상기 수직 상호접속부는 제 1 부분과 제 2 부분을 구비하되, 상기 제 1 부분은 상기 기판의 상기 제 1 면 상에서 노출되고, 상기 제 2 부분보다 더 좁으며, 실린더 형상을 갖는
    전자 장치.
  3. 제 1 항에 있어서,
    상기 수직 상호접속부의 상기 트렌치는 도전성 물질(electrically conductive material)로 충진되는
    전자 장치.
  4. 제 2 항에 있어서,
    상기 수직 상호접속부는 상기 기판을 통과하는 다수의 병렬 스루-홀(through-hole)을 포함하며, 각각의 스루-홀은 도전성 물질로 충진되는
    전자 장치.
  5. 제 1 항에 있어서,
    상기 제 2 면 상에는 외부 캐리어로의 연결을 위한 접촉 패드가 존재하고,
    제 1 수직 상호접속부는 접지용으로 사용되며,
    제 2 수직 상호접속부는 신호 전달용으로 사용되는
    전자 장치.
  6. 제 5 항에 있어서,
    상기 제 1 수직 상호접속부 및 상기 제 2 수직 상호접속부는 동축 구조(coaxial structure)를 형성하도록 설계되는
    전자 장치.
  7. 제 1 항에 있어서,
    상기 기판의 상기 제 2 면 상에 집적 회로가 규정되는
    전자 장치.
  8. 제 1 항에 있어서,
    상기 기판은 상기 수직 커패시터에 인접하게 존재하고 기생 전류에 대한 보호의 역할을 하는 고-저항 구역(high-ohmic zone)을 포함하는
    전자 장치.
  9. 제 1 항에 있어서,
    상기 기판의 상기 제 1 면 상에 평면 커패시터가 존재하며, 상기 평면 커패시터는 상기 수직 커패시터와 동일한 유전체 물질의 층을 포함하는
    전자 장치.
  10. 제 1 항 내지 제 9 항 중 어느 한 항의 전자 장치 및 반도체 장치를 포함하는 조립체로서,
    상기 반도체 장치는 상기 기판의 상기 제 1 면 상에 존재하는 본드 패드에 전기적으로 접속되는
    조립체.
  11. 제 1 면 및 제 2 면을 구비하고, 커패시터 및 상기 커패시터가 존재하는 상기 제 1 면으로부터 상기 제 2 면으로 연장되는 수직 상호접속부가 제공되는 반도체 기판을 포함하는 전자 장치를 제조하는 방법으로서,
    상기 기판 내에 제 1 트렌치를 제공하는 단계 -상기 제 1 트렌치 제공 단계는 상기 기판의 상기 제 1 면으로부터 에칭하는 단계를 포함함- 와,
    상기 기판의 일 면으로부터 에칭하여 상기 기판 내에 제 2 트렌치를 제공하고, 상기 기판의 반대쪽 면으로부터 상기 기판의 물질을 제거하여 상기 제 2 트렌치를 개방시키는 단계와,
    상기 제 1 트렌치에 도전성 표면을 제공하는 단계와,
    상기 기판 상에 유전체 물질의 층을 형성하여, 적어도 상기 기판의 상기 제 1 면과 상기 제 1 트렌치 및 상기 제 2 트렌치의 내부 면을 커버하는 단계와,
    상기 제 1 트렌치 및 상기 제 2 트렌치 내에 도전성 물질을 형성하는 단계를 포함하되,
    상기 제 1 트렌치의 도전성 물질과 상기 유전체 물질의 층 및 상기 도전성 표면은 함께 상기 커패시터를 형성하며, 상기 제 2 트렌치의 도전성 물질은 상기 수직 상호접속부를 형성하는
    전자 장치 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 트렌치 및 상기 제 2 트렌치는 단일 단계에서 에칭되고, 상기 제 1 트렌치는 스루-홀에 이르는 상기 제 2 트렌치보다 더 작은 직경을 가지며, 그 결과 상기 제 2 트렌치는 상기 제 1 트렌치보다 상기 기판 내로 더 연장하고, 상기 제 1 트렌치 및 상기 제 2 트렌치는 내부 면을 구비하는
    전자 장치 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 2 트렌치 내에 도전성 물질을 형성하는 단계는 시드 층을 형성하는 단계와 전기 도금 단계를 포함하는
    전자 장치 제조 방법.
  14. 제 12 항에 있어서,
    상기 수직 상호접속부로서 단일의 수직 상호접속부를 형성하도록 다수의 상기 제 2 트렌치가 이웃하고 서로 상호접속되는
    전자 장치 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 1 및 제 2 트렌치 내에 형성된 상기 도전성 물질은 폴리실리콘인
    전자 장치 제조 방법.
  16. 제 11 항에 있어서,
    상기 기판의 물질을 제거하여 상기 제 2 트렌치를 개방시키는 단계는, 공동(cavity)을 형성하기 위한 습식 화학 에칭 단계를 포함하되, 상기 공동은 상기 제 2 트렌치보다 더 큰 직경을 갖는
    전자 장치 제조 방법.
  17. 제 11 항에 있어서,
    상기 제 2 트렌치는 상기 제 1 트렌치를 제공하기 전에 상기 기판의 상기 제 2 면으로부터 습식 화학 에칭을 통해 형성되며, 상기 제 2 트렌치는 공동으로서 형성되고 상기 제 1 트렌치보다 더 큰 직경을 갖는
    전자 장치 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 2 트렌치는 상기 제 1 트렌치의 에칭 단계와 동일한 단계에서 에칭됨으로써 개방되는
    전자 장치 제조 방법.
  19. 삭제
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