CN114388472A - 半导体元件、半导体组件及其制备方法 - Google Patents

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Abstract

本公开提供一种半导体元件、一半导体组件及该半导体组件的制备方法。该半导体元件包括一基底；一导电特征，位在该基底中；一绝缘衬垫，位在该基底与该导电特征之间；以及一主要部件，位在该基底中。该导电特征具有第一到第三区块。该第一区块具有一均匀的第一临界尺寸，其中该主要部件设置在该第一区块周围。该第二区块具有一均匀的第二临界尺寸，该第二临界尺寸是大于该第一临界尺寸。该第三区块插置在该第一区块与该第二区块之间，并具有多个变化的第三临界尺寸。

Description

半导体元件、半导体组件及其制备方法
技术领域
本申请案主张2020年10月22日申请的美国正式申请案第17/077,842号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开是关于一种半导体元件的导电特征及其制备方法。特别是，本公开提供一种半导体元件与半导体组件的具有非均匀临界尺寸的导电特征及其制备方法。
背景技术
自从集成电路发明以来，由于各种电子部件(意即晶体管、二极管、电阻器、电容器等)的整合密度不断改善，半导体产业是经历了持续的快速增长。在大多数情况下，整合密度的这种改善是来自最小特征尺寸中的重复缩减，以允许在一给定的芯片面积中整合进更多的部件。
这些整合的改进本质上是为二维(2D)，因为所述整合的部件所占用的体积，基本上是位在半导体晶圆的表面上。微影技术(lithography)的显著改善，是导致2D集成电路的形成的显著改善。然而，由于部件尺寸的缩减，所以所述集成部件的多个导电垫与多个凸块之间的接触面积减小，而容易发生所述凸块与导电垫的分层(delamination)，借此，对半导体元件的电子效能(electrical performance)以及可靠度(reliability)产生不利影响。
上文的「先前技术」说明仅是提供背景技术，并未承认上文的「先前技术」说明揭示本公开的标的，不构成本公开的先前技术，且上文的「先前技术」的任何说明均不应作为本案的任一部分。
发明内容
本公开的一实施例提供一种半导体元件。该半导体元件包括一基底、一导电特征、一绝缘衬垫以及一主要部件。该导电特征设置在该基底中，并包括一第一区块、一第二区块以及一第三区块。该第一区块具有一均匀第一临界尺寸，以及该第二区块具有一均匀第二临界尺寸，该第二临界尺寸大于该第一临界尺寸。该第三区块插置在该第一区块与该第二区块之间，并具有多个变化的第三临界尺寸。该绝缘衬垫覆盖该导电特征的一周围；以及该主要部件，设置在该基底中，并设置在该第一区块周围。
在一些实施例中，该第三区块的该第三临界尺寸在距该第一区块的距离增加的位置处逐渐增加，并在距该第二区块的距离增加的位置处逐渐减小。
在一些实施例中，该导电特征的该第一区块具有一第一高度，该导电特征的该第二区块具有一第二高度，该导电特征的该第三区块具有一第三高度，该第二高度大于该第一高度，该第三高度小于该第一高度。
本公开的另一实施例提供一种半导体组件。该半导体组件包括一第一半导体元件、一第二半导体元件、一导电特征以及一绝缘衬垫。该第一半导体元件包括一导电垫；以及该第二半导体元件垂直地堆叠在该第一半导体元件上。该导电特征穿经该第二半导体元件，并包括具有不同临界尺寸的一第一区块以及一第二区块。该第一区块接触该导电垫并具有一第一临界尺寸；以及该第二区块连接到该第一区块，并具有一第二临界尺寸，该第二临界尺寸大于该第一临界尺寸。该绝缘衬垫插置在该第二半导体元件与该导电特征之间。
在一些实施例中，该导电特征还包括一第三区块，插置在该第一区块与该第二区块之间，并具有多个变化的第三临界尺寸。
在一些实施例中，该导电特征的该第三区块的该第三临界尺寸在距该第一区块的距离增加的位置处逐渐增加，并在距该第二区块的距离增加的位置处逐渐减小。
在一些实施例中，该第二半导体元件包括一基底、多个主要部件以及一隔离层。所述主要部件设置在该基底中，并设置在该第一区块周围；以及该隔离层是囊封所述主要部件。该导电特征的该第一区块的一部分、该第二区块以及该第三区块是位在该基底中，以及该导电特征的该第一区块的另一部分是穿过该隔离层。
在一些实施例中，该导电特征的该第一区块位在该基底中的该部分是具有一第一高度，该导电特征的该第二区块具有一第二高度，该导电特征的该第三区块具有一第三高度，而该第二高度大于该第一高度，该第三高度小于该第一高度。
在一些实施例中，该第一高度与该第三高度的一总数是小于该第二高度。
在一些实施例中，该半导体组件还包括一钝化层，是罩盖该基底，其中该导电特征的该第二区块的一部分是被该钝化层所围绕。
在一些实施例中，该半导体组件还包括一接合层，是夹置在该第一半导体元件与该第二半导体元件之间，其中该导电特征的该第一区块穿经该接合层而接触该导电垫。
本公开的另一实施例提供一种半导体组件的制备方法。该制备方法包括将一第一半导体元件以及一第二半导体元件接合在一起；执行一第一循环制程(cyclic process)，以产生多个第一凹陷在该第二半导体元件的一基底中，所述第一凹陷是相互连通，其中所述第一凹陷具有一第一宽度；执行一第二循环制程，以经由所述第一凹陷产生多个第二凹陷，所述第二凹陷是相互连通，其中所述第二凹陷具有一第二宽度，该第二宽度小于该第一宽度；形成一绝缘衬垫在该基底经由所述第一及第二凹陷而暴露的一些部分上；以及沉积一导电材料在涂布有该绝缘衬垫的所述第一与第二凹陷中。
在一些实施例中，所述第一凹陷是利用交错一沉积步骤以及一蚀刻步骤的该第一循环制程所产生，以及所述第二凹陷是利用包括一第一沉积步骤、一第二沉积步骤以及一蚀刻步骤的一顺序所产生。
在一些实施例中，在该第二循环制程中用于蚀刻该基底的该蚀刻步骤的一持续时间(time duration)，是小于在该第一循环制程中用于蚀刻该基底的该蚀刻步骤的一持续时间。
在一些实施例中，该制备方法还包括在该基底上执行一移除制程，以移除在该第一与第二循环制程的各蚀刻步骤期间所产生的一扇形图案，借此形成穿经该基底的一沟槽，该沟槽具有一非均匀宽度。
在一些实施例中，该基底通过该沟槽而暴露的一部分是包括一第一垂直表面、一第二垂直表面以及一倾斜表面，该倾斜表面是连接该第一垂直表面与该第二垂直表面。
在一些实施例中，该制备方法还包括：沉积一钝化层在该第二半导体元件上；以及在执行该第一循环制程之前，产生一开孔在该钝化层中；其中，该基底经由该开孔进行蚀刻，以产生所述第一与第二凹陷
在一些实施例中，该第一半导体元件与该第二半导体元件的接合是包括：分别沉积多个介电膜在该第一半导体元件与该第二半导体元件上；安装该第二半导体元件到该第一半导体元件上，以使所述介电膜接触；以及执行一退火制程，以熔融所述介电膜，借此形成用于连接该第一与第二半导体元件的一接合层；其中，在形成该绝缘衬垫之前，移除该接合层在所述第一与第二凹陷下方的一部分，以暴露该导电垫。
在一些实施例中，执行该第一循环制程直到该基底蚀刻到一选定深度(selecteddepth)为止，以及一旦连接的所述第一与第二凹陷穿经该基底，则完成该第二循环制程，其中该第二凹陷具有一预设深度(default depth)，该预设深度小于该选定深度。
由于该半导体组件与该半导体元件的架构缩减在各主要部件(main components)附近中的该导电特征的占用面积(footprint)，借此增加设置导电特征的该基底的面积利用率(area utilization)。
上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件。
图1例示本公开一些实施例的一电子系统的剖视示意图。
图2例示本公开一些实施例的一半导体元件的剖视示意图。
图3例示本公开一些实施例的一半导体组件的一制备方法的流程示意图。
图4到图30例示本公开一些实施例制备一半导体组件的各中间阶段的剖视示意图。
其中，附图标记说明如下：
10：电子系统
20：半导体组件
60：半导体元件
100：电路板
102：凸块
210：第一半导体元件
220：基底
230：主要部件
240：隔离层
242：上表面
250：导电垫
252：最上表面
300：沟槽
310：第二半导体元件
320：基底
321：薄化基底
3212：表面
322：基底
330：主要部件
332：基底
340：隔离层
400：接合层
402：孔洞
410：介电膜
420：介电膜
450：钝化层
451：开孔
452：钝化层
500：导电特征
502：第一区块
504：第二区块
506：第三区块
510：导电材料
520：绝缘膜
522：绝缘衬垫
530：扩散阻障膜
534：扩散阻障膜
610：基底
6102：上表面
620：主要部件
630：导电特征
632：第一区块
634：第二区块
636：第三区块
640：绝缘层
700：制备方法
800：光阻遮罩
802：窗口
810：牺牲膜
812：水平部
814：垂直部
820：牺牲膜
830：牺牲膜
840：第一牺牲膜
850：牺牲膜
860：牺牲膜
3222a：第一凹陷
3222b：第一凹陷
3222c：第一凹陷
3222d：第一凹陷
3224a：第二凹陷
3224b：第二凹陷
3224c：第二凹陷
3332：第一垂直表面
3334：第二垂直表面
3336：倾斜表面
6322：垂直周围表面
6342：垂直周围表面
6362：倾斜周围表面
CD1：第一临界尺寸
CD2：第二临界尺寸
CD3：第三临界尺寸
CDa：预定临界尺寸
H：预设高度
H1：第一高度
H2：第二高度
H3：第三高度
S702：步骤
S704：步骤
S706：步骤
S708：步骤
S710：步骤
S712：步骤
S714：步骤
S716：步骤
S718：步骤
S720：步骤
S722：步骤
S724：步骤
Ta：原始厚度
Tb：厚度
Tx：厚度
Ty：厚度
T1：第一厚度
T2：第二厚度
W：预设宽度
W1：第一宽度
W2：第二宽度
具体实施方式
现在使用特定语言描述附图中所示的本公开的实施例或例子。应当理解，本公开的范围无意由此受到限制。所描述的实施例的任何修改或改良，以及本文件中描述的原理的任何进一步应用，所属技术领域中具有通常知识者都认为是通常会发生的。元件编号可以在整个实施例中重复，但这并不一定意味着一个实施例的特征适用于另一实施例，即使它们共享相同的元件编号。
应当理解，虽然用语「第一(first)」、「第二(second)」、「第三(third)」等可用于本文中以描述不同的元件、部件、区域、层及/或部分，但是这些元件、部件、区域、层及/或部分不应受这些用语所限制。这些用语仅用于从另一元件、部件、区域、层或部分中区分一个元件、部件、区域、层或部分。因此，以下所讨论的「第一装置(first element)」、「部件(component)」、「区域(region)」、「层(layer)」或「部分(section)」可以被称为第二装置、部件、区域、层或部分，而不背离本文所教示。
本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式「一(a)」、「一(an)」，及「该(the)」意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语「包括(comprises)」及/或「包括(comprising)」用于本说明书中时，所述术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。
图1例示本公开一些实施例的一电子系统10的剖视示意图。请参考图1，电子系统10具有一电路板100以及一半导体组件20，而半导体组件20经由至少一凸块102而电性耦接到电路板100。所述凸块102是当成多个输入/输出(I/O)连接点，以电性连接半导体组件20到多个外部装置，所述外部装置包括安装在电路板100上的一中央处理单元(CPU)以及一图形处理单元(graphics processing unit，GPU)。
半导体组件20包括一第一半导体元件210与一第二半导体元件310，以及一导电特征500；第一半导体元件210与第二半导体元件310是以前面对前面(front-to-front)架构而垂直堆叠；而导电500特征是穿经第二半导体元件310，用以电性耦接第一半导体元件210到凸块102；也因此电性耦接到电路板100。第一半导体元件210与第二半导体元件310可使用相同制造流程进行制造。举例来说，第一半导体元件210与第二半导体元件310可形成一存储器堆叠。或者是，第一半导体元件210与第二半导体元件310可使用不同制造流程进行制造。举例来说，第一半导体元件210与第二半导体元件310的其中之一是可为存储器元件，而第一半导体元件210与第二半导体元件310之中的另一个是可为一处理器、一影像感测器或是一特殊应用集成电路(application specific integrated circuit，ASIC)元件。
第一半导体元件210通过一接合层400而接合到第二半导体元件310，而接合层400是包含隔离材料。尤其是，第一与第二半导体元件210、310是使用一介电质对介电质(dielectric-to-dielectric)接合制程，例如一氧化物熔融接合(oxide fusion bonding)制程。
导电特征500不仅穿经第二半导体元件310，还穿过接合层400。导电特征500可包含铝或铝合金。或者是，导电特征500可包含铜或铜合金，其是具有一电阻，该电阻是低于铝的电阻。导电特征500可包括一第一区块502、一第二区块504以及一第三区块506；第一区块502具有一均匀第一临界尺寸CD1；第二区块504具有一均匀第二临界尺寸CD2；第三区块506插置在第一区块502以及第二区块504之间，并具有一变化的第三临界尺寸CD3。第一临界尺寸CD1小于第二临界尺寸CD2；第三临界尺寸CD3在距第一区块502的距离增加的位置处逐渐增加，并在距第二区块504的距离增加的位置处逐渐减小。在一些实施例中，当从剖视图来看，导电特征500的第一与第二区块502、504具有矩形形状，以及导电特征500的第三区块506具有一梯形形状。导电特征500的第一区块502、第二区块504以及第三区块506是可一体成形。
第一半导体元件210包括一基底220、一隔离层240以及一导电垫250；隔离层240是囊封基底220；导电垫250是被隔离层240所围绕。导电垫250具有一预定临界尺寸CDa，而预定临界尺寸CDa是大于导电特征500的第二区块504的第二临界尺寸CD2。在第一与第二半导体元件210、310的组装之后，隔离层240是接触接合层400。
第二半导体元件310具有一基底322、多个主要部件330以及一隔离层340；所述主要部件330设置在基底322上或在基底322中；隔离层340是囊封基底322与所述主要部件330。在第一与第二半导体元件210、310的组装之后，隔离层340是接触接合层400。在一些实施例中，第二半导体元件310的基底322是罩盖有一钝化层452，其中导电特征500的第二区块504的一部分是被钝化层452所围绕，而导电特征500的第二区块504的该部分是远离第一区块502。
如图1所示，第一区块502的一部分穿经第二半导体元件310的隔离层340以及接合层400，以及具有一第一高度H1的第一区块502的另一部分是位在第二半导体元件310的基底322中。在一些实施例中，第一高度H1是大于1μm。此外，在基底322中的第二区块504是具有一第二高度H2，以及第三区块506具有一第三高度，而第二高度H2是大于第一高度H1，第三高度H3是小于第一高度H1。
半导体组件20还包括一绝缘衬垫522，是夹置在第二半导体元件310与导电特征500之间，以将导电特征500与第二半导体元件310分开，借此包含在导电特征500中的金属扩散进入第二半导体元件310的基底322中。在一些实施例中，绝缘衬垫522还可插置在接合层400与导电特征500之间，以及插置在钝化层452与导电特征500之间。
半导体组件20还可包括一扩散阻障膜534，是设置在导电特征500与绝缘衬垫522之间，以及设置在导电垫250与导电特征500之间。换言之，导电特征500是被扩散阻障膜534所围绕，而扩散阻障膜534是具有一均匀厚度。扩散阻障膜534包含多个耐火金属(refractory metals)(例如钽以及钛)。在一些实施例中，扩散阻障膜534当成一粘着层的功能使用，以避免导电特征500从绝缘层522片状剥落(flaking)或剥蚀(spalling)。导电特征500与扩散阻障膜534当作在导电垫250与所述凸块102之间的一电性内连接(electricalinterconnection)。
通常，由于导电特征500所引起的应力，因此导电特征500附近的所述主要部件330是遭受严重的效能退化。为了最小化这种性能变化，在导电特征500周围强加了排除区(keep-out zone，KOZ)，其中是不能置放所述主要部件330。KOZ越大，用于制造所述主要部件330的面积利用率越低。为了提高第二半导体元件320的基底322的利用率，导电特征500是贯穿其中，导电特征500在所述主要部件330附近的第一区块502是设计为具有最小临界尺寸，而远离所述主要部件330的导电特征500的第二区块504则可以具有足以促进凸块102的接合的一预设(default)临界尺寸。
图2例示本公开一些实施例的一半导体元件60的剖视示意图。半导体元件60具有一基底610、至少一主要部件620、一导电特征630以及一绝缘层640，而至少一主要部件620、导电特征630以及绝缘层640是位在基底610中。基底610是为一半导体基底，例如一块状(bulk)硅基底，但其是可包含其他半导体材料，例如III族、IV族及/或V族元素。主要部件620可包括一晶体管、一电容器或类似物，主要部件620是形成在基底610中，并连接到基底610的一上表面6102。在一些实施例中，主要部件620可包括一凹陷存取晶体管，其是在多个前段(front-end-of-line，FEOL)制程期间形成在基底610中。
穿经基底610的导电特征630包括一第一区块632、一第二区块634以及一第三区块636；第一区块632具有一均匀第一临界尺寸CD1；第二区块634具有一均匀第二临界尺寸CD2，第二临界尺寸CD2是不同于第一临界尺寸CD1；第三区块636具有一变化的第三临界尺寸CD3，其中第三区块636连接第二区块634到第一区块632。尤其是，第一临界尺寸CD1小于第二临界尺寸CD2，以及第三临界尺寸CD3在距第一区块632的距离增加的位置逐渐增加，并且在距第二区块634的距离增加的位置处逐渐减小。意即，第一与第二区块632、634具有垂直周围表面6322、6342，以及第三区块636具有一倾斜周围表面6362。
在一些实施例中，导电特征630的第一区块632具有一第一高度H1。此外，导电特征630的第二区块634具有一第二高度H2，以及第三区块636具有一第三高度H3，而第二高度H2大于第一高度H1，第三高度H3小于第一高度H1。在一些实施例中，主要部件620可具有一预设高度H，其是小于第一高度H1。举例来说，第一高度H1大于1μm。具有非均匀临界尺寸的导电特征630可增加基底610的利用率。在一些实施例中，可使用一后钻孔制程(via lastprocess)以提供导电特征630。
绝缘衬垫640是覆盖导电特征630的周围表面6322、6342、6362，借此避免包含在导电特征630中的金属扩散进入基底610中。具有一均匀厚度的绝缘衬垫640可包括含硅介电质，例如二氧化硅或氮化硅，举例来说，绝缘衬垫640的制作技术包括化学气相沉积(CVD)制程或一原子层沉积(ALD)制程。
图3例示本公开一些实施例的一半导体组件20的制备方法700的流程示意图。图4到图30例示本公开一些实施例制备半导体组件20的各中间阶段的剖视示意图，对应图3的流程图。在接下来的讨论中，如图4到图30所示的各制造阶段是参考如图3所示的各处理步骤进行说明。
请参考图4，依据图3中的步骤S702，提供一第一半导体元件210以及一第二半导体元件310，以及介电膜410、420分别形成在第一与第二半导体元件210、310上。第一半导体元件210具有一基底220、多个主要部件230、一隔离层240以及一导电垫250；所述主要部件230设置在基底220中；隔离层240覆盖基底220与所述主要部件230；导电垫250设置在隔离层240中。导电垫250可具有一最上表面252，是与隔离层240的一上表面242为共面，以及介电膜410覆盖隔离层240与导电垫250。第二半导体元件310具有一基底320、多个主要部件330以及一隔离层340；所述主要部件330设置在基底320上或是设置在基底320中；隔离层340罩盖基底320与所述主要部件330。举例来说，介电膜410与420的制作方法是分别使用一CVD制程而沉积一介电材料在半导体元件210与310上，该介电材料包含氧化物基(oxide-based)材料。
基底220与320可包含硅。此外，基底220与320可包含其他元素半导体材料，例如锗。在一些实施例中，基底220与320可包含一化合物半导体，例如碳化硅、砷化镓、砷化铟或磷化铟。在一些实施例中，基底220与320可包含一合金半导体，例如硅锗、碳化硅锗(silicon germanium carbide)、磷化砷化镓(gallium arsenic phosphide)或磷化铟镓(gallium indium phosphide)。基底220与320可包含各式不同掺杂区(图未示)，所述掺杂区可掺杂有p型掺杂物及/或n型掺杂物，而p掺杂物是例如硼，n型掺杂物是例如磷或砷。在一些实施例中，例如浅沟隔离(shallow trench isolation，STI)特征或硅局部氧化(localoxidation of silicon，LOCOS)特征的多个绝缘特征，是可引入到基底220/320中以界定并绝缘各式不同的主要部件230/330，而所述主要部件230/330是位在基底220/320中或是位在基底220/320上。
所述主要部件230与330可包括多个主动部件以及多个被动部件，所述主动部件是例如晶体管及/或二极管，所述被动部件是例如电容器、电阻器或类似物。所述主要部件230与330的制作技术是为各式不同的制程，包括沉积、蚀刻、植入(implantation)、微影(photolithography)、退火(annealing)及/或其他可应用的制程。所述主要部件230可经由埋入在隔离层240中的所述导电特征(图未示)而电性连接到导电垫250，且其制作技术是包含现有的多个镶嵌制程(damascene processes)。此外，举例来说，所述主要部件230/330可相互内连接，以形成一逻辑元件、一存储器元件、一输入/输出元件、一系统芯片(system-on-chip)元件、其他适合类型的元件或其组合。在一些实施例中，在前段(front-end-of-line，FEOL)制程期间，所述主要部件230与330可分别形成在基底220与320中。在后段制程(back-end-of-line，BEOL)期间，隔离层240/340以及导电垫250可形成在基底220/320上。
请参考图5，第二半导体元件310是为上下颠倒而倒装，以使介电膜410与420可相互面对与相互对准。在一些实施例中，在第一与第二半导体元件210、310对准之前，可在介电膜410与420上执行多个平坦化制程，以产生一可接受的平坦构形(topology)。
请参考图6，依据图3中的步骤S704，是接合第一与第二半导体元件210、310。在第二半导体元件310接合到第一半导体元件210之后，第一半导体元件210的介电膜410是直接接触罩盖第二半导体元件310的介电膜420。在介电膜410与420的表面接触之后，施加热以及力以熔融介电膜410与420，因此形成一接合层400。在一些实施例中，介电膜410与420之间的熔融接合的强度，可通过暴露于一退火制程的第一与第二半导体元件210、310而提升，而第一与第二半导体元件210、310是分别涂布有介电膜410与420。此外，涂布在第一半导体元件210上的介电膜410是具有一第一厚度T1，以及覆盖第二半导体元件310的介电膜420具有一第二厚度T2；而第一厚度T1是大于第二厚度T2，借此在介电膜410与420熔融期间，减轻施加到第一半导体元件210的应力。
接下来，依据图3中的步骤S706，在第二半导体元件310的基底320上执行一薄化制程，以缩减其厚度。基底320是从如图4所示的一原始厚度Ta薄化到大约30到50微米(micrometers)的一厚度Tb。举例来说，基底320的原始厚度Ta是大约为775微米。薄化基底320以减少用于形成如下所述的至少一导电特征的处理时间(processing time)。薄化制程可使用适合的技术所实现，例如研磨(grinding)、抛光(polishing)及/或化学蚀刻。在一些实施例中，可提供一载体晶圆(carrier wafer)(图未示)，以在薄化基底320期间，支撑接合的第一与第二半导体元件210、310。载体晶圆可为一空白玻璃载体(blank glasscarrier)、一空白陶瓷载体(blank ceramic carrier)或类似物，并可重复使用，以便在移除后可以再次使用。意即，载体晶圆可再次使用；举例来说，载体晶圆可重复地执行步骤S706，以制造多个中间结构。
请参考图7，依据图3中的步骤S708，形成一钝化层450以罩盖薄化基底321。具有一均匀厚度的钝化层450的制作技术，是包含沉积一介电材料在薄化基底321的一表面3212上。包括含硅材料的钝化层450的制作技术，是包含一旋转涂布制程、一CVD制或可形成介电材料的其他适合的制程，而该含硅材料是例如二氧化硅或氮化硅。在一些实施例中，在介电材料沉积之后，可选择地执行一平坦化制程，以产生一可接受的平坦构形(topology)。
在钝化层450形成之后，在钝化层450上是提供一光阻遮罩800，光阻遮罩800是具有至少一窗口802。光阻遮罩800的制作技术包含：(1)保形地涂布一光感(photosensitive)材料在钝化层450上；(2)将光感材料的一些部分曝光在辐射(图未示)下；(3)执行一曝光后烘烤(post-exposure baking)制程；以及(4)显影光感材料；借此形成窗口802，该窗口802是界定经由钝化层450所蚀刻的图案。
请参考图7及图8，依据图3中的步骤S710，经由窗口802蚀刻钝化层450，以形成一开孔451，该开孔451是暴露薄化基底321的一部分。据此，是形成一保留的钝化层452，其是暴露位在导电垫250上的薄化基底321的一部分。举例来说，钝化层450可使用一反应性离子蚀刻(RIE)制程而经由窗口进行非等向性干蚀刻，以产生一开孔451，以使在窗口802中的一预设宽度W是维持在开孔451中。
接下来，使用多个循环制程蚀刻薄化基底321，以产生一沟槽300，而沟槽300具有一非均匀宽度。尤其是，利用交错一沉积步骤以及一蚀刻步骤的一第一循环制程(如图3中的步骤S712)以移除薄化基底321的一部分，以及利用包括沉积步骤、沉积步骤以及蚀刻步骤的一交错顺序的一第二循环制程(如图3中的步骤S712)以移除薄化基底321的另一部分。图3中的步骤S712与S714是共同导致深的、高的深宽比的沟槽300，其是穿经薄化基底321。
第一循环制程的起始是如图9所例示。如图9所示，一牺牲膜810是形成在光阻遮罩800上以及在开孔451与窗口802中，以覆盖薄化基底321、钝化层450以及光阻遮罩800。牺牲膜810具有一构形(topology)，其是遵循薄化基底321、钝化层450以及光阻遮罩800的各暴露部分的构形。如图9所示，牺牲膜810可包括多个水平部812以及一或多个垂直部814，所述水平部812罩盖薄化基底321与光阻遮罩800，而一或多个垂直部814是涂布在钝化层450通过开孔451而暴露的一些部分上以及在光阻遮罩800通过窗口802而暴露的一些部分上。沉积牺牲膜810可使用一等离子体沉积制程，其是使用一气体，该气体选自由下列材料所构成的群组：三氟甲烷(trifluoromethane，CHF3)、四氟乙烷(tetrafluoroethane，C2F4)、六氟乙烷(hexafluoroethane，C2F6)、二氟乙烷(difluoroethane，C2H2F2)、八氟环丁烷(octofluorocyclobutane，C4F8)及其混合物。
接下来，实施一蚀刻步骤，以至少移除牺牲膜810接触薄化基底321(如图10所示)的一些部分以及薄化基底321暴露于剩余牺牲间隙子(如图11所示)的一部分。据此，是产生一第一凹陷3222a。蚀刻步骤是一等离子体蚀刻步骤，较佳者，其是被加速的离子朝向堆叠的第一与第二半导体元件210、310前进，也因此可得到用于蚀刻步骤的化学反应所需的活化能(activation energy)。特别是，所需的等离子体是从一蚀刻气体通过高频放电或一微波放电所产生，其中该蚀刻气体是来自氟化合物，例如六氟化硫(sulfur hexafluoride，SF6)、四氟化碳(tetrafluoromethane，CF4)以及三氟胺(trifluoroamine，NF3)。
值得注意的是，在形成牺牲膜810期间，是原位执行对牺牲膜810与薄化基板321的一些部分的蚀刻。如文中所使用的，术语「原位(in-situ)」是用于描述在接合的第一与第二半导体器元210、310维持在一处理系统(例如一系统，包括一负载锁定腔室、一转移腔室、处理室或任何其他流体耦合腔室)内时所执行的步骤或制程，以及其中例如处理腔室允许接合的第一与第二半导体元件210、310维持在真空条件下。因此，术语「原位」通常亦可用于表示被处理的接合的第一与第二半导体元件210、310不暴露于外部环境(例如处理系统的外部)的步骤或制程。在一些实施例中，举例来说，处理腔室可为一反应性蚀刻腔室，经配置以通过耦接一射频(radio frequency，RF)电磁场到其中的一气体，以产生一等离子体。
请参考图9及图10，因为利用于该蚀刻含硅基底321的氟基气体是为牺牲膜810的一低效蚀刻剂(less-effective etchant)，所以可以非等向性地蚀刻牺牲膜810。据此，是移除牺牲膜810的所述水平部812，同时牺牲膜810的所述垂直部814是余留在钝化层452与光阻遮罩800的各侧壁上。
请参考图10及图11，使用剩余牺牲间隙子(例如牺牲膜810的所述垂直部814)当成一遮罩，以蚀刻薄化基底321。由于等离子体中多个自由基的速度的统计分布以及形成挥发性吸附物的相关功效，所以一横向蚀刻是伴随着薄化基板321中的半导体材料的一垂直蚀刻，其是在蚀刻基底322中导致一个或多个底切(undercuts)。据此，第一凹陷3222a可具有一第一宽度W1，而第一宽度W1是大于在如图8所示的光阻遮罩800的窗口802中的预设宽度W。
完成图10及图11的蚀刻步骤，则处理腔室中的蚀刻气体被抽出处理腔室，以及沉积气体是流入处理腔室以形成另一个牺牲膜820，如图12所示。沉积物(deposition)是离子化而形成多个离子；所述离子是加速朝向堆叠的第一与第二半导体元件210、310，以在光阻遮罩800、剩余的牺牲间隔子以及通过第一凹槽3222a而暴露的基底322的一部分上沉积牺牲膜820。因为等离子体中自由基速度的统计分布，所以牺牲膜820是一连续膜(contiguousfilm)。
请参考图13及图14，在牺牲膜820沉积之后，再次进行图10及图11的蚀刻步骤。用于蚀刻牺牲膜820和基底322的一些部分的这种蚀刻步骤的持续时间，可相同于用于蚀刻如图10及图11所示的牺牲膜810与薄化基板321的一些部分的持续时间。更具体地，在图13中，是非等向性地蚀刻如图12所示的牺牲膜820，以便暴露基底322的一部分。接下来，在图14中，经由剩余的牺牲膜822蚀刻基底322，以在基底322中产生另一个第一凹陷3222b，第一凹陷3222b是与第一凹陷3222a连通。
在第一凹陷3222b形成之后，如图15所示，可以重复图12的沉积制程以通过一牺牲膜830，以罩盖通过第一凹陷3222b而暴露的基底322的一部分。如图12所示，牺牲膜830的沉积的制程参数是可大致相同于用于沉积牺牲膜820的制程参数。
如图16所示，在第一与第二半导体元件210、310的堆叠上重复第一循环制程中的蚀刻步骤与沉积步骤的一顺序，直到基底322蚀刻到一选定深度D1为止。蚀刻步骤和沉积步骤的顺序的每次重复是均将沟槽向下延伸以增加一腔室体积。在一些实施例中，第一循环制程可产生四个第一凹陷3222a到3222d。
在第一循环制程完成之后，是执行第二循环制程以延伸沟槽，进而穿经基底322。第二循环制程包括一第一沉积步骤、一第二沉积步骤以及一蚀刻步骤的一顺序。
第二循环制程的初始是例示于图17。如图17所示，进行一第一沉积步骤以形成第一牺牲膜840，以至少罩盖通过第一到第四凹陷3222a至3222d所暴露的基底322的一部分。位在第四凹陷3222a处以及接触基底322的牺牲膜840，可具有一厚度Tx。值得注意的是，牺牲膜840的沉积的制程参数可大致相同于用于沉积牺牲膜810/820的制程参数。
请参考图18，进行一第二沉积步骤以将如图17所示的牺牲膜840从厚度Tx生长到一期望(desired)厚度Ty，借此形成另一牺牲膜850。第二沉积步骤的持续时间可相同于或不同于第一循环制程的持续时间。
在第二沉积步骤完成后，是进行一蚀刻步骤以蚀刻牺牲膜850的一些部分(如图19所示)以及蚀刻通过剩余牺牲膜852而暴露的基底322的一些部分(如图20所示)。据此，是产生一第二凹陷3224a。第二凹陷3224a可具有一第二宽度W2，而第二宽度W2是小于第一凹陷322a的第一宽度W1(如图11所示)。值得注意的是，用于蚀刻基底322的第二循环制程中的蚀刻步骤的持续时间，是小于用于蚀刻基底321/322的第一循环制程中的蚀刻步骤的持续时间。此外，用于蚀刻牺牲膜850和基板322的一些部分的第二循环工艺中的蚀刻制程的持续时间，是可相同于用于蚀刻牺牲膜810/820 830与基板321/322的第一循环制程中的蚀刻制程的持续时间。
蚀刻步骤完成，如图21所示，是重复第一沉积步骤以沉积相同类型的牺牲材料，进而至少在通过第二凹陷3224a而暴露的基底322的一部分上形成另一牺牲膜860。接下来，如图23所示，重复第二沉积步骤(如图22所示)以及蚀刻步骤的一顺序，以产生另一个第二凹槽3224b，而该第一沉积步骤是用于界定蚀刻进入基底322中的一区域，该蚀刻步骤是用于移除在第二沉积步骤期间形成的牺牲膜870和基底322的一些部分。如图24所示，重复第一沉积步骤、第二沉积步骤以及蚀刻步骤的一顺序以蚀刻基底322，直到第二半导体元件310的隔离层340暴露为止。据此，是形成沟槽300。在一些实施例中，第二循环制程可产生第二凹陷3224a到3224c在基底322中，而第二凹陷3224a到3224c是相互连接。值得注意的是，第二凹陷3224a至3224c的形成是可在第一凹陷3222a至3222d的形成期间原位执行。
如图24所示，用于形成第一凹陷3222a至3222d的选定深度D1，是由用于形成第二凹陷3224a至3224c的预设深度D2所决定。详言之，由第一凹陷3222a至3222d以及第二凹陷3224a至3224c所构成的沟槽300，是用于形成如下所述的一导电特征，因此设计预设深度D2以避免所述主要部件330由于导电特征而受到严重的效能退化。
在第二循环制程完成后，执行一清洗制程以移除剩余的牺牲膜。使用例如湿式清洗制程以清洗第一与第二半导体元件210、310的堆叠。如图24所示，由第一与第二循环制程中的蚀刻步骤所产生的所述底切，是使沟槽300成为一陡边孔(steep-sided hole)。意即，与沟槽300交界的基底322的内表面是具有一扇形图案(scalloped pattern)。通常，难以在具有扇形图案的基底322的内壁均匀地形成一预期薄膜，并限制半导体组件的良率和可靠度。因此，如图25所示，可以执行一移除制程以平坦化(即平滑)基底322的内壁。在一些实施例中，举例来说，扇形图案的制作技术包含一反应性离子蚀刻(RIE)制程。在移除制程之后，基底322的内表面可包括三个区段：一第一垂直表面3332、一第二垂直表面3334以及一倾斜表面3336，而倾斜表面3336连接到第一垂直表面3332以及第二垂直表面3334。
请参考图26，依据图3中的步骤S716，依序移除第二半导体元件310的隔离层340的一部分以及接合层400位在沟槽300下方的一部分，以暴露第一半导体元件210的导电垫250。据此，形成一孔洞402。举例来说，是使用至少一RIE制程以非等向性干蚀刻隔离层340与接合层400。应当理解，蚀刻制程是可使用多种蚀刻剂，根据隔离层340与接合层400的材料进行选择，以依序蚀刻隔离层340与接合层400。在一些实施例中，在蚀刻隔离层340与接合层400的一些部分期间，可能会大量消耗光阻遮罩800，而光阻遮罩800是用于保护钝化层452在第一与第二循环制程中的蚀刻步骤期间避免受到损坏；然后可以使用例如一灰化制程或一剥离制程以移除光阻遮罩800的残留物，其中湿式剥离制程是可化学改变光阻遮罩800，使其不再粘贴到钝化层452。
请参考图27，依据图3中的步骤S718，一绝缘膜520沉积在开孔451、沟槽300以及孔洞402中。绝缘膜520为一保形层，其是具有一构形，是遵循钝化层452、第二半导体元件310的基底322、接合层400和第一半导体元件210的导电垫250的一些暴露部分的构形。举例来说，绝缘膜520包括氧化物、氮化物、氧氮化物或高介电常数(high-k)材料，并可使用一CVD制程、一ALD制程或类似物进行沉积。在一些实施例中，绝缘膜520以及接合层400可包含相同材料，但本公开并不以此为限。
请参考图27及图28，依据图3中的步骤S720，移除绝缘膜520的一部分，以暴露导电垫250。在步骤S720中，使用一非等向性蚀刻制程以移除绝缘膜520的所述水平部分，同时绝缘膜520的所述垂直部522是留在原位，借此形成至少一绝缘衬垫。非等向性的蚀刻制程的化学性质是可对绝缘膜520的材料有选择性。因此，在绝缘膜520的所述水平部的蚀刻期间，并未移除大量的钝化层452的材料。
请参考图29，依据图3中的步骤S722，一扩散阻障膜530是沉积在导电垫250、钝化层452以及绝缘衬垫522的所述暴露部分上。具有一大致均匀厚度的扩散阻障膜530，是罩盖导电垫250、钝化层452以及绝缘衬垫522。为了确保阶梯覆盖(step coverage)，举例来说，是可使用一PVD制程或一ALD制程以形成扩散阻障膜530。扩散阻障层530是可为一单一层结构或一多层结构，其是包含一或多个耐火金属、耐火金属氮化物或耐火金属硅氮化物。
请参考图30，依据图3中的步骤S724，沉积一导电材料510以充填开孔451、沟槽300以及孔洞402。导电材料510是共形地且均匀地沉积在扩散阻障膜530上，直到完全填充开孔452、沟槽300和孔洞402为止。利用扩散阻障膜530以避免导电材料510从绝缘衬垫522片状剥落(flaking)或剥蚀(spalling)。导电材料510可包括金属，例如铜、钨、铝、银、金、铟或类似物。利用绝缘衬垫522以将导电材料510与基底322分开，借此避免导电材料510扩散进入基底320。导电材料510可使用一CVD制程、一PVD制程、一ALD制程或其他适合的制程进行沉积。
接下来，执行一平坦化制程，以移除溢流出开孔451、沟槽300以及开孔402的导电材料510与扩散阻障膜530。最后，是完全形成如图1所示的半导体组件20。暴露钝化层452，并形成如图1所示的导电特征500。平坦化制程可包括一化学机械研磨(CMP)制程及/或一湿蚀刻制程。
综上所述，半导体组件20或半导体元件60的架构是包括导电部件500/630，其是包过第一区块502/632以及第二区块504/634，而第一区块502/632是在所述主要部件附近处具有最小临界尺寸，第二区块504/634是在远离所述主要部件处具有最大临界尺寸。因此，是增加设置在导电特征500/630的基底322/610的面积利用率(area utilization)。
本公开的一实施例提供一种半导体元件。该半导体元件包括一基底、一导电特征、一绝缘衬垫以及一主要部件。该导电特征设置在该基底中，并包括一第一区块、一第二区块以及一第三区块。该第一区块具有一均匀第一临界尺寸，以及该第二区块具有一均匀第二临界尺寸，该第二临界尺寸大于该第一临界尺寸。该第三区块插置在该第一区块与该第二区块之间，并具有多个变化的第三临界尺寸。该绝缘衬垫覆盖该导电特征的一周围；以及该主要部件，设置在该基底中，并设置在该第一区块周围。
本公开的另一实施例提供一种半导体组件。该半导体组件包括一第一半导体元件、一第二半导体元件、一导电特征以及一绝缘衬垫。该第一半导体元件包括一导电垫；以及该第二半导体元件垂直地堆叠在该第一半导体元件上。该导电特征穿经该第二半导体元件，并包括具有不同临界尺寸的一第一区块以及一第二区块。该第一区块接触该导电垫并具有一第一临界尺寸；以及该第二区块连接到该第一区块，并具有一第二临界尺寸，该第二临界尺寸大于该第一临界尺寸。该绝缘衬垫插置在该第二半导体元件与该导电特征之间。
本公开的另一实施例提供一种半导体组件的制备方法。该制备方法包括将一第一半导体元件以及一第二半导体元件接合在一起；执行一第一循环制程(cyclic process)，以产生多个第一凹陷在该第二半导体元件的一基底中，所述第一凹陷是相互连通，其中所述第一凹陷具有一第一宽度；执行一第二循环制程，以经由所述第一凹陷产生多个第二凹陷，所述第二凹陷是相互连通，其中所述第二凹陷具有一第二宽度，该第二宽度小于该第一宽度；形成一绝缘衬垫在该基底经由所述第一及第二凹陷而暴露的一些部分上；以及沉积一导电材料在涂布有该绝缘衬垫的所述第一与第二凹陷中。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (20)

1.一种半导体元件，包括：
一基底；
一导电特征，设置在该基底中，并包括：
一第一区块，具有一均匀第一临界尺寸；
一第二区块，具有一均匀第二临界尺寸，该第二临界尺寸大于该第一临界尺寸；以及
一第三区块，插置在该第一区块与该第二区块之间，并具有多个变化的第三临界尺寸；
一绝缘衬垫，覆盖该导电特征的一周围；以及
一主要部件，设置在该基底中，并设置在该第一区块周围。
2.如权利要求1所述的半导体元件，其中该第三区块的该第三临界尺寸在距该第一区块的距离增加的位置处逐渐增加，并在距该第二区块的距离增加的位置处逐渐减小。
3.如权利要求1所述的半导体元件，其中该导电特征的该第一区块具有一第一高度，该导电特征的该第二区块具有一第二高度，该导电特征的该第三区块具有一第三高度，该第二高度大于该第一高度，该第三高度小于该第一高度。
4.一种半导体组件，包括：
一第一半导体元件，包括一导电垫；
一第二半导体元件，垂直地堆叠在该第一半导体元件上；
一导电特征，穿经该第二半导体元件，并包括：
一第一区块，接触该导电垫并具有一第一临界尺寸；以及
一第二区块，连接到该第一区块，并具有一第二临界尺寸，该第二临界尺寸大于该第一临界尺寸；以及
一绝缘衬垫，插置在该第二半导体元件与该导电特征之间。
5.如权利要求4所述的半导体组件，其中该导电特征还包括一第三区块，插置在该第一区块与该第二区块之间，并具有多个变化的第三临界尺寸。
6.如权利要求5所述的半导体组件，其中该导电特征的该第三区块的该第三临界尺寸在距该第一区块的距离增加的位置处逐渐增加，并在距该第二区块的距离增加的位置处逐渐减小。
7.如权利要求6所述的半导体组件，其中该第二半导体元件包括：
一基底；
多个主要部件，设置在该基底中，并设置在该第一区块周围；以及
一隔离层，囊封所述主要部件；
其中，该导电特征的该第一区块的一部分、该第二区块以及该第三区块是位在该基底中，以及该导电特征的该第一区块的另一部分是穿过该隔离层。
8.如权利要求7所述的半导体组件，其中该导电特征的该第一区块位在该基底中的该部分是具有一第一高度，该导电特征的该第二区块具有一第二高度，该导电特征的该第三区块具有一第三高度，而该第二高度大于该第一高度，该第三高度小于该第一高度。
9.如权利要求8所述的半导体组件，其中该第一高度与该第三高度的一总数是小于该第二高度。
10.如权利要求7所述的半导体组件，还包括一钝化层，是罩盖该基底，其中该导电特征的该第二区块的一部分是被该钝化层所围绕。
11.如权利要求10所述的半导体组件，还包括一接合层，是夹置在该第一半导体元件与该第二半导体元件之间，其中该导电特征的该第一区块穿经该接合层而接触该导电垫。
12.一种半导体组件的制备方法，包括：
将一第一半导体元件以及一第二半导体元件接合在一起；
执行一第一循环制程，以产生多个第一凹陷在该第二半导体元件的一基底中，所述第一凹陷是相互连通，其中所述第一凹陷具有一第一宽度；
执行一第二循环制程，以经由所述第一凹陷产生多个第二凹陷，所述第二凹陷是相互连通，其中所述第二凹陷具有一第二宽度，该第二宽度小于该第一宽度；
形成一绝缘衬垫在该基底经由所述第一凹陷及所述第二凹陷而暴露的一些部分上；以及
沉积一导电材料在涂布有该绝缘衬垫的所述第一凹陷与所述第二凹陷中。
13.如权利要求12所述的制备方法，其中所述第一凹陷是利用交错一沉积步骤以及一蚀刻步骤的该第一循环制程所产生，以及所述第二凹陷是利用包括一第一沉积步骤、一第二沉积步骤以及一蚀刻步骤的一顺序所产生。
14.如权利要求13所述的制备方法，其中在该第二循环制程中用于蚀刻该基底的该蚀刻步骤的一持续时间，是小于在该第一循环制程中用于蚀刻该基底的该蚀刻步骤的一持续时间。
15.如权利要求13所述的制备方法，还包括在该基底上执行一移除制程，以移除在该第一与第二循环制程的各蚀刻步骤期间所产生的一扇形图案，借此形成穿经该基底的一沟槽，该沟槽具有一非均匀宽度。
16.如权利要求15所述的制备方法，其中该基底通过该沟槽而暴露的一部分是包括一第一垂直表面、一第二垂直表面以及一倾斜表面，该倾斜表面是连接该第一垂直表面与该第二垂直表面。
17.如权利要求13所述的制备方法，其中该第一循环制程的该蚀刻步骤包括：
移除在该沉积步骤期间所形成的一牺牲膜的一些水平部分；以及
移除该基底经由剩余的该牺牲膜所暴露的一部分。
18.如权利要求12所述的制备方法，还包括：
沉积一钝化层在该第二半导体元件上；以及
在执行该第一循环制程之前，产生一开孔在该钝化层中；
其中，该基底经由该开孔进行蚀刻，以产生所述第一与第二凹陷。
19.如权利要求12所述的制备方法，其中该第一半导体元件与该第二半导体元件的接合是包括：
分别沉积多个介电膜在该第一半导体元件与该第二半导体元件上；
安装该第二半导体元件到该第一半导体元件上，以使所述介电膜接触；以及
执行一退火制程，以熔融所述介电膜，借此形成用于连接该第一与第二半导体元件的一接合层；
其中，在形成该绝缘衬垫之前，移除该接合层在所述第一与第二凹陷下方的一部分，以暴露该导电垫。
20.如权利要求12所述的制备方法，其中执行该第一循环制程直到该基底蚀刻到一选定深度为止，以及一旦连接的所述第一与第二凹陷穿经该基底，则完成该第二循环制程，其中该第二凹陷具有一预设深度，该预设深度小于该选定深度。
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