CN111261575B - 绝缘体上覆硅结构、半导体结构及其制造方法 - Google Patents

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Abstract

公开用于减少工艺电荷损坏的结构和方法。在一范例中，公开绝缘体上覆硅(SOI)结构。此绝缘体上覆硅结构包含：基底、多晶硅区和蚀刻停止层。此基底包含：操作层、设置在操作层上方的绝缘层以及设置在绝缘层上方的埋层。多晶硅区从埋层的上表面向下延伸且终止于操作层。蚀刻停止层位于基底上。蚀刻停止层接触基底和多晶硅区两者。

Description

绝缘体上覆硅结构、半导体结构及其制造方法
技术领域
本发明实施例涉及半导体制造技术，特别涉及半导体结构及其制造方法。
背景技术
深沟槽电容器和晶体管可以作为半导体结构或集成电路中的存储器元件。具有深沟槽的晶片，例如具有深沟槽的绝缘体上覆硅(silicon-on-insulator，SOI)晶片容易受到工艺电荷损害，其造成很大的产率损失。基于现有的绝缘体上覆硅晶片结构，接触件(例如金属-半导体接触件)不与基底中的深沟槽(deep trench，DT)中的多晶硅电性连接。如此一来，工艺电荷不能释放到基底并经由基底释放，并且累积在绝缘体上覆硅基底的埋藏氧化物(buried oxide)层和p型基底层(或Si层)中。
因此，用于处理工艺电荷的现有半导体结构和方法并不完全令人满意。
发明内容
根据一些实施例，提供绝缘体上覆硅结构。此绝缘体上覆硅结构包含：基底、多晶硅区以及蚀刻停止层。此基底包含：操作层、设置在操作层上方的绝缘层以及设置在绝缘层上方的埋层。多晶硅区向下延伸穿过埋层和绝缘层且终止于操作层。蚀刻停止层位于基底上。蚀刻停止层接触基底和多晶硅区两者。
根据另一些实施例，提供半导体结构。此半导体结构包含：基底；向下延伸至基底中的多晶硅区；位于基底上且接触多晶硅区的蚀刻停止层；以及位于蚀刻停止层上的至少一接触件。
根据又另一些实施例，提供半导体结构的制造方法。此方法包含：形成多晶硅区向下延伸至绝缘体上覆硅基底中；在多晶硅区上形成隔离层；蚀刻隔离层以形成开口；以及沉积蚀刻停止层于绝缘体上覆硅基底上且经由所述开口接触多晶硅区。
附图说明
通过以下的详细描述配合所附附图，可以更加理解本发明实施例的内容。需强调的是，许多部件(feature)不一定按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸和几何形状可能被任意地增加或减少。在整个说明书和附图中，相同的参考标号表示相同的部件。
图1根据本发明实施例中的一些实施例绘示用于减少工艺电荷损害的例示性绝缘体上覆硅结构的剖面示意图。
图2根据本发明实施例中的一些实施例绘示用于减少工艺电荷损害的另一例示性绝缘体上覆硅结构的剖面示意图。
图3A、3B、3C、3D、3E、3F、3G、3H、3I、3J、3K、3L、3M、3N和3O根据本发明实施例中的一些实施例绘示各个制造阶段期间的例示性绝缘体上覆硅结构的剖面示意图。
图4根据本发明实施例中的一些实施例绘示例示性绝缘体上覆硅结构的示意图。
图5根据本发明实施例中的一些实施例显示流程图，其绘示用于形成半导体结构的例示性方法。
图6根据本发明实施例中的一些实施例绘示用于减少工艺电荷损害的另一例示性绝缘体上覆硅结构的剖面示意图。
图7根据本发明实施例中的一些实施例绘示用于减少工艺电荷损害的又一例示性绝缘体上覆硅结构的剖面示意图。
附图标记说明：
100、200、300、400、600、700～绝缘体上覆硅结构；
101、201、301～操作层；
102、202、302～绝缘层；
103、203、303～埋层；
110、210、310～多晶硅区；
120、220～隔离层；
130、230～蚀刻停止层；
140、340～第一介电层；
150、350～第二介电层；
160、360～第三介电层；
170、404～接触件；
180、281、282～工艺电荷；
190、291、292～路径；
240、250、260～介电层；
271、371～第一接触件；
272、372、672～第二接触件；
306～浅沟槽；
307～深沟槽；
320～浅沟槽隔离；
325、403～开口；
330～接触蚀刻停止层；
361～第一开口；
362～第二开口；
380～金属层；
401～深沟槽多晶硅；
410、420、450～宽度；
431～左边缘宽度；
432～右边缘宽度；
440、460～边缘宽度；
500～方法；
502、504、506、508、510、512、514、516～操作。
具体实施方式
以下内容描述各种例示性实施例，用于实施标的的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中提及第一部件形成于第二部件上或上方，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。此外，本发明实施例在不同范例中可重复使用参考数字及/或字母，此重复是为了简化和清楚之目的，并非代表所讨论的不同实施例及/或组态之间有特定的关系。
此外，本文可能使用空间相对用语，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及类似的用词，这些空间相对用语是为了便于描述如图所示的一个(些)元件或部件与另一个(些)元件或部件之间的关系。这些空间相对用语包含使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则在此所使用的空间相对形容词也将依转向后的方位来解释。除非另有明确说明，例如「附接」、「附加」、「连接」和「互连」的用语指的是结构经由中间结构直接或间接地彼此固定或附接的关系，以及可移动的或刚性的附接或关系。
除非另有定义，否则在此使用的所有用语(包含技术和科学用语)具有与本领域普通技术人员通常所理解的相同含义。还将理解的是，除非在此明确定义，用语(例如在常用词典中定义的用语)应被解释为与它们在相关领域和本发明实施例的背景下的含义一致，并且将不以理想化或过于正式的方式进行解释。
现在将详细参照本发明实施例，在所附附图中绘示本发明实施例的范例。在附图和说明书中尽可能使用相同的参考数字指示相同或相似的部件。
为了降低晶片的工艺电荷损伤，本发明实施例提供了各种实施例，其具有接触蚀刻停止层(contact etch stop layer，CESL)形成于晶片的基底中的深沟槽多晶硅上且接触深沟槽多晶硅。接触蚀刻停止层将晶片的金属接触件与深沟槽多晶硅电性连接。如此一来，工艺电荷可以经由接触件、接触蚀刻停止层和深沟槽多晶硅释放到基底中及/或经由基底的操作硅层释放出基底。
在一实施例中，蚀刻在深沟槽多晶硅上方的浅沟槽隔离(shallow trenchisolation，STI)以在晶片的芯片区(或核心电路区)中形成开口，以允许接触蚀刻停止层直接接触深沟槽多晶硅。这种结构使工艺电荷可以经由接触蚀刻停止层和深沟槽多晶硅释放到基底(或绝缘体上覆硅基底的操作层(handle layer))中。在晶片的密封环区中，可以增加额外的接触件以落在深沟槽多晶硅正上方和接触蚀刻停止层上。在这种情况下，会形成较短的接触蚀刻停止层路径，以将工艺电荷经由增加的接触件、接触蚀刻停止层和深沟槽多晶硅更容易地释放到基底。
在一实施例中，通过以下操作形成本发明实施例的晶片。形成绝缘体上覆硅基底。深沟槽向下延伸进入绝缘体上覆硅基底至绝缘体上覆硅基底的操作层，以多晶硅填充深沟槽。以氧化物材料填充深沟槽多晶硅上的浅沟槽隔离。蚀刻浅沟槽隔离氧化物以暴露出深沟槽多晶硅的上表面的至少一部分。接触蚀刻停止层沉积于绝缘体上覆硅基底上且接触露出的深沟槽多晶硅。至少一接触件形成于接触蚀刻停止层上并与其接触。可选地，除了所述至少一接触件(或所述至少一接触件之中)，还有额外的接触件落在深沟槽多晶硅正上方和接触蚀刻停止层上。在一实施例中，深沟槽多晶硅的露出的上表面大于典型的接触件用于使额外的接触件落在其上的尺寸。
相较于现有的晶片结构，本发明实施例的晶片结构降低工艺电荷的损害，并因此改善晶片的产量增益和收益。本发明实施例适用于具有深沟槽的任何半导体结构以及具有绝缘体上覆硅工艺的任何技术。在本发明实施例中，可以交替使用用语「电荷」和「工艺电荷」。
图1根据本发明实施例的一些实施例绘示用于释放工艺电荷的例示性绝缘体上覆硅结构100的剖面示意图。如图1所示，绝缘体上覆硅结构100包含绝缘体上覆硅基底，其具有操作层101、设置在操作层101上方的绝缘层102以及设置在绝缘层102上方的埋层103。在一实施例中，操作层101和埋层103都包含硅，而绝缘层102包含氧化物，例如二氧化硅，作为操作层101和埋层103之间的绝缘体或阻障。
如图1所示，绝缘体上覆硅结构100包含多晶硅区110，其向下延伸穿过埋层103和绝缘层102并终止于操作层101。绝缘体上覆硅结构100还包含位于多晶硅区110上的隔离层120。在一实施例中，多晶硅区110和隔离层120都可以作为晶片上的芯片之间的隔离物。在第一沟槽中形成多晶硅区110时，在第一沟槽上的第二沟槽中形成隔离层120。第一沟槽(称为深沟槽)比第二沟槽(称为浅沟槽)深。在一实施例中，多晶硅区110包含具有高导电性的多晶硅，而隔离层120包含具有低或无导电性的氧化物材料。
如图1所示，绝缘体上覆硅结构100还包含位于基底(又称为操作层)101、(又称为绝缘层)102、(又称为埋层)103上的蚀刻停止层130。在此范例中的蚀刻停止层130接触基底和多晶硅区110两者。隔离层120具有开口，蚀刻停止层130经由此开口接触多晶硅区110。蚀刻停止层130包含：至少一部分位于开口的底部并接触多晶硅区110；以及至少一部分沿着开口的侧壁延伸并接触隔离层120。
如图1所示，绝缘体上覆硅结构100还包含位于蚀刻停止层130上的至少一介电层140、150、160。在此范例中的绝缘体上覆硅结构100包含第一介电层140形成于蚀刻停止层130上、第二介电层150形成于第一介电层140上、以及第三介电层160形成于第二介电层150上。介电层140、150、160中的每一个可以包含介电材料，例如：氮氧化硅(SiON)、聚环氧乙烷(polythene oxide，PE-Ox)等。
绝缘体上覆硅结构100还包含延伸穿过至少一介电层140、150、160且位于蚀刻停止层130上的至少一接触件170。在一实施例中，至少一接触件170包含例如钨的金属材料。在此范例中的蚀刻停止层130可以是接触蚀刻停止层，在蚀刻停止层停止蚀刻工艺以形成至少一接触件170。在一实施例中，蚀刻停止层130可以包含例如氮化硅的材料。
在一实施例中，绝缘体上覆硅结构100还包含位于至少一介电层140、150、160上方的金属层(未绘示于图1)。至少一接触件170将金属层与金属层电性连接。如此一来，在金属层及/或至少一接触件170处产生的工艺电荷180将经由路径190释放到基底的操作层101，路径190即经过至少一接触件170、接触蚀刻停止层130、多晶硅区110到操作层101。在一实施例中，多晶硅区110位于晶片的核心电路区中以隔开晶片上的相邻芯片。
图2根据本发明实施例的一些实施例绘示用于释放工艺电荷的另一例示性绝缘体上覆硅结构200的剖面示意图。如图2所示，绝缘体上覆硅结构200包含绝缘体上覆硅基底，绝缘体上覆硅基底具有操作层201、设置在操作层201上方的绝缘层202以及设置在绝缘层202上方的埋层203。绝缘体上覆硅结构200还包含多晶硅区210，多晶硅区210向下延伸穿过埋层203和绝缘层202且终止于操作层201。绝缘体上覆硅结构200还包含位于多晶硅区210上的隔离层220以及位于基底上并接触基底和多晶硅区210两者的蚀刻停止层230。隔离层220具有开口，蚀刻停止层230经由此开口接触多晶硅区210。绝缘体上覆硅结构200还包含在蚀刻停止层230上的介电层240、250、260。
如图2所示，绝缘体上覆硅结构200包含位于蚀刻停止层230上但不在多晶硅区210正上方的第一接触件271；并且绝缘体上覆硅结构200还包含位于蚀刻停止层230上且在多晶硅区210正上方的第二接触件272。也就是说，第二接触件272延伸到多晶硅区210之上的隔离层220的开口中。在一实施例中，绝缘体上覆硅结构200还包含位于介电层240、250、260上方的金属层(图2中未绘示)。第一接触件271和第二接触件272中的每一个电性连接金属层和蚀刻停止层230。如此一来，可以将在金属层及/或接触件(又称为第一接触件)271、(又称为第二接触件)272处产生的工艺电荷281、282释放到基底的操作层201。具体而言，第一接触件271处的工艺电荷281将经由路径291释放到操作层201，路径291即经过第一接触件271、蚀刻停止层230、多晶硅区210到操作层201；以及第二接触件272处的工艺电荷282将经由路径292释放到操作层201，路径292即经过第二接触件272、蚀刻停止层230、多晶硅区210到操作层201。相较于第一接触件271，由于第二接触件272落在多晶硅区210正上方，因此第二接触件272可以通过较短路径292而更容易地将工艺电荷释放到操作层201中。在一实施例中，多晶硅区210在晶片的密封环区中以隔开晶片上的不同晶粒(dies)。
图3A、3B、3C、3D、3E、3F、3G、3H、3I、3J、3K、3L、3M、3N和3O根据本发明实施例中的一些实施例绘示各个制造阶段期间的例示性绝缘体上覆硅结构的剖面示意图。在一些实施例中，绝缘体上覆硅结构可以包含用于集成电路(integrated circuit，IC)中包含的半导体装置的基底。为了更容易理解本发明实施例的概念，简化图3A至3O。举例来说，其中形成有绝缘体上覆硅结构的集成电路可以包含许多其他装置，包含电阻器、电容器、晶体管、电感器、保险丝等，为了清楚说明起见，这些装置未绘示于图3A至3O。
图3A是根据本发明实施例中的一些实施例的包含绝缘体上覆硅基底的绝缘体上覆硅结构300的剖面示意图，绝缘体上覆硅基底是在各个制造阶段之一提供。图3A中的绝缘体上覆硅基底的形成可以通过在操作层301上沉积绝缘层302；以及接着在绝缘层302上沉积埋层303。在一实施例中，操作层301和埋层303都包含硅，而绝缘层302包含氧化物，例如二氧化硅，作为操作层301和埋层303之间的绝缘体或阻障。
图3B是根据本发明实施例中的一些实施例的包含浅沟槽306的绝缘体上覆硅结构300的剖面示意图，浅沟槽306是在各个制造阶段之一提供。如图3B所示，在埋层303上形成浅沟槽306。在一实施例中，浅沟槽306被设置于隔开将在绝缘体上覆硅结构300上形成的集成电路的相邻芯片的位置。在另一实施例中，浅沟槽306被设置于隔开绝缘体上覆硅结构300的晶片上的不同晶粒的位置。根据一些实施例，通过进行蚀刻工艺以移除埋层303的一部分来形成浅沟槽306。以掩模氧化物将蚀刻工艺停止于埋层303上。在一些实施例中，在蚀刻工艺之后进行清洁工艺及/或软/硬烘烤工艺。
图3C是根据本发明实施例中的一些实施例的包含深沟槽307的绝缘体上覆硅结构300的剖面示意图，深沟槽307是在各个制造阶段之一提供。如图3C所示，深沟槽307经由埋层303和绝缘层302从浅沟槽306的底表面延伸至操作层301。根据一些实施例，通过进行蚀刻工艺以移除埋层303和绝缘层302的一部分来形成深沟槽307。以掩模氧化物将蚀刻工艺停止于操作层301上。在一些实施例中，在蚀刻工艺之后进行清洁工艺及/或软/硬烘烤工艺。
图3D是根据本发明实施例中的一些实施例的包含多晶硅区310的绝缘体上覆硅结构300的剖面示意图，多晶硅区310是在各个制造阶段之一提供。在一实施例中，通过将多晶硅沉积至深沟槽307中来形成多晶硅区310。多晶硅区310可以作为深沟槽隔离，用于绝缘体上覆硅结构300上的芯片。
图3E是根据本发明实施例中的一些实施例的包含浅沟槽隔离(shallow trenchisolation，STI)320的绝缘体上覆硅结构300的剖面示意图，浅沟槽隔离320是在各个制造阶段之一提供。如图3E所示，通过将氧化物材料沉积至浅沟槽306中来形成浅沟槽隔离320。
图3F是根据本发明实施例中的一些实施例的具有开口325的绝缘体上覆硅结构300的剖面示意图，开口325是在各个制造阶段之一提供。如图3F所示，在浅沟槽隔离320上形成开口325。根据一些实施例，通过进行蚀刻工艺以移除多晶硅区310之上的浅沟槽隔离320的一部分来形成开口325。以掩模氧化物将蚀刻工艺停止于多晶硅区310上。在一些实施例中，在蚀刻工艺之后进行清洁工艺及/或软/硬烘烤工艺。
图3G是根据本发明实施例中的一些实施例的包含接触蚀刻停止层330的绝缘体上覆硅结构300的剖面示意图，接触蚀刻停止层330是在各个制造阶段之一形成。如图3G所示，接触蚀刻停止层330具有覆盖埋层303的顶表面、浅沟槽隔离320的顶表面、开口325的侧壁和开口325的底表面的轮廓。在一实施例中，可以通过按照此轮廓沉积氮化硅来形成接触蚀刻停止层330。在一实施例中，接触蚀刻停止层330的厚度值不能太小而无法具有蚀刻停止层的功能，并且厚度值也不能大于所需的厚度值而使得结构的导电性降低。在一实施例中，接触蚀刻停止层330的厚度为100埃至1000埃，例如为约400埃。如图3G所示，接触蚀刻停止层330的至少一部分形成于开口325的底表面上且接触多晶硅区310。
图3H是根据本发明实施例中的一些实施例的包含第一介电层340的绝缘体上覆硅结构300的剖面示意图，第一介电层340是在各个制造阶段之一形成于接触蚀刻停止层330上的层间介电质(inter-layer dielectric，ILD)。如图3H所示，形成第一介电层340以填充开口325并覆盖接触蚀刻停止层330。可以通过沉积例如氮氧化硅(SiON)或聚环氧乙烷(PE-Ox)的介电材料来形成第一介电层340。
图3I是根据本发明实施例中的一些实施例的包含第二介电层350的绝缘体上覆硅结构300的剖面示意图，第二介电层350是在各个制造阶段之一形成于第一介电层340上。在一范例中，可以通过沉积例如氮氧化硅(SiON)的介电材料来形成第二介电层350。
图3J是根据本发明实施例中的一些实施例的包含第三介电层360的绝缘体上覆硅结构300的剖面示意图，第三介电层360是在各个制造阶段之一形成于第二介电层350上。在一范例中，可以通过沉积例如聚环氧乙烷(PE-Ox)的介电材料来形成第三介电层360。
图3K是根据本发明实施例中的一些实施例的在各个制造阶段之一形成第一开口361的绝缘体上覆硅结构300的剖面示意图。根据一些实施例，进行蚀刻工艺(例如干式蚀刻工艺)以移除在接触蚀刻停止层330之上的第三介电层360、第二介电层350和第一介电层340的一部分。蚀刻工艺停止于接触蚀刻停止层330上。在一些实施例中，在干式蚀刻工艺之后进行清洁工艺及/或软/硬烘烤工艺。如图3K所示，第一开口361不形成于多晶硅区310的正上方。
图3L是根据本发明实施例的一些实施例的包含第一接触件371的绝缘体上覆硅结构300的剖面示意图，第一接触件371是在各个制造阶段之一提供。在此范例中，通过在第一开口361中沉积例如钨的金属材料来形成第一接触件371。
图3M是根据本发明实施例的一些实施例的在各个制造阶段之一中形成第二开口362的绝缘体上覆硅结构300的剖面示意图。根据一些实施例，进行蚀刻工艺(例如干式蚀刻工艺)以移除在接触蚀刻停止层330之上的第三介电层360、第二介电层350和第一介电层340的一部分。蚀刻工艺停止于接触蚀刻停止层330上。在一些实施例中，在干式蚀刻工艺之后进行清洁工艺及/或软/硬烘烤工艺。如图3M所示，第二开口362形成于多晶硅区310正上方。
图3N是根据本发明实施例的一些实施例的包含第二接触件372的绝缘体上覆硅结构300的剖面示意图，第二接触件是在各个制造阶段之一设置。在此范例中，通过在第二开口362沉积例如钨的金属材料形成第二接触件372。由于第二接触件372形成于多晶硅区310正上方，工艺电荷可以经由短路径释放到基底的操作层301中，短路径经过第二接触件372、位于多晶硅区310正上方的接触蚀刻停止层330的一部分以及多晶硅区310。在一实施例中，虽然位于基底之上的第一接触件371和第二接触件372的一部分可以被称为标准接触件，但位于基底中(即位于开口325中)的第二接触件372的一部分可以被称为基底接触件。
图3O是根据本发明实施例的一些实施例的包含金属层380的绝缘体上覆硅结构300的剖面示意图，金属层380是在各个制造阶段之一提供。如图3O所示，形成金属层380以覆盖第三介电层360、第一接触件371和第二接触件372。可以通过沉积例如铜或铝的金属材料来形成金属层380。如此一来，第一接触件371和第二接触件372中的每一个将金属层380电性连接至接触蚀刻停止层330，以帮助释放工艺电荷并降低工艺电荷损害。
图4根据本发明实施例的一些实施例绘示例示性绝缘体上覆硅结构400的示意图。在图4所示的实施例中，显示绝缘体上覆硅结构400的不同部件的尺寸。举例来说，绝缘体上覆硅结构400的深沟槽多晶硅401具有宽度410。在此范例中，在深沟槽多晶硅401之上的浅沟槽隔离402具有左边缘(margin)宽度431和右边缘宽度432。浅沟槽隔离402具有开口403，其顶部宽度420小于深沟槽多晶硅401的宽度410。否则，如果宽度420大于宽度410，则用于形成开口403的蚀刻工艺可能蚀刻出比深沟槽多晶硅401的顶表面下方必要的深度更深。由于开口403可能不总是精确地形成于深沟槽多晶硅401顶表面的中间，因此以在深沟槽多晶硅401的顶表面上的开口403的每一侧具有一些边缘宽度440为佳。
如图4所示，绝缘体上覆硅结构400的接触件404形成于深沟槽多晶硅401正上方并落在开口403的底表面上。接触件404的宽度450小于开口403的宽度420，在相较于开口403的侧壁的接触件404的每一侧留下边缘宽度460。
图5是根据本发明实施例的一些实施例的绘示用于形成半导体结构的例示性方法500的流程图。在操作502，形成向下延伸至绝缘体上覆硅基底中的多晶硅区。在操作504，在多晶硅区上形成隔离层。在操作506，蚀刻隔离层以形成开口。在操作508，沉积蚀刻停止层于绝缘体上覆硅基底上并经由开口接触多晶硅区。在操作510，在蚀刻停止层上沉积至少一介电层。在操作512，蚀刻所述至少一介电层以形成至少一开口穿过所述至少一介电层到达蚀刻停止层。在操作514，在所述至少一开口中形成至少一接触件向下延伸至穿过所述至少一介电层并到达蚀刻停止层。在操作516，在所述至少一介电层上方形成金属层。金属层电性连接至所述至少一接触件。可以根据本发明实施例的不同实施例改变图5所示的操作顺序。
图6根据本发明实施例中的一些实施例绘示用于减少工艺电荷损害的另一例示性绝缘体上覆硅结构600的剖面示意图。如图6所示，例示性绝缘体上覆硅结构600类似于参照图2描述和绘示的绝缘体上覆硅结构200以及参照图3O描述和绘示的绝缘体上覆硅结构300，除了例如绝缘体上覆硅结构600包含第二接触件672形成于多晶硅区310上且直接接触多晶硅区310。在一实施例中，第二接触件672的形成可以通过先进行蚀刻工艺(例如干式蚀刻工艺)以移除第三介电层360、第二介电层350、第一介电层340和接触蚀刻停止层330的一部分，以在多晶硅区310上形成开口。蚀刻工艺停止于多晶硅区310上。在一些实施例中，在干式蚀刻工艺之后进行清洁工艺及/或软/硬烘烤工艺。在形成开口之后，可以通过在开口中沉积例如钨的金属材料来形成第二接触件672。在此结构中，可以经由短路径将工艺电荷释放到基底的操作层301中，短路径经过多晶硅区310和多晶硅区310上的第二接触件672。
图7根据本发明实施例中的一些实施例绘示用于减少工艺电荷损害的又一例示性绝缘体上覆硅结构700的剖面示意图。如图7所示，例示性绝缘体上覆硅结构700类似于参照图6描述和绘示的绝缘体上覆硅结构600，除了例如绝缘体上覆硅结构700中的多晶硅区310具有凹入的上表面。如此一来，形成在多晶硅区310上并直接接触多晶硅区310的第二接触件672及/或接触蚀刻停止层330在底部具有凹入形状。
在一实施例中，公开一种绝缘体上覆硅结构。此绝缘体上覆硅结构包含：基底、多晶硅区以及蚀刻停止层。此基底包含：操作层、设置在操作层上方的绝缘层以及设置在绝缘层上方的埋层。多晶硅区向下延伸穿过埋层和绝缘层且终止于操作层。蚀刻停止层位于基底上。蚀刻停止层接触基底和多晶硅区两者。
在一些实施例中，此绝缘体上覆硅结构更包含：位于蚀刻停止层上的至少一接触件。
在一些实施例中，至少一接触件包含钨。
在一些实施例中，此绝缘体上覆硅结构更包含：位于蚀刻停止层上的至少一介电层；以及位于至少一介电层上的金属层，其中至少一接触件连接金属层和蚀刻停止层。
在一些实施例中，此绝缘体上覆硅结构更包含：位于多晶硅区上且在蚀刻停止层之下的隔离层，其中隔离层具有开口，蚀刻停止层经由所述开口接触多晶硅区。
在一些实施例中，蚀刻停止层包含：位于开口的底部的至少一部分；以及沿着开口的侧壁延伸的至少一部分。
在一些实施例中，多晶硅区位于晶片的核心电路区。
在一些实施例中，此绝缘体上覆硅结构更包含：位于多晶硅区正上方且位于蚀刻停止层上的额外接触件。
在一些实施例中，多晶硅区位于晶片的密封环区。
在另一实施例中，公开一种半导体结构。此半导体结构包含：基底；向下延伸至基底中的多晶硅区；位于基底上且接触多晶硅区的蚀刻停止层；以及位于蚀刻停止层上的至少一接触件。
在一些实施例中，此半导体结构更包含：位于多晶硅区上且在蚀刻停止层之下的隔离层，其中隔离层具有开口，蚀刻停止层经由所述开口接触多晶硅区。
在一些实施例中，开口的尺寸小于多晶硅区的顶表面的尺寸。
在一些实施例中，蚀刻停止层包含：位于开口的底部的至少一部分；以及沿着开口的侧壁延伸的至少一部分。
在一些实施例中，至少一接触件包含位于多晶硅区正上方且位于蚀刻停止层上的接触件。
在一些实施例中，接触件的底表面的尺寸小于开口的尺寸。
在一些实施例中，在带电工艺期间，蚀刻停止层将至少一接触件与多晶硅区电性连接。
在又一实施例中，公开一种半导体结构的制造方法。此方法包含：形成多晶硅区向下延伸至绝缘体上覆硅基底中；在多晶硅区上形成隔离层；蚀刻隔离层以形成开口；以及沉积蚀刻停止层于绝缘体上覆硅基底上且经由所述开口接触多晶硅区。
在一些实施例中，多晶硅区形成于绝缘体上覆硅基底的深沟槽中；以及隔离层形成于多晶硅区之上的浅沟槽中。
在一些实施例中，此方法更包含：在蚀刻停止层上沉积至少一介电层；形成至少一接触件向下延伸穿过至少一介电层且至蚀刻停止层上；以及形成金属层，金属层位于至少一介电层上方且电性连接至少一接触件。
在一些实施例中，至少一接触件包含延伸至隔离层的开口中且位于多晶硅区正上方的接触件。
以上概述数个实施例的部件，使得本领域普通技术人员可以更加理解本发明实施例的面向。本领域普通技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。本领域普通技术人员也应该理解到，此类等效的结构并未悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样的改变、取代和置换。

Claims (15)

1.一种绝缘体上覆硅结构，包括：
一基底，包括：
一操作层，
一绝缘层，设置在该操作层上方，以及
一埋层，设置在该绝缘层上方；
一多晶硅区，向下延伸穿过该埋层和该绝缘层且终止于该操作层；
一蚀刻停止层，位于该基底上，其中该蚀刻停止层接触该基底和该多晶硅区两者；
一隔离层，位于该多晶硅区上且在该蚀刻停止层之下，其中该隔离层具有一开口，该蚀刻停止层经由该开口接触该多晶硅区；
至少一接触件，位于该蚀刻停止层上；
至少一介电层，位于该蚀刻停止层上；以及
一金属层，位于该至少一介电层上，其中该至少一接触件连接该金属层和该蚀刻停止层。
2.如权利要求1所述的绝缘体上覆硅结构，其中：
该至少一接触件包含钨。
3.如权利要求1所述的绝缘体上覆硅结构，其中该蚀刻停止层包括：
位于该开口的底部的至少一部分；以及
沿着该开口的侧壁延伸的至少一部分。
4.如权利要求1所述的绝缘体上覆硅结构，其中：
该多晶硅区位于一晶片的一核心电路区。
5.如权利要求1所述的绝缘体上覆硅结构，还包括：
一额外接触件，位于该多晶硅区正上方且位于该蚀刻停止层上。
6.如权利要求5所述的绝缘体上覆硅结构，其中：
该多晶硅区位于一晶片的一密封环区。
7.一种半导体结构，包括：
一基底；
一多晶硅区，向下延伸至该基底中；
一蚀刻停止层，位于该基底上且接触该多晶硅区；
一隔离层，位于该多晶硅区上且在该蚀刻停止层之下，其中该隔离层具有一开口，该蚀刻停止层经由该开口接触该多晶硅区；
至少一接触件，位于该蚀刻停止层上；
至少一介电层，位于该蚀刻停止层上；以及
一金属层，位于该至少一介电层上，其中该至少一接触件连接该金属层和该蚀刻停止层。
8.如权利要求7所述的半导体结构，其中该开口的尺寸小于该多晶硅区的顶表面的尺寸。
9.如权利要求7所述的半导体结构，其中该蚀刻停止层包括：
位于该开口的底部的至少一部分；以及
沿着该开口的侧壁延伸的至少一部分。
10.如权利要求7所述的半导体结构，其中该至少一接触件包括位于该多晶硅区正上方且位于该蚀刻停止层上的一接触件。
11.如权利要求10所述的半导体结构，其中该接触件的底表面的尺寸小于该开口的尺寸。
12.如权利要求7所述的半导体结构，其中：
在一带电工艺期间，该蚀刻停止层将该至少一接触件与该多晶硅区电性连接。
13.一种半导体结构的制造方法，包括：
形成一多晶硅区向下延伸至一绝缘体上覆硅基底中；
在该多晶硅区上形成一隔离层；
蚀刻该隔离层以形成一开口；
沉积一蚀刻停止层于该绝缘体上覆硅基底上且经由该开口接触该多晶硅区；
在该蚀刻停止层上沉积至少一介电层；
形成至少一接触件向下延伸穿过该至少一介电层且至该蚀刻停止层上；以及
形成一金属层于该至少一介电层上方且电性连接该至少一接触件。
14.如权利要求13所述的半导体结构的制造方法，其中：
该多晶硅区形成于该绝缘体上覆硅基底的一深沟槽中；以及
该隔离层形成于该多晶硅区之上的一浅沟槽中。
15.如权利要求13所述的半导体结构的制造方法，其中：
该至少一接触件包含延伸至该隔离层的该开口中且位于该多晶硅区正上方的一接触件。
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