CN116798947A - 半导体结构及其制造方法 - Google Patents
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Abstract
本公开提供半导体结构及其制造方法。形成第一主动区、第二主动区及第三主动区。在第一主动区、第二主动区及第三主动区之上形成第一介电层。在第一介电层中形成图案化区域，图案化区域包括空腔区及围绕介电区的介电区，且介电区对应于第二主动区。在空腔区中形成填充层。在第一介电层上形成盖层。在盖层之上形成第二介电层。形成贯穿第二介电层、盖层与第一介电层的多个第一接触孔与至少一第二接触孔。每个第一接触孔暴露对应的第一主动区的一部分，第二接触孔取代介电区并暴露第二主动区的一部分。在第一接触孔与第二接触孔中填入金属层。
Description
技术领域
本公开是关于一种半导体结构及其制造方法，特别是关于一种可减少接触孔的工艺步骤的制造方法及其所形成的半导体结构。
背景技术
在制造半导体结构的过程中，常需要多道工艺来完成接触孔(through hole)的连接，不仅耗时且对于对齐(alignment)的精准度要求2较高。为了避免对齐不佳而产生断路，部分接触孔与填入其中的金属连接线的宽度受到限制(例如，无法缩小)。随着半导体结构日趋复杂(例如，体积变小、器件密度变大)，半导体结构的制造方法面临更多的挑战。
发明内容
本公开实施例提出一种半导体结构的制造方法，能有效降低形成接触孔的工艺数量，藉此缩短整体的工艺时间与成本。此外，本公开实施例的半导体结构的制造方法可提供更高的对齐容忍度，进而有效缩短接触孔与填入其中的连接线的宽度，以降低半导体结构的体积并提升器件的密度。
本公开的一些实施例包含一种半导体结构的制造方法，半导体结构的制造方法包含以下步骤。形成多个第一主动区、至少一第二主动区及至少一第三主动区，其中第一主动区界定单元区域，而第二主动区及第三主动区界定周边区域。在第一主动区、第二主动区及第三主动区之上形成第一介电层。在第一介电层中形成图案化区域，其中图案化区域包括空腔区及介电区，空腔区围绕介电区，且介电区对应于第二主动区。在空腔区中形成填充层。在第一介电层之上形成盖层。在盖层之上形成第二介电层。形成多个第一接触孔与至少一第二接触孔，其中第一接触孔与第二接触孔贯穿第二介电层、盖层与第一介电层，每个第一接触孔暴露对应的第一主动区的一部分，而第二接触孔进一步取代介电区并暴露第二主动区的一部分。在第一接触孔与第二接触孔中填入多个金属层。
本公开的一些实施例包含一种半导体结构。半导体结构包含第一主动区、至少一第二主动区及至少一第三主动区，第一主动区界定单元区域，第二主动区及第三主动区界定周边区域。半导体结构也包含第一介电层及盖层，第一介电层设置于第一主动区、第二主动区及第三主动区之上并包含图案化区域，图案化区域对应于第二主动区，而盖层设置于第一介电层之上。半导体结构更包含第二介电层，第二介电层设置于盖层之上。此外，半导体结构包含多个第一金属层及至少一第二金属层，第一金属层贯穿第二介电层、盖层与第一介电层并与第一主动区电连接，第二金属层贯穿第二介电层、盖层与第一介电层并与第二主动区电连接。
本公开实施例所提出半导体结构的制造方法能有效降低形成接触孔的工艺数量，藉此缩短整体的工艺时间与成本，提供更高的对齐容忍度，进而有效缩短接触孔与填入其中的连接线的宽度，以降低半导体结构的体积并提升器件的密度。
附图说明
图1A、图2、图3A、图4至图8是根据本公开一些实施例绘示半导体结构的制造方法的各阶段的部分截面图。
图1B是对应图1A中的部分结构的上视图。
图3B是对应图3A中的部分结构的上视图。
图9是根据本公开一些实施例绘示半导体结构的部分上视图。
图10至图17是根据本公开一些其他的实施例绘示半导体结构的制造方法的各阶段的部分截面图。
附图标号
100,102:半导体结构
A1:第一主动区
A2:第二主动区
A3:第三主动区
B1,B1’:第一阻挡层
B2,B2’:第二阻挡层
C:单元区域
CH1:第一接触孔
CH2:第二接触孔
CH3:第三接触孔
CH4:第四接触孔
CL:盖层
D1:第一介电层
D2:第二介电层
G:栅极结构
M0,M0’:填充层
M1,M1’:第一金属层
M2,M2’:第二金属层
M3,M3’:第三金属层
M21,M31,M21’,M31’:第一连接部分
M23,M33,M23’,M33’:填充部分
M25,M35,M25’,M35’:第二连接部分
M4,M4’:第四金属层
P:周边区域
P1,P2,P3:图案化区域
P11,P21,P31:空腔区
P13,P23:介电区
TI:隔离部件
WM21,WM25,WM31,WM35:宽度
X,Y,Z:座标轴
具体实施方式
为了简便起见，图1A至图8中已省略半导体结构100的一些部件。
参照图1A，形成多个第一主动区(active area)A1、第二主动区A2及第三主动区A3。第一主动区A1界定半导体结构100的单元区域(cell region)C，而第二主动区A2及第三主动区A3界定半导体结构100的周边区域(peripheral region)P。
第一主动区A1、第二主动区A2及第三主动区A3可包含导电材料，例如金属、金属硅化物、半导体材料、类似的材料或前述的组合，但本公开不以此为限。
第一主动区A1、第二主动区A2及第三主动区A3可包含各种以如离子注入及/或扩散工艺所形成的p型掺杂区及/或n型掺杂区。第一主动区A1、第二主动区A2及第三主动区A3可通过物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapordeposition,CVD)、原子层沉积(atomic layer deposition,ALD)、蒸发(evaporation)、溅射(sputtering)、类似的工艺或前述的组合所形成，但本公开不以此为限。
此外，可藉由各种隔离部件TI分隔第一主动区A1、第二主动区A2及第三主动区A3。举例而言，隔离部件TI可包含浅槽隔离(shallow trench isolation,STI)，但本公开不以此为限。形成隔离部件TI的步骤可包含刻蚀出沟槽，并于前述沟槽中填入绝缘材料(例如，氧化硅、氮化硅、或氮氧化硅)。
在一些实施例中，在第三主动区A3之上形成栅极结构G。举例来说，栅极结构G可包含导电材料，例如金属、金属硅化物、类似的材料或前述的组合。栅极结构G例如可通过物理气相沉积、化学气相沉积、原子层沉积、蒸发、溅射、类似的工艺或前述的组合所形成。
在一些实施例中，在第一主动区A1、第二主动区A2及第三主动区A3之上形成第一介电层D1。第一介电层D1可包含任何合适的介电材料，例如氧化硅、氮化硅、氮氧化硅、低介电常数(low-κ)介电材料、氧化铝、氮化铝、类似的材料或前述的组合，但本公开不以此为限。此外，第一介电层D1例如可通过沉积工艺所形成，例如化学气相沉积工艺、原子层沉积工艺、旋转涂布(spin-on coating)工艺、类似的沉积工艺或前述的组合。
参照图1A，在第一介电层D1中形成图案化区域P1及图案化区域P2。图案化区域P1对应于第二主动区A2，而图案化区域P2对应于栅极结构G(或第三主动区A3)。具体而言，将第一介电层D1图案化，以形成图案化区域P1及图案化区域P2。图1B可例如是对应图1A中的图案化区域P1的部分上视图。要注意的是，图1B也可例如是对应图1A中的图案化区域P2的部分上视图。换言之，图案化区域P1可具有与图案化区域P2相同或类似的结构。
参照图1A与图1B，图案化区域P1包含空腔区P11及介电区P13，空腔区P11围绕介电区P13，且介电区P13对应于第二主动区A2。换言之，图案化区域P1的介电区P13与第二主动区A2至少部分重叠。类似地，如图1A所示，图案化区域P2包含空腔区P21及介电区P23，空腔区P21围绕介电区P23，且介电区P23对应于栅极结构G(或第三主动区A3)。换言之，图案化区域P2的介电区P23与第三主动区A3至少部分重叠。
此外，如图1A所示，在第一介电层D1中进一步形成图案化区域P3，图案化区域P3包含空腔区P31。具体而言，将第一介电层D1图案化，以形成图案化区域P3。举例来说，图案化区域P1、图案化区域P2与图案化区域P3可通过相同的(图案化)工艺同时所形成，但本公开不以此为限。
在一些实施例中，是通过图案化工艺在第一介电层D1之上设置遮罩层(未绘示)，接着使用前述遮罩层作为刻蚀遮罩进行刻蚀工艺，以形成图案化区域P1、图案化区域P2及/或图案化区域P3(即，将第一介电层D1刻蚀出空腔区P11、空腔区P21及/或空腔区P31)。遮罩层可包含硬遮罩，例如包含氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、氮碳化硅(SiCN)、类似的材料或前述的组合。遮罩层可以是单层或多层结构。
遮罩层例如可通过沉积工艺、光刻工艺、其他适当的工艺或前述的组合所形成。沉积工艺的范例如前所述，在此不重复。光刻工艺可例如包含光阻涂布(例如，旋转涂布)、软烘烤(soft baking)、光罩对准(mask aligning)、曝光(exposure)、曝光后烘烤(post-exposure baking，PEB)、显影(developing)、清洗(rinsing)、干燥(例如硬烘烤)、其他合适的工艺或前述的组合。
参照图2，在空腔区P11、空腔区P21及空腔区P31中形成第一阻挡层(barrierlayer)B1。具体而言，第一阻挡层B1可形成于图案化区域P1的空腔区P11的侧壁及底部、图案化区域P2的空腔区P21的侧壁及底部，以及图案化区域P3的空腔区P31的侧壁及底部。在本实施例中，第一阻挡层B1包含钛(Ti)或氮化钛(TiN)。此外，第一阻挡层B1可通过沉积工艺所形成，但本公开不以此为限。沉积工艺的范例如前所述，在此不重复。
参照图2、图3A与图3B，在空腔区P11、空腔区P21及空腔区P31中形成填充层M0。填充层M0形成于第一阻挡层B1之上，并填满图案化区域P1的空腔区P11、图案化区域P2的空腔区P21及图案化区域P3的空腔区P31。在本实施例中，填充层M0包含钨(W)。填充层M0可通过沉积工艺所形成，但本公开不以此为限。沉积工艺的范例如前所述，在此不重复。
在形成第一阻挡层B1与填充层M0之后，可执行平坦化工艺。举例来说，可执行化学机械抛光(chemical mechanical polishing,CMP)工艺，使第一介电层D1的顶面、图案化区域P1的顶面、图案化区域P2的顶面与图案化区域P3的顶面共平面。亦即，第一阻挡层B1的最顶面与填充层M0的最顶面可与第一介电层D1的顶面共平面(即，不超过第一介电层D1的顶面)，但本公开不以此为限。
参照图4，在第一介电层D1之上形成盖层CL。举例来说，盖层CL可通过沉积工艺所形成，但本公开不以此为限。沉积工艺的范例如前所述，在此不重复。盖层CL可包含任何合适的介电材料，例如氧化硅、氮化硅、氮氧化硅、低介电常数(low-κ)介电材料、氧化铝、氮化铝、类似的材料或前述的组合，但本公开不以此为限。要注意的是，盖层CL的材料与第一介电层D1的材料不同，使后续在进行刻蚀工艺时，盖层CL与第一介电层D1的刻蚀速率不同(即，具有刻蚀选择性)。
参照图5，在盖层CL之上形成第二介电层D2。第二介电层D2的材料与制造方法可与第一介电层D1的材料与制造方法相同或类似，在此不重复，但本公开不以此为限。
参照图6，形成多个第一接触孔CH1与第二接触孔CH2。举例来说，可执行图案化工艺，以形成第一接触孔CH1与第二接触孔CH2，但本公开不以此为限。图案化工艺的范例如前所述，在此不重复。在一些实施例中，第一接触孔CH1与第二接触孔CH2皆贯穿第二介电层D2、盖层CL与第一介电层D1，每个第一接触孔CH1暴露对应的第一主动区A1的一部分，第二接触孔CH2进一步取代图案化区域P1的介电区P13并暴露第二主动区A2的一部分。
类似地，形成第三接触孔CH3与第四接触孔CH4。举例来说，可执行图案化工艺，以同时形成第一接触孔CH1、第二接触孔CH2、第三接触孔CH3及第四接触孔CH4，但本公开不以此为限。第三接触孔CH3贯穿第二介电层D2、盖层CL与第一介电层D1的一部分，取代图案化区域P2的介电区P23并暴露栅极结构G的一部分。第四接触孔CH4贯穿第二介电层D2与盖层CL，并暴露填入图案化区域P3的空腔区P31中的填充层M0的一部分。
参照图7，在第一接触孔CH1、第二接触孔CH2、第三接触孔CH3及第四接触孔CH4中形成第二阻挡层B2。具体而言，第二阻挡层B2可形成于第一接触孔CH1、第二接触孔CH2、第三接触孔CH3及第四接触孔CH4的侧壁。第二阻挡层B2的材料与制造方法可与第一阻挡层B1的材料与制造方法相同或类似，在此不重复，但本公开不以此为限。
参照图8，在第一接触孔CH1、第二接触孔CH2、第三接触孔CH3及第四接触孔CH4中填入金属层，以形成半导体结构100。具体而言，金属层包含第一金属层M1、第二金属层M2、第三金属层M3及第四金属层M4，且分别形成于第一接触孔CH1、第二接触孔CH2、第三接触孔CH3及第四接触孔CH4中。换言之，第一金属层M1形成于第二阻挡层B2之上，并填满第一接触孔CH1；第二金属层M2形成于第二阻挡层B2之上，并填满第二接触孔CH2；第三金属层M3形成于第二阻挡层B2之上，并填满第三接触孔CH3；第四金属层M4形成于第二阻挡层B2之上，并填满第四接触孔CH4。
如图8所示，第二阻挡层B2的一部分位于第二金属层M2与填充层M0之间。或者，第二阻挡层B2的一部分位于第三金属层M3与填充层M0之间。换言之，填充层M0位于第一阻挡层B1与第二阻挡层B2之间。更详细而言，第一阻挡层B1与第二阻挡层B2包覆填充层M0的侧壁与底部，但本公开不限于此。
在本实施例中，第一金属层M1、第二金属层M2、第三金属层M3及第四金属层M4包含钨(W)。此外，第一金属层M1、第二金属层M2、第三金属层M3及第四金属层M4可通过沉积工艺所形成，但本公开不以此为限。沉积工艺的范例如前所述，在此不重复。
如图8所示，第一金属层M1贯穿第二介电层D2、盖层CL与第一介电层D1，并与第一主动区A1电连接；第二金属层M2贯穿第二介电层D2、盖层CL与第一介电层D1，并与第二主动区A2电连接；第三金属层M3贯穿第二介电层D2、盖层CL与部分第一介电层D1并与栅极结构G(电)连接。
第一阻挡层B1设置于图案化区域P1的侧壁与底部的至少一部分、图案化区域P2的侧壁与底部的至少一部分及/或图案化区域P3的侧壁与底部。第二阻挡层B2设置于每个第一金属层M1的侧壁、第二金属层M2与第三金属层M3的至少部分侧壁及/或第四金属层M4的侧壁。换言之，在图案化区域P1中，填充层M0设置于第二金属层M2与第一阻挡层B1之间；在图案化区域P2中，填充层M0设置于第三金属层M3与第一阻挡层B1之间；在图案化区域P3中，第一阻挡层B1包覆填充层M0的侧壁与最底部，但本公开不限于此。
如图8所示，每个第一金属层M1具有实质上不变的(constant)宽度。要注意的是，第一金属层M1的底部可能因工艺因素(第一接触孔CH1的底部收敛)，使第一金属层M1的底部逐渐变窄，但第一金属层M1的其他部分仍保持实质上不变的宽度。
第二金属层M2包含第一连接部分M21、填充部分M23及第二连接部分M25，第一连接部分M21与第二主动区A2连接，填充部分M23填充于图案化区域P1并与第一连接部分M21连接，而第二连接部分M25设置于填充部分M23之上并与填充部分M23连接。换言之，第二金属层M2的第二连接部分M25可通过填充部分M23与第一连接部分M21电连接。在一些实施例中，第二连接部分M25的宽度WM25大于第一连接部分M21的宽度WM21。如图8所示，第二阻挡层B2设置于第一连接部分M21及第二连接部分M25的侧壁。在本实施例中，第二阻挡层B2进一步设置于填充部分M23的侧壁，但本公开不限于此。
类似地，在一些实施例中，第三金属层M3包含第一连接部分M31、填充部分M33及第二连接部分M35，第一连接部分M31与栅极结构G连接，填充部分M33填充于图案化区域P2并与第一连接部分M31连接，而第二连接部分M35设置于填充部分M33之上并与填充部分M33连接。换言之，第三金属层M3的第二连接部分M35可通过填充部分M33与第一连接部分M31电连接。在一些实施例中，第二连接部分M35的宽度WM35大于第一连接部分M31的宽度WM31。如图8所示，第二阻挡层B2设置于第一连接部分M31及第二连接部分M35的侧壁。在本实施例中，第二阻挡层B2进一步设置于填充部分M33的侧壁，但本公开不限于此。
相较于已知的半导体结构的制造方法，在本公开实施例的半导体结构100的制造方法中，可通过较少的工艺数量形成接触孔，藉此缩短整体的工艺时间与成本。此外，由于第二金属层M2可通过填充部分M23与第一连接部分M21电连接，可提供更高的对齐容忍度，有效降低断路(open)的可能性。
图9是根据本公开一些实施例绘示半导体结构100的部分上视图。传统上在制造半导体结构的过程中，需要多道工艺来完成接触孔的连接，因而一般半导体结构的第一金属层M1是分段形成且具有不同的宽度。相对地，如图8与图9所示，在本公开的一些实施例中，位于单元区域C的第一接触孔CH1是通过一图案化工艺直接贯穿第二介电层D2、盖层CL与第一介电层D1，使得每个第一金属层M1具有实质上不变的宽度。因此，能有效缩短第一接触孔CH1与填入其中的连接线(即，第一金属层M1)的宽度。
此外，由于可一次性地形成接触孔，可减少为了对齐而加入的对齐标记(alignment mark)。再者，相较于已知技术通过至少两次图案化工艺与填充(例如，沉积)工艺形成接触孔与金属层，其形成的金属层的整体宽度(例如，顶部宽度)较大，如图9所示，通过本公开实施例的方法，可进一步缩小第一金属层M1的整体宽度，进而缩短第一金属层M1与周边区域P的距离S1、S3以及相邻的两个第一金属层M1在X方向上的距离S2，藉此降低半导体结构100的体积并提升器件的密度。
图10至图17是根据本公开其他的实施例绘示半导体结构102的制造方法的各阶段的部分截面图。举例来说，图10所绘示的阶段可例如接续于图1A所绘示的阶段之后。类似地，为了简便起见，图10至图17中已省略半导体结构102的一些部件。
参照图10，在图案化区域P1的空腔区P11、图案化区域P2的空腔区P21及图案化区域P3的空腔区P31中形成第一阻挡层B1’。第一阻挡层B1’的形成位置与方法相似于前述第一阻挡层B1，故不重述。在本实施例中，第一阻挡层B1’包含钽(Ta)。
参照图10与图11，在第一阻挡层B1’之上形成填充层M0’，填充层M0’填满空腔区P11、空腔区P21及空腔区P31。在本实施例中，填充层M0’包含旋涂碳(spin-on carbon,SOC)材料。类似地，在一些实施例中，在形成第一阻挡层B1’与填充层M0’之后，可执行平坦化工艺。
参照图12至图14，在第一介电层D1之上形成盖层CL。举例来说，可在低于填充层M0’的玻璃转换温度(例如，摄氏300度)的条件下形成盖层CL，但本公开不以此为限。接着，在盖层CL之上形成第二介电层D2。接着，形成多个第一接触孔CH1与第二接触孔CH2。如图14所示，第一接触孔CH1与第二接触孔CH2皆贯穿第二介电层D2、盖层CL与第一介电层D1，每个第一接触孔CH1暴露对应的第一主动区A1的一部分，第二接触孔CH2进一步取代图案化区域P1的介电区P13并暴露第二主动区A2的一部分。
类似地，形成第三接触孔CH3与第四接触孔CH4。举例来说，可执行图案化工艺，以同时形成第一接触孔CH1、第二接触孔CH2、第三接触孔CH3及第四接触孔CH4，但本公开不以此为限。第三接触孔CH3贯穿第二介电层D2、盖层CL与第一介电层D1的一部分，并暴露栅极结构G的一部分。第四接触孔CH4贯穿第二介电层D2与盖层CL，并暴露填入图案化区域P3的空腔区P31中的填充层M0’的一部分。
参照图15，将填充层M0’移除。举例来说，可通过湿式清洗(wet cleaning)工艺将填充层M0’从图案化区域P1的空腔区P11、图案化区域P2的空腔区P21及图案化区域P3的空腔区P31中移除，但本公开不以此为限。
参照图16，在第一接触孔CH1、第二接触孔CH2、第三接触孔CH3及第四接触孔CH4中形成第二阻挡层B2’。具体而言，第二阻挡层B2’可形成于第一接触孔CH1、第二接触孔CH2、第三接触孔CH3及第四接触孔CH4的侧壁。第二阻挡层B2’的材料可与第一阻挡层B1’的材料相同或类似，在此不重复，但本公开不以此为限。
参照图17，在第一接触孔CH1、第二接触孔CH2、第三接触孔CH3及第四接触孔CH4中填入金属层，以形成半导体结构102。具体而言，如图17所示，金属层包含第一金属层M1’、第二金属层M2’、第三金属层M3’及第四金属层M4’，第一金属层M1’、第二金属层M2’、第三金属层M3’及第四金属层M4’分别形成于第一接触孔CH1、第二接触孔CH2、第三接触孔CH3及第四接触孔CH4中。
换言之，在一些实施例中，第一金属层M1’形成于第二阻挡层B2’之上，并填满第一接触孔CH1；第二金属层M2’形成于第二阻挡层B2’之上，并填满第二接触孔CH2及图案化区域P1的空腔区P11；第三金属层M3’形成于第二阻挡层B2’之上，并填满第三接触孔CH3及图案化区域P2的空腔区P21；第四金属层M4’形成于第二阻挡层B2’之上，并填满第四接触孔CH4及图案化区域P3的空腔区P31。
在本实施例中，第一金属层M1’、第二金属层M2’、第三金属层M3’及第四金属层M4’包含铜(Cu)。此外，第一金属层M1’、第二金属层M2’、第三金属层M3’及第四金属层M4’可通过电镀(electroplating)工艺分别形成于第一接触孔CH1、第二接触孔CH2(及图案化区域P1的空腔区P11)、第三接触孔CH3(及图案化区域P2的空腔区P21)及第四接触孔CH4(及图案化区域P3的空腔区P31)中，但本公开不以此为限。
类似地，如图17所示，在一些实施例中，每个第一金属层M1’具有实质上不变的宽度。要注意的是，第一金属层M1’的底部可能因工艺因素(第一接触孔CH1的底部收敛)，使第一金属层M1’的底部逐渐变窄，但第一金属层M1’的其他部分仍保持实质上不变的宽度。
此外，如图17所示，在一些实施例中，第二金属层M2’包含第一连接部分M21’、填充部分M23’及第二连接部分M25’，第一连接部分M21’与第二主动区A2连接，填充部分M23’填充于图案化区域P1并与第一连接部分M21连接，而第二连接部分M25’设置于填充部分M23’之上并与填充部分M23’连接。换言之，第二金属层M2’可通过填充部分M23’与第一连接部分M21’电连接。
再者，如图17所示，在一些实施例中，第三金属层M3’包含第一连接部分M31’、填充部分M33’及第二连接部分M35’，第一连接部分M31’与栅极结构G连接，填充部分M33’填充于图案化区域P2并与第一连接部分M31’连接，而第二连接部分M35’设置于填充部分M33’之上并与填充部分M33’连接。换言之，第三金属层M3’的第二连接部分M35’可通过填充部分M33’与第一连接部分M31’电连接。
承上述说明，通过本公开实施例的半导体结构的制造方法，能有效降低形成接触孔的工艺数量，藉此缩短整体的工艺时间与成本。此外，本公开实施例的半导体结构的制造方法可提供更高的对齐容忍度，进而有效缩短接触孔与填入其中的连接线的宽度，以降低半导体结构的体积并提升器件的密度。
以上概述数个实施例的部件，以便在本公开所属技术领域的技术人员可以更理解本公开实施例的观点。在本公开所属技术领域的技术人员应该理解，他们能以本公开实施例为基础，设计或修改其他工艺和结构以达到与在此介绍的实施例相同的目的及/或优势。在本公开所属技术领域的技术人员也应该理解到，此类等效的结构并无悖离本公开的精神与范围，且他们能在不违背本公开的精神和范围之下，做各式各样的改变、取代和替换。因此，本公开的保护范围当以权利要求书所界定者为准。另外，虽然本公开已以数个较佳实施例公开如上，然其并非用以限定本公开。
Claims (15)
1.一种半导体结构的制造方法，其特征在于，包括：
形成多个第一主动区、至少一第二主动区及至少一第三主动区，其中所述多个第一主动区界定单元区域，而所述第二主动区及所述第三主动区界定周边区域；
在所述多个第一主动区、所述第二主动区及所述第三主动区之上形成第一介电层；
在所述第一介电层中形成图案化区域，其中所述图案化区域包括空腔区及介电区，所述空腔区围绕所述介电区，且所述介电区对应于所述第二主动区；
在所述空腔区中形成填充层；
在所述第一介电层之上形成盖层；
在所述盖层之上形成第二介电层；
形成多个第一接触孔与至少一第二接触孔，其中所述多个第一接触孔与所述第二接触孔贯穿所述第二介电层、所述盖层与所述第一介电层，每个所述第一接触孔暴露所述多个第一主动区中的一个的一部分，所述第二接触孔进一步取代所述介电区并暴露所述第二主动区的一部分；以及
在所述多个第一接触孔与所述第二接触孔中填入多个金属层。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，更包括：
在所述第三主动区之上形成栅极结构；
其中在所述第一介电层中形成另一图案化区域，且所述另一图案化区域的所述介电区对应于所述栅极结构。
3.半导体如权利要求1所述的半导体结构的制造方法，其特征在于，在所述空腔区中形成填充层之前，更包括：
在所述空腔区中形成第一阻挡层。
4.如权利要求3所述的半导体结构的制造方法，其特征在于，在所述多个第一接触孔与所述第二接触孔中填入所述多个金属层之前，更包括：
在所述多个第一接触孔与所述第二接触孔中形成第二阻挡层。
5.如权利要求4所述的半导体结构的制造方法，其特征在于，所述第一阻挡层与所述第二阻挡层包括钛或氮化钛，而所述填充层与所述多个金属层包括钨。
6.如权利要求4所述的半导体结构的制造方法，其特征在于，所述填充层包括旋涂碳材料。
7.如权利要求6所述的半导体结构的制造方法，其特征在于，在形成所述多个第一接触孔与所述第二接触孔之后，更包括：
将所述填充层移除。
8.如权利要求6所述的半导体结构的制造方法，其特征在于，所述第一阻挡层与所述第二阻挡层包括钽，而所述多个金属层包括铜。
9.一种半导体结构，其特征在于，包括：
多个第一主动区，界定单元区域；
至少一第二主动区及至少一第三主动区，界定周边区域；
第一介电层，设置于所述多个第一主动区、所述第二主动区及所述第三主动区之上并包括图案化区域，图案化区域对应于所述第二主动区；
盖层，设置于所述第一介电层之上；
第二介电层，设置于所述盖层之上；
多个第一金属层，贯穿所述第二介电层、所述盖层与所述第一介电层并与所述多个第一主动区电连接；以及
至少一第二金属层，贯穿所述第二介电层、所述盖层与所述第一介电层并与所述第二主动区电连接。
10.如权利要求9所述的半导体结构，其特征在于，每个所述第一金属层具有不变的宽度。
11.如权利要求9所述的半导体结构，其特征在于，更包括：
第一阻挡层，设置于所述图案化区域的侧壁与底部的至少一部分；及
第二阻挡层，设置于每个所述第一金属层的侧壁与所述第二金属层的至少部分侧壁。
12.如权利要求11所述的半导体结构，其特征在于，所述第二金属层包括：
第一连接部分，与所述第二主动区连接；
填充部分，填充于所述图案化区域并与所述第一连接部分连接；及
第二连接部分，设置于所述填充部分之上并与所述填充部分连接；
其中所述第二阻挡层设置于所述第一连接部分及所述第二连接部分的侧壁。
13.如权利要求12所述的半导体结构，其特征在于，所述第二连接部分的宽度大于所述第一连接部分的宽度。
14.如权利要求12所述的半导体结构，其特征在于，所述第二阻挡层进一步设置于所述填充部分的侧壁。
15.如权利要求9所述的半导体结构，其特征在于，所述多个第一金属层与所述第二金属层包括钨或铜。
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