TWI736018B - 絕緣體上覆矽結構、半導體結構及其製造方法 - Google Patents

絕緣體上覆矽結構、半導體結構及其製造方法 Download PDF

Info

Publication number
TWI736018B
TWI736018B TW108141347A TW108141347A TWI736018B TW I736018 B TWI736018 B TW I736018B TW 108141347 A TW108141347 A TW 108141347A TW 108141347 A TW108141347 A TW 108141347A TW I736018 B TWI736018 B TW I736018B
Authority
TW
Taiwan
Prior art keywords
layer
contact
silicon
etch stop
polysilicon region
Prior art date
Application number
TW108141347A
Other languages
English (en)
Other versions
TW202038403A (zh
Inventor
陳冠榮
王證鈜
林俊銘
李宗霖
林炫政
江文智
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202038403A publication Critical patent/TW202038403A/zh
Application granted granted Critical
Publication of TWI736018B publication Critical patent/TWI736018B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Abstract

揭示用於減少製程電荷損壞的結構和方法。在一範例中，揭示絕緣體上覆矽（SOI）結構。此絕緣體上覆矽結構包含：基底、多晶矽區和蝕刻停止層。此基底包含：操作層、設置在操作層上方的絕緣層以及設置在絕緣層上方的埋層。多晶矽區從埋層的上表面向下延伸且終止於操作層。蝕刻停止層位於基底上。蝕刻停止層接觸基底和多晶矽區兩者。

Description

絕緣體上覆矽結構、半導體結構及其製造方法
本發明實施例是關於半導體製造技術，特別是有關於半導體結構及其製造方法。
深溝槽電容器和電晶體可以作為半導體結構或積體電路中的記憶體元件。具有深溝槽的晶圓，例如具有深溝槽的絕緣體上覆矽（silicon-on-insulator，SOI）晶圓容易受到製程電荷損害，其造成很大的產率損失。基於現有的絕緣體上覆矽晶圓結構，接觸件（例如金屬-半導體接觸件）不與基底中的深溝槽（deep trench，DT）中的多晶矽電性連接。如此一來，製程電荷不能釋放到基底並經由基底釋放，並且累積在絕緣體上覆矽基底的埋藏氧化物（buried oxide）層和p型基底層（或Si層）中。
因此，用於處理製程電荷的現有半導體結構和方法並不完全令人滿意。
根據一些實施例，提供絕緣體上覆矽結構。此絕緣體上覆矽結構包含：基底、多晶矽區以及蝕刻停止層。此基底包含：操作層、設置在操作層上方的絕緣層以及設置在絕緣層上方的埋層。多晶矽區向下延伸穿過埋層和絕緣層且終止於操作層。蝕刻停止層位於基底上。蝕刻停止層接觸基底和多晶矽區兩者。
根據另一些實施例，提供半導體結構。此半導體結構包含：基底；向下延伸至基底中的多晶矽區；位於基底上且接觸多晶矽區的蝕刻停止層；以及位於蝕刻停止層上的至少一接觸件。
根據又另一些實施例，提供半導體結構的製造方法。此方法包含：形成多晶矽區向下延伸至絕緣體上覆矽基底中；在多晶矽區上形成隔離層；蝕刻隔離層以形成開口；以及沉積蝕刻停止層於絕緣體上覆矽基底上且經由所述開口接觸多晶矽區。
以下內容描述各種例示性實施例，用於實施標的的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中提及第一部件形成於第二部件上或上方，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。此外，本發明實施例在不同範例中可重複使用參考數字及/或字母，此重複是為了簡化和清楚之目的，並非代表所討論的不同實施例及/或組態之間有特定的關係。
此外，本文可能使用空間相對用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及類似的用詞，這些空間相對用語係為了便於描述如圖所示之一個（些）元件或部件與另一個（些）元件或部件之間的關係。這些空間相對用語包含使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），則在此所使用的空間相對形容詞也將依轉向後的方位來解釋。除非另有明確說明，例如「附接」、「附加」、「連接」和「互連」的用語指的是結構經由中間結構直接或間接地彼此固定或附接的關係，以及可移動的或剛性的附接或關係。
除非另有定義，否則在此使用的所有用語（包含技術和科學用語）具有與本發明實施例所屬技術領域中具有通常知識者通常所理解的相同含義。還將理解的是，除非在此明確定義，用語（例如在常用詞典中定義的用語）應被解釋為與它們在相關領域和本發明實施例的背景下的含義一致，並且將不以理想化或過於正式的方式進行解釋。
現在將詳細參照本發明實施例，在所附圖式中繪示本發明實施例的範例。在圖式和說明書中盡可能使用相同的參考數字指示相同或相似的部件。
為了降低晶圓的製程電荷損傷，本發明實施例提供了各種實施例，其具有接觸蝕刻停止層（contact etch stop layer，CESL）形成於晶圓的基底中的深溝槽多晶矽上且接觸深溝槽多晶矽。接觸蝕刻停止層將晶圓的金屬接觸件與深溝槽多晶矽電性連接。如此一來，製程電荷可以經由接觸件、接觸蝕刻停止層和深溝槽多晶矽釋放到基底中及/或經由基底的操作矽層釋放出基底。
在一實施例中，蝕刻在深溝槽多晶矽上方的淺溝槽隔離（shallow trench isolation，STI）以在晶圓的晶片區（或核心電路區）中形成開口，以允許接觸蝕刻停止層直接接觸深溝槽多晶矽。這種結構使製程電荷可以經由接觸蝕刻停止層和深溝槽多晶矽釋放到基底（或絕緣體上覆矽基底的操作層（handle layer））中。在晶圓的密封環區中，可以增加額外的接觸件以落在深溝槽多晶矽正上方和接觸蝕刻停止層上。在這種情況下，會形成較短的接觸蝕刻停止層路徑，以將製程電荷經由增加的接觸件、接觸蝕刻停止層和深溝槽多晶矽更容易地釋放到基底。
在一實施例中，藉由以下操作形成本發明實施例的晶圓。形成絕緣體上覆矽基底。深溝槽向下延伸進入絕緣體上覆矽基底至絕緣體上覆矽基底的操作層，以多晶矽填充深溝槽。以氧化物材料填充深溝槽多晶矽上的淺溝槽隔離。蝕刻淺溝槽隔離氧化物以暴露出深溝槽多晶矽的上表面的至少一部分。接觸蝕刻停止層沉積於絕緣體上覆矽基底上且接觸露出的深溝槽多晶矽。至少一接觸件形成於接觸蝕刻停止層上並與其接觸。可選地，除了所述至少一接觸件（或所述至少一接觸件之中），還有額外的接觸件落在深溝槽多晶矽正上方和接觸蝕刻停止層上。在一實施例中，深溝槽多晶矽的露出的上表面大於典型的接觸件用於使額外的接觸件落在其上的尺寸。
相較於現有的晶圓結構，本發明實施例的晶圓結構降低製程電荷的損害，並因此改善晶圓的產量增益和收益。本發明實施例適用於具有深溝槽的任何半導體結構以及具有絕緣體上覆矽製程的任何技術。在本發明實施例中，可以交替使用用語「電荷」和「製程電荷」。
第1圖根據本發明實施例的一些實施例繪示用於釋放製程電荷的例示性絕緣體上覆矽結構100的剖面示意圖。如第1圖所示，絕緣體上覆矽結構100包含絕緣體上覆矽基底，其具有操作層101、設置在操作層101上方的絕緣層102以及設置在絕緣層102上方的埋層103​​。在一實施例中，操作層101和埋層103都​​包含矽，而絕緣層102包含氧化物，例如二氧化矽，作為操作層101和埋層103​​之間的絕緣體或阻障。
如第1圖所示，絕緣體上覆矽結構100包含多晶矽區110，其向下延伸穿過埋層103​​和絕緣層102並終止於操作層101。絕緣體上覆矽結構100還包含位於多晶矽區110上的隔離層120。在一實施例中，多晶矽區110和隔離層120都可以作為晶圓上的晶片之間的隔離物。在第一溝槽中形成多晶矽區110時，在第一溝槽上的第二溝槽中形成隔離層120。第一溝槽（稱為深溝槽）比第二溝槽（稱為淺溝槽）深。在一實施例中，多晶矽區110包含具有高導電性的多晶矽，而隔離層120包含具有低或無導電性的氧化物材料。
如第1圖所示，絕緣體上覆矽結構100還包含位於基底（又稱為操作層）101、（又稱為絕緣層）102、（又稱為埋層）103上的蝕刻停止層130。在此範例中的蝕刻停止層130接觸基底和多晶矽區110兩者。隔離層120具有開口，蝕刻停止層130經由此開口接觸多晶矽區110。蝕刻停止層130包含：至少一部分位於開口的底部並接觸多晶矽區110；以及至少一部分沿著開口的側壁延伸並接觸隔離層120。
如第1圖所示，絕緣體上覆矽結構100還包含位於蝕刻停止層130上的至少一介電層140、150、160。在此範例中的絕緣體上覆矽結構100包含第一介電層140形成於蝕刻停止層130上、第二介電層150形成於第一介電層140上、以及第三介電層160形成於第二介電層150上。介電層140、150、160中的每一個可以包含介電材料，例如：氮氧化矽（SiON）、聚環氧乙烷（polythene oxide，PE-Ox）等。
絕緣體上覆矽結構100還包含延伸穿過至少一介電層140、150、160且位於蝕刻停止層130上的至少一接觸件170。在一實施例中，至少一接觸件170包含例如鎢的金屬材料。在此範例中的蝕刻停止層130可以是接觸蝕刻停止層，在蝕刻停止層停止蝕刻製程以形成至少一接觸件170。在一實施例中，蝕刻停止層130可以包含例如氮化矽的材料。
在一實施例中，絕緣體上覆矽結構100還包含位於至少一介電層140、150、160上方的金屬層（未繪示於第1圖）。至少一接觸件170將金屬層與金屬層電性連接。如此一來，在金屬層及/或至少一接觸件170處產生的製程電荷180將經由路徑190釋放到基底的操作層101，路徑190即經過至少一接觸件170、接觸蝕刻停止層130、多晶矽區110到操作層101。在一實施例中，多晶矽區110位於晶圓的核心電路區中以隔開晶圓上的相鄰晶片。
第2圖根據本發明實施例的一些實施例繪示用於釋放製程電荷的另一例示性絕緣體上覆矽結構200的剖面示意圖。如第2圖所示，絕緣體上覆矽結構200包含絕緣體上覆矽基底，絕緣體上覆矽基底具有操作層201、設置在操作層201上方的絕緣層202以及設置在絕緣層202上方的埋層203。絕緣體上覆矽結構200還包含多晶矽區210，多晶矽區210向下延伸穿過埋層203和絕緣層202且終止於操作層201。絕緣體上覆矽結構200還包含位於多晶矽區210上的隔離層220以及位於基底上並接觸基底和多晶矽區210兩者的蝕刻停止層230。隔離層220具有開口，蝕刻停止層230經由此開口接觸多晶矽區210。絕緣體上覆矽結構200還包含在蝕刻停止層230上的介電層240、250、260。
如第2圖所示，絕緣體上覆矽結構200包含位於蝕刻停止層230上但不在多晶矽區210正上方的第一接觸件271；並且絕緣體上覆矽結構200還包含位於蝕刻停止層230上且在多晶矽區210正上方的第二接觸件272。也就是說，第二接觸件272延伸到多晶矽區210之上的隔離層220的開口中。在一實施例中，絕緣體上覆矽結構200還包含位於介電層240、250、260上方的金屬層（第2圖中未繪示）。第一接觸件271和第二接觸件272中的每一個電性連接金屬層和蝕刻停止層230。如此一來，可以將在金屬層及/或接觸件（又稱為第一接觸件）271、（又稱為第二接觸件）272處產生的製程電荷281、282釋放到基底的操作層201。具體而言，第一接觸件271處的製程電荷281將經由路徑291釋放到操作層201，路徑291即經過第一接觸件271、蝕刻停止層230、多晶矽區210到操作層201；以及第二接觸件272處的製程電荷282將經由路徑292釋放到操作層201，路徑292即經過第二接觸件272、蝕刻停止層230、多晶矽區210到操作層201。相較於第一接觸件271，由於第二接觸件272落在多晶矽區210正上方，因此第二接觸件272可以藉由較短路徑292而更容易地將製程電荷釋放到操作層201中。在一實施例中，多晶矽區210在晶圓的密封環區中以隔開晶圓上的不同晶粒（dies）。
第3A、3B、3C、3D、3E、3F、3G、3H、3I、3J、3K、3L、3M、3N和3O圖根據本發明實施例中的一些實施例繪示各個製造階段期間的例示性絕緣體上覆矽結構的剖面示意圖。在一些實施例中，絕緣體上覆矽結構可以包含用於積體電路（integrated circuit，IC）中包含的半導體裝置的基底。為了更容易理解本發明實施例的概念，簡化第3A至3O圖。舉例來說，其中形成有絕緣體上覆矽結構的積體電路可以包含許多其他裝置，包含電阻器、電容器、電晶體、電感器、保險絲等，為了清楚說明起見，這些裝置未繪示於第3A至3O圖。
第3A圖是根據本發明實施例中的一些實施例之包含絕緣體上覆矽基底的絕緣體上覆矽結構300的剖面示意圖，絕緣體上覆矽基底係在各個製造階段之一提供。第3A圖中的絕緣體上覆矽基底的形成可以藉由在操作層301上沉積絕緣層302；以及接著在絕緣層302上沉積埋層303。在一實施例中，操作層301和埋層303都包含矽，而絕緣層302包含氧化物，例如二氧化矽，作為操作層301和埋層303之間的絕緣體或阻障。
第3B圖是根據本發明實施例中的一些實施例之包含淺溝槽306的絕緣體上覆矽結構300的剖面示意圖，淺溝槽306係在各個製造階段之一提供。如第3B圖所示，在埋層303上形成淺溝槽306。在一實施例中，淺溝槽306被設置於隔開將在絕緣體上覆矽結構300上形成的積體電路的相鄰晶片的位置。在另一實施例中，淺溝槽306被設置於隔開絕緣體上覆矽結構300的晶圓上的不同晶粒的位置。根據一些實施例，藉由進行蝕刻製程以移除埋層303的一部分來形成淺溝槽306。以遮罩氧化物將蝕刻製程停止於埋層303上。在一些實施例中，在蝕刻製程之後進行清潔製程及/或軟/硬烘烤製程。
第3C圖是根據本發明實施例中的一些實施例之包含深溝槽307的絕緣體上覆矽結構300的剖面示意圖，深溝槽307係在各個製造階段之一提供。如第3C圖所示，深溝槽307經由埋層303和絕緣層302從淺溝槽306的底表面延伸至操作層301。根據一些實施例，藉由進行蝕刻製程以移除埋層303和絕緣層302的一部分來形成深溝槽307。以遮罩氧化物將蝕刻製程停止於操作層301上。在一些實施例中，在蝕刻製程之後進行清潔製程及/或軟/硬烘烤製程。
第3D圖是根據本發明實施例中的一些實施例之包含多晶矽區310的絕緣體上覆矽結構300的剖面示意圖，多晶矽區310係在各個製造階段之一提供。在一實施例中，藉由將多晶矽沉積至深溝槽307中來形成多晶矽區310。多晶矽區310可以作為深溝槽隔離，用於絕緣體上覆矽結構300上的晶片。
第3E圖是根據本發明實施例中的一些實施例之包含淺溝槽隔離（shallow trench isolation，STI）320的絕緣體上覆矽結構300的剖面示意圖，淺溝槽隔離320係在各個製造階段之一提供。如第3E圖所示，藉由將氧化物材料沉積至淺溝槽306中來形成淺溝槽隔離320。
第3F圖是根據本發明實施例中的一些實施例之具有開口325的絕緣體上覆矽結構300的剖面示意圖，開口325係在各個製造階段之一提供。如第3F圖所示，在淺溝槽隔離320上形成開口325。根據一些實施例，藉由進行蝕刻製程以移除多晶矽區310之上的淺溝槽隔離320的一部分來形成開口325。以遮罩氧化物將蝕刻製程停止於多晶矽區310上。在一些實施例中，在蝕刻製程之後進行清潔製程及/或軟/硬烘烤製程。
第3G圖是根據本發明實施例中的一些實施例之包含接觸蝕刻停止層330的絕緣體上覆矽結構300的剖面示意圖，接觸蝕刻停止層330係在各個製造階段之一形成。如第3G圖所示，接觸蝕刻停止層330具有覆蓋埋層303的頂表面、淺溝槽隔離320的頂表面、開口325的側壁和開口325的底表面的輪廓。在一實施例中，可以藉由按照此輪廓沉積氮化矽來形成接觸蝕刻停止層330。在一實施例中，接觸蝕刻停止層330的厚度值不能太小而無法具有蝕刻停止層的功能，並且厚度值也不能大於所需的厚度值而使得結構的導電性降低。在一實施例中，接觸蝕刻停止層330的厚度為100埃至1000埃，例如為約400埃。如第3G圖所示，接觸蝕刻停止層330的至少一部分形成於開口325的底表面上且接觸多晶矽區310。
第3H圖是根據本發明實施例中的一些實施例之包含第一介電層340的絕緣體上覆矽結構300的剖面示意圖，第一介電層340係在各個製造階段之一形成於接觸蝕刻停止層330上的層間介電質（inter-layer dielectric，ILD）。如第3H圖所示，形成第一介電層340以填充開口325並覆蓋接觸蝕刻停止層330。可以藉由沉積例如氮氧化矽（SiON）或聚環氧乙烷（PE-Ox）的介電材料來形成第一介電層340。
第3I圖是根據本發明實施例中的一些實施例之包含第二介電層350的絕緣體上覆矽結構300的剖面示意圖，第二介電層350係在各個製造階段之一形成於第一介電層340上。在一範例中，可以藉由沉積例如氮氧化矽（SiON）的介電材料來形成第二介電層350。
第3J圖是根據本發明實施例中的一些實施例之包含第三介電層360的絕緣體上覆矽結構300的剖面示意圖，第三介電層360係在各個製造階段之一形成於第二介電層350上。在一範例中，可以藉由沉積例如聚環氧乙烷（PE-Ox）的介電材料來形成第三介電層360。
第3K圖是根據本發明實施例中的一些實施例之在各個製造階段之一形成第一開口361的絕緣體上覆矽結構300的剖面示意圖。根據一些實施例，進行蝕刻製程（例如乾式蝕刻製程）以移除在接觸蝕刻停止層330之上的第三介電層360、第二介電層350和第一介電層340的一部分。蝕刻製程停止於接觸蝕刻停止層330上。在一些實施例中，在乾式蝕刻製程之後進行清潔製程及/或軟/硬烘烤製程。如第3K圖所示，第一開口361不形成於多晶矽區310的正上方。
第3L圖是根據本發明實施例的一些實施例之包含第一接觸件371的絕緣體上覆矽結構300的剖面示意圖，第一接觸件371係在各個製造階段之一提供。在此範例中，藉由在第一開口361中沉積例如鎢的金屬材料來形成第一接觸件371。
第3M圖是根據本發明實施例的一些實施例之在各個製造階段之一中形成第二開口362的絕緣體上覆矽結構300的剖面示意圖。根據一些實施例，進行蝕刻製程（例如乾式蝕刻製程）以移除在接觸蝕刻停止層330之上的第三介電層360、第二介電層350和第一介電層340的一部分。蝕刻製程停止於接觸蝕刻停止層330上。在一些實施例中，在乾式蝕刻製程之後進行清潔製程及/或軟/硬烘烤製程。如第3M圖所示，第二開口362形成於多晶矽區310正上方。
第3N圖是根據本發明實施例的一些實施例之包含第二接觸件372的絕緣體上覆矽結構300的剖面示意圖，第二接觸件係在各個製造階段之一設置。在此範例中，藉由在第二開口362沉積例如鎢的金屬材料形成第二接觸件372。由於第二接觸件372形成於多晶矽區310正上方，製程電荷可以經由短路徑釋放到基底的操作層301中，短路徑經過第二接觸件372、位於多晶矽區310正上方的接觸蝕刻停止層330的一部分以及多晶矽區310。在一實施例中，雖然位於基底之上的第一接觸件371和第二接觸件372的一部分可以被稱為標準接觸件，但位於基底中（即位於開口325中）的第二接觸件372的一部分可以被稱為基底接觸件。
第3O圖是根據本發明實施例的一些實施例之包含金屬層380的絕緣體上覆矽結構300的剖面示意圖，金屬層380係在各個製造階段之一提供。如第3O圖所示，形成金屬層380以覆蓋第三介電層360、第一接觸件371和第二接觸件372。可以藉由沉積例如銅或鋁的金屬材料來形成金屬層380。如此一來，第一接觸件371和第二接觸件372中的每一個將金屬層380電性連接至接觸蝕刻停止層330，以幫助釋放製程電荷並降低製程電荷損害。
第4圖根據本發明實施例的一些實施例繪示例示性絕緣體上覆矽結構400的示意圖。在第4圖所示的實施例中，顯示絕緣體上覆矽結構400的不同部件的尺寸。舉例來說，絕緣體上覆矽結構400的深溝槽多晶矽401具有寬度410。在此範例中，在深溝槽多晶矽401之上的淺溝槽隔離402具有左邊緣（margin）寬度431和右邊緣寬度432。淺溝槽隔離402具有開口403，其頂部寬度420小於深溝槽多晶矽401的寬度410。否則，如果寬度420大於寬度410，則用於形成開口403的蝕刻製程可能蝕刻出比深溝槽多晶矽401的頂表面下方必要的深度更深。由於開口403可能不總是精確地形成於深溝槽多晶矽401頂表面的中間，因此以在深溝槽多晶矽401的頂表面上的開口403的每一側具有一些邊緣寬度440為佳。
如第4圖所示，絕緣體上覆矽結構400的接觸件404形成於深溝槽多晶矽401正上方並落在開口403的底表面上。接觸件404的寬度450小於開口403的寬度420，在相較於開口403的側壁之接觸件404的每一側留下邊緣寬度460。
第5圖是根據本發明實施例的一些實施例之繪示用於形成半導體結構的例示性方法500的流程圖。在操作502，形成向下延伸至絕緣體上覆矽基底中的多晶矽區。在操作504，在多晶矽區上形成隔離層。在操作506，蝕刻隔離層以形成開口。在操作508，沉積蝕刻停止層於絕緣體上覆矽基底上並經由開口接觸多晶矽區。在操作510，在蝕刻停止層上沉積至少一介電層。在操作512，蝕刻所述至少一介電層以形成至少一開口穿過所述至少一介電層到達蝕刻停止層。在操作514，在所述至少一開口中形成至少一接觸件向下延伸至穿過所述至少一介電層並到達蝕刻停止層。在操作516，在所述至少一介電層上方形成金屬層。金屬層電性連接至所述至少一接觸件。可以根據本發明實施例的不同實施例改變第5圖所示的操作順序。
第6圖根據本發明實施例中的一些實施例繪示用於減少製程電荷損害的另一例示性絕緣體上覆矽結構600的剖面示意圖。如第6圖所示，例示性絕緣體上覆矽結構600類似於參照第2圖描述和繪示的絕緣體上覆矽結構200以及參照第3O圖描述和繪示的絕緣體上覆矽結構300，除了例如絕緣體上覆矽結構600包含第二接觸件672形成於多晶矽區310上且直接接觸多晶矽區310。在一實施例中，第二接觸件672的形成可以藉由先進行蝕刻製程（例如乾式蝕刻製程）以移除第三介電層360、第二介電層350、第一介電層340和接觸蝕刻停止層330的一部分，以在多晶矽區310上形成開口。蝕刻製程停止於多晶矽區310上。在一些實施例中，在乾式蝕刻製程之後進行清潔製程及/或軟/硬烘烤製程。在形成開口之後，可以藉由在開口中沉積例如鎢的金屬材料來形成第二接觸件672。在此結構中，可以經由短路徑將製程電荷釋放到基底的操作層301中，短路徑經過多晶矽區310和多晶矽區310上的第二接觸件672。
第7圖根據本發明實施例中的一些實施例繪示用於減少製程電荷損害的又一例示性絕緣體上覆矽結構700的剖面示意圖。如第7圖所示，例示性絕緣體上覆矽結構700類似於參照第6圖描述和繪示的絕緣體上覆矽結構600，除了例如絕緣體上覆矽結構700中的多晶矽區310具有凹入的上表面。如此一來，形成在多晶矽區310上並直接接觸多晶矽區310的第二接觸件672及/或接觸蝕刻停止層330在底部具有凹入形狀。
在一實施例中，揭示一種絕緣體上覆矽結構。此絕緣體上覆矽結構包含：基底、多晶矽區以及蝕刻停止層。此基底包含：操作層、設置在操作層上方的絕緣層以及設置在絕緣層上方的埋層。多晶矽區向下延伸穿過埋層和絕緣層且終止於操作層。蝕刻停止層位於基底上。蝕刻停止層接觸基底和多晶矽區兩者。
在一些實施例中，此絕緣體上覆矽結構更包含：位於蝕刻停止層上的至少一接觸件。
在一些實施例中，至少一接觸件包含鎢。
在一些實施例中，此絕緣體上覆矽結構更包含：位於蝕刻停止層上的至少一介電層；以及位於至少一介電層上的金屬層，其中至少一接觸件連接金屬層和蝕刻停止層。
在一些實施例中，此絕緣體上覆矽結構更包含：位於多晶矽區上且在蝕刻停止層之下的隔離層，其中隔離層具有開口，蝕刻停止層經由所述開口接觸多晶矽區。
在一些實施例中，蝕刻停止層包含：位於開口的底部的至少一部分；以及沿著開口的側壁延伸的至少一部分。
在一些實施例中，多晶矽區位於晶圓的核心電路區。
在一些實施例中，此絕緣體上覆矽結構更包含：位於多晶矽區正上方且位於蝕刻停止層上的額外接觸件。
在一些實施例中，多晶矽區位於晶圓的密封環區。
在另一實施例中，揭示一種半導體結構。此半導體結構包含：基底；向下延伸至基底中的多晶矽區；位於基底上且接觸多晶矽區的蝕刻停止層；以及位於蝕刻停止層上的至少一接觸件。
在一些實施例中，此半導體結構更包含：位於多晶矽區上且在蝕刻停止層之下的隔離層，其中隔離層具有開口，蝕刻停止層經由所述開口接觸多晶矽區。
在一些實施例中，開口的尺寸小於多晶矽區的頂表面的尺寸。
在一些實施例中，蝕刻停止層包含：位於開口的底部的至少一部分；以及沿著開口的側壁延伸的至少一部分。
在一些實施例中，至少一接觸件包含位於多晶矽區正上方且位於蝕刻停止層上的接觸件。
在一些實施例中，接觸件的底表面的尺寸小於開口的尺寸。
在一些實施例中，在帶電製程期間，蝕刻停止層將至少一接觸件與多晶矽區電性連接。
在又一實施例中，揭示一種半導體結構的製造方法。此方法包含：形成多晶矽區向下延伸至絕緣體上覆矽基底中；在多晶矽區上形成隔離層；蝕刻隔離層以形成開口；以及沉積蝕刻停止層於絕緣體上覆矽基底上且經由所述開口接觸多晶矽區。
在一些實施例中，多晶矽區形成於絕緣體上覆矽基底的深溝槽中；以及隔離層形成於多晶矽區之上的淺溝槽中。
在一些實施例中，此方法更包含：在蝕刻停止層上沉積至少一介電層；形成至少一接觸件向下延伸穿過至少一介電層且至蝕刻停止層上；以及形成金屬層，金屬層位於至少一介電層上方且電性連接至少一接觸件。
在一些實施例中，至少一接觸件包含延伸至隔離層的開口中且位於多晶矽區正上方的接觸件。
以上概述數個實施例之部件，使得在發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的面向。在發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並未悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和置換。
100、200、300、400、600、700:絕緣體上覆矽結構； 101、201、301:操作層； 102、202、302:絕緣層； 103、203、303:埋層； 110、210、310:多晶矽區； 120、220:隔離層； 130、230:蝕刻停止層； 140、340:第一介電層； 150、350:第二介電層； 160、360:第三介電層； 170、404:接觸件； 180、281、282:製程電荷； 190、291、292:路徑； 240、250、260:介電層； 271、371:第一接觸件； 272、372、672:第二接觸件； 306:淺溝槽； 307:深溝槽； 320:淺溝槽隔離； 325、403:開口； 330:接觸蝕刻停止層； 361:第一開口； 362:第二開口； 380:金屬層； 401:深溝槽多晶矽； 410、420、450:寬度； 431:左邊緣寬度； 432:右邊緣寬度； 440、460:邊緣寬度； 500:方法； 502、504、506、508、510、512、514、516:操作。
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，許多部件（feature）不一定按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸和幾何形狀可能被任意地增加或減少。在整個說明書和圖式中，相同的參考標號表示相同的部件。 第1圖根據本發明實施例中的一些實施例繪示用於減少製程電荷損害的例示性絕緣體上覆矽結構的剖面示意圖。 第2圖根據本發明實施例中的一些實施例繪示用於減少製程電荷損害的另一例示性絕緣體上覆矽結構的剖面示意圖。 第3A、3B、3C、3D、3E、3F、3G、3H、3I、3J、3K、3L、3M、3N和3O圖根據本發明實施例中的一些實施例繪示各個製造階段期間的例示性絕緣體上覆矽結構的剖面示意圖。 第4圖根據本發明實施例中的一些實施例繪示例示性絕緣體上覆矽結構的示意圖。 第5圖根據本發明實施例中的一些實施例顯示流程圖，其繪示用於形成半導體結構的例示性方法。 第6圖根據本發明實施例中的一些實施例繪示用於減少製程電荷損害的另一例示性絕緣體上覆矽結構的剖面示意圖。 第7圖根據本發明實施例中的一些實施例繪示用於減少製程電荷損害的又一例示性絕緣體上覆矽結構的剖面示意圖。
100:絕緣體上覆矽結構
101:操作層
102:絕緣層
103:埋層
110:多晶矽區
120:隔離層
130:蝕刻停止層
140:第一介電層
150:第二介電層
160:第三介電層
170:接觸件
180:製程電荷
190:路徑

Claims (9)

  1. 一種絕緣體上覆矽結構，包括：一基底，包括：一操作層；一絕緣層，設置在該操作層上方；以及一埋層，設置在該絕緣層上方；一多晶矽區，向下延伸穿過該埋層和該絕緣層且終止於該操作層；一蝕刻停止層，位於該基底上，其中該蝕刻停止層接觸該基底和該多晶矽區兩者；至少一接觸件，位於該蝕刻停止層上；至少一介電層，位於該蝕刻停止層上；以及一金屬層，位於該至少一介電層上，其中該至少一接觸件連接該金屬層和該蝕刻停止層。
  2. 如申請專利範圍第1項所述之絕緣體上覆矽結構，更包括：一額外接觸件，位於該多晶矽區正上方且位於該蝕刻停止層上。
  3. 如申請專利範圍第2項所述之絕緣體上覆矽結構，其中：該多晶矽區位於一晶圓的一密封環區或一核心電路區。
  4. 一種半導體結構，包括：一基底；一多晶矽區，向下延伸至該基底中；一蝕刻停止層，位於該基底上且接觸該多晶矽區；至少一接觸件，位於該蝕刻停止層上；以及一隔離層，位於該多晶矽區上且在該蝕刻停止層之下，其中該隔離層具有一開口，該蝕刻停止層經由該開口接觸該多晶矽區。
  5. 如申請專利範圍第4項所述之半導體結構，其中該開口的尺寸小於該多晶矽區的頂表面的尺寸。
  6. 如申請專利範圍第4或5項所述之半導體結構，其中該蝕刻停止層包括：位於該開口的底部的至少一部分；以及沿著該開口的側壁延伸的至少一部分。
  7. 如申請專利範圍第4或5項所述之半導體結構，其中該至少一接觸件包括位於該多晶矽區正上方且位於該蝕刻停止層上的一接觸件，且該接觸件的底表面的尺寸小於該開口的尺寸。
  8. 一種半導體結構的製造方法，包括：形成一多晶矽區向下延伸至一絕緣體上覆矽基底中；在該多晶矽區上形成一隔離層；蝕刻該隔離層以形成一開口；以及沉積一蝕刻停止層於該絕緣體上覆矽基底上且經由該開口接觸該多晶矽區。
  9. 如申請專利範圍第8項所述之半導體結構的製造方法，更包括：在該蝕刻停止層上沉積至少一介電層；形成至少一接觸件向下延伸穿過該至少一介電層且至該蝕刻停止層上；以及形成一金屬層，該金屬層位於該至少一介電層上方且電性連接該至少一接觸件。
TW108141347A 2018-11-30 2019-11-14 絕緣體上覆矽結構、半導體結構及其製造方法 TWI736018B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862773695P 2018-11-30 2018-11-30
US62/773,695 2018-11-30
US16/675,702 2019-11-06
US16/675,702 US11031320B2 (en) 2018-11-30 2019-11-06 Structures and methods for reducing process charging damages

Publications (2)

Publication Number Publication Date
TW202038403A TW202038403A (zh) 2020-10-16
TWI736018B true TWI736018B (zh) 2021-08-11

Family

ID=70850272

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108141347A TWI736018B (zh) 2018-11-30 2019-11-14 絕緣體上覆矽結構、半導體結構及其製造方法

Country Status (3)

Country Link
US (3) US11031320B2 (zh)
CN (1) CN111261575B (zh)
TW (1) TWI736018B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10741477B2 (en) * 2018-03-23 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of forming the same
US11031320B2 (en) * 2018-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and methods for reducing process charging damages
IT201900024532A1 (it) * 2019-12-18 2021-06-18 St Microelectronics Srl Dispositivo integrato con presa profonda sotto trincea superficiale
US11127622B2 (en) * 2020-01-13 2021-09-21 Nxp Usa, Inc. Deep trench isolation and substrate connection on SOI

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020043686A1 (en) * 1998-01-20 2002-04-18 Bolam Ronald J. Silicon-on-insulator chip having an isolation barrier for reliability
TW200822347A (en) * 2006-07-21 2008-05-16 Advanced Micro Devices Inc SOI device and method for its fabrication
US20100096699A1 (en) * 2006-04-14 2010-04-22 Sony Corporation Prevention of plasma induced damage arising from etching of crack stop trenches in multi-layered low-k semiconductor devices
TW201108396A (en) * 2009-03-26 2011-03-01 Ibm SOI radio frequency switch with enhanced electrical isolation
US20150340448A1 (en) * 2014-05-23 2015-11-26 Texas Instruments Incorporated Method for creation of the gate shield in analog/rf power ed-cmos in sige bicmos technologies
TW201724477A (zh) * 2015-09-25 2017-07-01 英特爾股份有限公司 用於積體電路元件的絕緣結構及其製造方法
TW201731064A (zh) * 2015-12-09 2017-09-01 百利金半導體股份有限公司 用於絕緣層覆矽技術之ｓ接面

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133610A (en) * 1998-01-20 2000-10-17 International Business Machines Corporation Silicon-on-insulator chip having an isolation barrier for reliability and process of manufacture
CN100550424C (zh) * 2003-10-09 2009-10-14 日本电气株式会社 半导体器件及其制造方法
US9997393B1 (en) * 2017-06-07 2018-06-12 Globalfoundries Singapore Pte. Ltd. Methods for fabricating integrated circuits including substrate contacts
US11031320B2 (en) * 2018-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and methods for reducing process charging damages

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020043686A1 (en) * 1998-01-20 2002-04-18 Bolam Ronald J. Silicon-on-insulator chip having an isolation barrier for reliability
US20100096699A1 (en) * 2006-04-14 2010-04-22 Sony Corporation Prevention of plasma induced damage arising from etching of crack stop trenches in multi-layered low-k semiconductor devices
TW200822347A (en) * 2006-07-21 2008-05-16 Advanced Micro Devices Inc SOI device and method for its fabrication
TW201108396A (en) * 2009-03-26 2011-03-01 Ibm SOI radio frequency switch with enhanced electrical isolation
US20150340448A1 (en) * 2014-05-23 2015-11-26 Texas Instruments Incorporated Method for creation of the gate shield in analog/rf power ed-cmos in sige bicmos technologies
TW201724477A (zh) * 2015-09-25 2017-07-01 英特爾股份有限公司 用於積體電路元件的絕緣結構及其製造方法
TW201731064A (zh) * 2015-12-09 2017-09-01 百利金半導體股份有限公司 用於絕緣層覆矽技術之ｓ接面

Also Published As

Publication number Publication date
TW202038403A (zh) 2020-10-16
US11688666B2 (en) 2023-06-27
US20230282552A1 (en) 2023-09-07
US20210287963A1 (en) 2021-09-16
CN111261575A (zh) 2020-06-09
US11031320B2 (en) 2021-06-08
CN111261575B (zh) 2022-07-15
US20200176359A1 (en) 2020-06-04

Similar Documents

Publication Publication Date Title
TWI736018B (zh) 絕緣體上覆矽結構、半導體結構及其製造方法
US20210050447A1 (en) Fin field effect transistor (finfet) device structure with stop layer and method for forming the same
US10347729B2 (en) Device for improving performance through gate cut last process
US11854962B2 (en) Via structure and methods thereof
CN107452672B (zh) 半导体结构、制造其的方法及制造密封环结构的方法
US20160365271A1 (en) Fin field effect transistor (finfet) device structure with interconnect structure
US10163624B2 (en) Semiconductor structure with etched fin structure
US10319679B2 (en) Semiconductor device
US10163647B2 (en) Method for forming deep trench structure
TWI431776B (zh) 半導體元件
TW201546961A (zh) 半導體裝置中使用替代金屬閘程序以形成自我對準接觸窗之方法
US9917027B2 (en) Integrated circuits with aluminum via structures and methods for fabricating the same
US11145747B2 (en) FinFET structure
US10971628B2 (en) FinFET device with T-shaped fin
TWI690025B (zh) 絕緣體上半導體基底、其形成方法以及積體電路
TWI593105B (zh) 半導體裝置結構之形成方法
US11018134B2 (en) Semiconductor device and method for manufacturing the same
US8232152B2 (en) Removing method of a hard mask
JP2013045953A (ja) 半導体装置およびその製造方法
US20160020144A1 (en) Method for fabricating semiconductor device
US9875909B1 (en) Method for planarizing material layer