CN1890816A - 半导体器件及其制造方法 - Google Patents

Abstract

一种半导体器件，它包括：MIS型场效应晶体管，其包括：从衬底平面凸起的半导体凸起部；在半导体凸起部上从顶面向半导体凸起部的相对侧面延伸的栅极；处于栅极和半导体凸起部之间的栅绝缘膜，和提供在半导体凸起部中的源区和漏区；层间绝缘膜，其设置在包含晶体管的衬底上；和隐埋式导体互连，其通过以导体充填层间绝缘膜中的沟槽而形成；其中，隐埋式导体互连将半导体凸起部的源区和漏区之一与层间绝缘膜下面的另一导电部相连。

Description

半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种包含MIS型场效应晶体管的半导体器件，该场效应晶体管具有在从衬底平面凸起的半导体凸起部上的栅极，以及生产这种半导体器件的方法。

背景技术

近几年来，所谓Fin型MISFET已被推荐为MIS场效应晶体管(此后称作“MISFET”)的一种类型。Fin型MISFET具有长方体半导体凸起部，栅极在长方体半导体凸起部上从一个侧面越过顶面延伸至半导体凸起部的相对侧面。栅绝缘膜处于长方体半导体凸起部与栅极之间，沟道基本上沿长方体半导体凸起部的两个相对侧面形成。人们都知道这种Fin型MISFET有利于小型化，因为沟道宽度能沿垂直于衬底平面的方向布置，此外，Fin型MISFET有利于多种特征的改善例如截止特性和载流子流动性的改善，以及短沟道效应和穿通现象的减少。

作为这种Fin型MISFET，日本专利公报No.64-8670(专利文档1)披露一种MOS场效应晶体管(MOSFET)，其特征在于：含有源区、漏区和沟道区的半导体凸起部具有长方体形状，其两个相对侧面几乎垂直于晶片衬底平面，长方体凸起部具有大于宽度的高度，并且栅极沿垂直于薄片衬底平面的方向上延伸。

该专利文献作为一个例子描述了两种结构，一种是长方体凸起部的一部分是硅片衬底一部分的结构，另一种是长方体凸起部的一部分是SOI(硅绝缘体)衬底上的单晶硅层一部分的结构。前者表示在图1(a)中，后者表示在图1(b)中。

在图1(a)所示的结构中，硅片衬底101的一部分是长方体部103，栅极105从长方体部103的一侧越过顶部延伸至另一侧。在长方体部103中，源区和漏区分别在栅极的相对侧面形成，沟道在栅极下面的绝缘膜104下面形成。沟道的宽度为长方体部103的高度(h)的两倍，栅极的长度等于栅极105的宽度(L)。对硅片衬底101进行各向异性蚀刻形成沟槽，长方体部103由沟槽里面留下的区域形成。在沟槽中形成的绝缘膜102上提供有栅极105，使栅极105在长方体部103上延伸。

在图1(b)所示的配置中，制备由硅片衬底111、绝缘层112和硅单晶层组成的SOI衬底，硅单晶层图形化为长方体部113，栅极115设置在暴露的绝缘层112上以便遍及长方体113而延伸。在长方体部113中，源区和漏区分别在栅极的两侧形成，沟道在栅极下面的绝缘膜114下面形成。沟道的宽度等于长方体部113的双倍高度(a)与它的宽度(b)之和，栅长度等于栅极115的宽度(L)。

日本专利公报No.2002-118255(专利文档2)披露一种Fin型MOSFET，其具有多个例如图2(a)至2(c)所示的长方体半导体凸起部(凸起的半导体层213)。图2(b)是沿图2(a)中的B-B线所取的剖面图，图2(c)是沿图2(a)中的C-C线所取的剖面图。Fin型MOSFET具有多个凸起的半导体层213，这些凸起的半导体层相互平行地排列，所提供的栅极在这些凸起的半导体层的中心部位上延伸。栅极216从绝缘膜214的顶面沿凸起的半导体部213的侧面形成。绝缘膜218处于各凸起的半导体层与栅极之间，沟道215形成在栅极下面的凸起的半导体层上。源区和漏区217在每一凸起的半导体层上形成，在源和漏区217下面的区域212提供有高浓度杂质层(穿通阻挡层)。上互连229和230提供在层间绝缘膜226上，上互连通过接触插塞228分别连接至源和漏区217和栅极216。该专利文档描述：根据上述结构，凸起的半导体层的侧面能用作沟道宽度，因此，与常规平面型MOSFET相比能减小平面的面积。

如果在包含Fin型MISFET的半导体器件中追求小型化和密实化，则将产生涉及源/漏区与插塞之间连接(接触)的下列问题。

当如图2(a)至2(c)所示在长方体半导体凸起部的源/漏区上形成接触时，接触面积随着半导体凸起部的宽度(图中宽度方向上)变窄而减小，所以很难得到足够的导电性。这个问题随着为得到较大的电流驱动能力而使半导体凸起部的高度增加，变得更加显著。在形成接触孔的过程中，在宽度方向安排是困难的，可能产生由对准不良而引起连接障碍。

如图1(a)和1(b)所示，能在半导体凸起部的相对端提供宽的衬垫部，能在衬垫部中形成接触，但密实化随衬垫部所占的面积而按比例变坏。当进行平版印刷蚀刻时，由于衬垫部的影响难以使半导体凸起部的宽度均匀(宽度在衬垫部附近展宽)。

发明内容

本发明的一个目的是提供一种半导体器件，其包括Fin型MISFET，并具有其形成优良接触和有利于小型化和密实化的结构。

本发明涉及一种半导体器件，包括：

MIS场效应晶体管，其包括从衬底平面凸起的半导体凸起部；在半导体凸起部上从顶部延伸至半导体凸起部的相对侧面的栅极，处于栅极与半导体凸起部之间的栅绝缘膜，和设置在半导体凸起部中的源和漏区；

层间绝缘膜，其提供在包含晶体管的衬底上；和

隐埋式导体互连，其通过以导体充填层间绝缘膜中的沟槽而形成，

其中，隐埋式导体互连将半导体凸起部的源和漏区之一与层间绝缘膜下面的另一导电部相连。

本发明涉及上述半导体器件，其中，隐埋式导体互连连接至半导体凸起部的源和漏区之一和层间绝缘膜下面的另一导电部，并在与源和漏区之一相连的区域有与层间绝缘膜共面的上表面和低于半导体凸起部上表面的下表面。

本发明涉及上述半导体器件，其中，隐埋式导体互连在与源和漏区之一相连的区域与半导体凸起部的相对侧面接触。

本发明涉及上述半导体器件，其中，半导体器件包括作为MIS型场效应晶体管的第一晶体管和第二晶体管，隐埋式导体互连连接至第一晶体管的源和漏区之一和作为另一导电部的第二晶体管的栅极或源和漏区之一。

本发明涉及上述半导体器件，其中，半导体器件包括作为MIS场效应晶体管的晶体管，其包括：从衬底平面凸起的多个半导体凸起部；由提供在多个隐埋式导体互连上并从每一半导体凸起部的顶面向相对侧面延伸的导体形成的栅极；处于栅极和每一半导体凸起部之间的栅绝缘膜，和设置在每一半导体凸起部中的源和漏区；和

在晶体管中，隐埋式导体互连连接至一个半导体凸起部的源和漏区之一以及作为另一导电部的另一半导体凸起部的源和漏区之一。

本发明涉及上述半导体器件，其中，多个半导体凸起部相互平行地排列。

本发明涉及上述半导体器件，其中，隐埋式导体互连经过插塞或直接连接至上互连。

本发明涉及上述半导体器件，其中，隐埋式导体互连经过由金属或金属化合物形成的低电阻层连接至源和漏区之一。

本发明涉及上述半导体器件，其中，隐埋式导体互连至少在半导体凸起部的源和漏区之一与隐埋式导体互连之间的连接区域具有一个部分，该部分在平行于衬底平面和垂直于沟道长度方向上的宽度W大于栅极下面部分的宽度W。

本发明涉及上述半导体器件，其中，半导体器件包括作为MIS型场效应晶体管的第一电导型晶体管和第二电导型晶体管，它们构成CMOS反相器。

第一电导型晶体管和第二电导型晶体管的栅极由共用导体形成，导体连接至输入节点，和

隐埋式导体互连连接至第一电导型晶体管的漏区和第二电导型晶体管的漏区，并连接至输出节点。

本发明涉及包含SRAM单元的半导体器件，该SRAM单元具有一对第一和第二驱动晶体管，一对第一和第二负载晶体管和一对第一和第二传输晶体管，其中，

每一晶体管包括从衬底平面凸起的半导体凸起部；在半导体凸起部上从顶部向半导体凸起部的相对侧面延伸的栅极；处于栅极与半导体凸起部之间的栅绝缘膜；和设置在每一半导体凸起部中的源和漏区；

晶体管的半导体凸起部按它们沿着第一方向延伸的纵方向排列；

第一驱动晶体管和第一传输晶体管具有共用的第一半导体凸起部，第二驱动晶体管和第二传输晶体管具有共用的第二半导体凸起部，第一负载晶体管具有邻近第一半导体凸起部的第三半导体凸起部，第二负载晶体管具有邻近第二半导体凸起部的第四半导体凸起部；和

第一驱动晶体管和第一负载晶体管的栅极由共用的第一导体形成，第二驱动晶体管和第二负载晶体管由共用的第二导体形成，导体按它们沿着垂直于第一方向的第二方向延伸的纵方向排列。

本发明涉及上述半导体器件，其包括：

提供在包含SRAM单元的衬底上的层间绝缘膜；

第一隐埋式导体互连，其连接至第一导体、第二负载晶体管的漏区、第二驱动晶体管的漏区和第二传输晶体管的源和漏区之一，并在层间绝缘膜上形成；和

第二隐埋式导体互连，其连接至第二导体、第一负载晶体管的漏区、第一驱动晶体管的漏区和第一传输晶体管的源和漏区之一，并在层间绝缘膜上形成。

本发明涉及上述半导体器件，其中，第一和第二隐埋式导体互连在与源区以及源和漏区之一的连接区域，各有与层间绝缘膜的上表面共面的上表面和低于半导体凸起部的上表面的下表面。

本发明涉及上述半导体器件，其中，第一和第二隐埋式导体互连在与源区以及源和漏区之一连接的区域与半导体凸起部的相对侧面接触。

本发明涉及上述半导体器件，其包括晶体管，晶体管包括：从衬底平面凸起的多个半导体凸起部；由提供在多个半导体凸起部上并从顶部向每一半导体凸起部的相对侧面延伸的导体而形成的栅极；处于栅极和每一半导体凸起部之间的栅绝缘膜；和提供在每一半导体凸起部中的源和漏区。

本发明涉及一种制造半导体器件的方法，所述半导体器件包括MIS型场效应晶体管的半导体器件，晶体管包括：从衬底平面凸起的半导体凸起部；在半导体凸起部上从顶部向半导体凸起部的相对侧面延伸的栅极；处于栅极和半导体凸起部之间的栅绝缘膜，和提供在半导体凸起部中的源和漏区。方法包括步骤：

形成MIS型场效应晶体管；

形成层间绝缘膜以隐埋半导体凸起部；

在层间绝缘膜中形成沟槽，使半导体凸起部中的源和漏区之一和将要与沟槽中的源和漏区之一导通的另一导电部的至少一部分暴露；和

以导体充填于沟道，以形成连接至源和漏区之一和另一导电部的隐埋式导体互连。

本发明涉及上述制造半导体器件的方法，其中，另一导电部是另一晶体管的栅极和源和漏区之一。

本发明涉及上述制造半导体器件的方法，其中，

MIS型场效应晶体管包括：从衬底表面凸起的多个半导体凸起部；由提供在多个半导体凸起部上并从顶部向每一半导体凸起部的相对侧面延伸的导体形成的栅极；处于栅极和每一半导体凸起部之间的栅绝缘膜；和提供在每一半导体凸起部上的源和漏区；和

在形成沟槽的步骤中，提供在相互导通的半导体凸起部中的源和漏区之一的至少一部分暴露，并且，在沟槽中充填导体以形成连接至晶体管中一个半导体凸起部的源/漏区和另一半导体凸起部的源/漏区的隐埋式导体互连。

本发明涉及上述制造半导体器件的方法，包括步骤：在形成层间绝缘膜以前，在半导体凸起部的表面上外延生长Si。

本发明涉及上述制造半导体器件的方法，包括步骤：在形成层间绝缘膜以前，在半导体凸起部上形成由金属或金属化合物形成的低电阻层。

本发明涉及上述制造半导体器件的方法，包括步骤：在形成沟槽以后，在沟槽中暴露的半导体凸起部表面上外延生长Si。

本发明涉及上述制造半导体器件的方法，包括步骤：在形成沟槽以后，在沟槽中暴露的半导体凸起部上形成由金属或金属化合物形成的低电阻层。

根据本发明，能提供包含Fin型MISFET的半导体凸起部，具有能形成优良接触和有利于小型化和密实化的结构。

附图说明

图1(a)和1(b)是常规Fin型MISFET的元件结构解释性视图；

图2(a)至2(b)是常规Fin型MISFET的元件结构解释性视图；

图3是本发明的Fin型MISFET的解释性视图；

图4(a)至4(e)是根据本发明的半导体器件的解释性视图；

图5(a)至5(d)是根据本发明的另一半导体器件的解释性视图；

图6(a)和6(b)是根据本发明的另一半导体器件的解释性视图；

图7(a)和7(b)是根据本发明的另一半导体器件的解释性视图；

图8(a)和8(b)是根据本发明的另一半导体器件的解释性视图；

图9(a)和9(b)是根据本发明的另一半导体器件的解释性视图；

图10是根据本发明的另一半导体器件的解释性视图；

图11(a)和11(b)是根据本发明的另一半导体器件的解释性视图；

图12(a)和12(b)是根据本发明的另一半导体器件的解释性视图；

图13(a)和13(b)是根据本发明的另一半导体器件的解释性视图；

图14(a)至14(c)是根据本发明的另一半导体器件的解释性视图；

图15(a)至15(d)是根据本发明的半导体器件的制造方法的解释性视图；

图16(a)至16(d)是根据本发明的半导体器件的制造方法的解释性视图；

图17(a)至17(b)是根据本发明的半导体器件的制造方法的解释性视图；

图18(a)至18(c)是根据本发明的半导体器件的制造方法的解释性视图；

图19(a)至19(c)是根据本发明的半导体器件的制造方法的解释性视图；

图20(a)至20(d)是根据本发明的半导体器件的制造方法的解释性视图；

图21(a)至21(c)是根据本发明的半导体器件的制造方法的解释性视图；

图22(a1)和22(a2)、22(b1)和22(b2)、22(c1)和22(c2)以及22(d1)和22(d2)是根据本发明的半导体器件的制造方法的解释性视图；

图23(a)至23(d)是根据本发明的另一Fin型MISFET的解释性视图；

图24(a)至24(d)是根据本发明的另一Fin型MISFET的解释性视图；和

图25(a)至25(c)是根据本发明的另一半导体器件的解释性视图。

具体实施方式

本发明涉及一种包含Fin型MISFET的半导体器件，其包括：半导体凸起部303；栅极304，其在半导体凸起部303上方从顶部向半导体凸起部的相对侧面延伸；处于栅极304与半导体凸起部303之间的绝缘膜305；和设置在半导体凸起部303中的源和漏区306，例如图3所示。

在本发明中，Fin型MISFET的半导体凸起部相对于衬底平面(即绝缘体的平坦表面)凸出，可以由提供在半导体衬底301的底层绝缘膜302上的半导体层形成，例如图3所示。在本发明中，“衬底平面”指的是任何平行于衬底表面的平面。底层绝缘膜可以是承载衬底。

半导体凸起部可以由底层绝缘膜下面的半导体衬底的一部分形成，后面将要描述。这种结构在热释放特性和防止衬底浮动效应方面有优越性，因为驱动元件在半导体凸起部上所产生的热量和电荷能逸散至半导体衬底。由底层绝缘膜302上设置的半导体层形成的半导体凸起部和在底层绝缘膜下面形成为半导体衬底一部分的半导体凸起部，可共同存在于同一半导体衬底上。半导体凸起部最好基本上是长方体形状，但是也可是不同于长方体的形状，只要能够得到处理精度和所希望的元件特性。

作为半导体凸起部的材料，可适用硅、硅锗或锗。可根据需要使用这些材料的多层膜。对于半导体凸起部的相对侧面，{100}平面、{110}平面和{111}平面可以适用，因为它们有高的流动性和易于形成平坦的栅绝缘膜。

在本发明的Fin型MISFET中，栅极在半导体凸起部上从顶部延伸至半导体凸起部的相对侧面，绝缘膜存在于栅极和半导体凸起部之间。在栅极下面的半导体凸起部区域，通过将电压施加至栅极形成沟道，通常在沟道区产生低浓度杂质或者不产生杂质，这依赖于预定的阈值电压。当处于半导体凸起部各个侧面(垂直于衬底平面方向上的表面)和栅极之间的绝缘膜是栅绝缘膜时，沟道能在半导体凸起部的两个侧面上形成。当处于半导体凸起部顶面和栅极之间的绝缘膜是与侧面的绝缘膜一样薄的栅绝缘膜时，沟道也可在半导体凸起部的顶面形成。采用在半导体凸起部的顶面设置厚绝缘膜(覆盖绝缘膜)的方法，能防止在半导体凸起部的顶面形成沟道。半导体凸起部顶面上的覆盖绝缘膜可由与侧面绝缘膜材料不同的材料形成，或者与侧面上的绝缘膜分开形成。

图23(a)至23(d)和24(a)至24(d)示出栅极下面的半导体凸起部区域的剖面图形。参考号码501表示半导体层，参考号码502表示底层绝层，参考号码503表示半导体凸起部，参考号码504表示栅极，参考号码505表示栅绝缘膜，参考号码506表示覆盖绝缘膜。

比栅绝缘膜505厚的覆盖绝缘膜506可安置在半导体凸起部503的顶面，如图23(a)至23(d)所示，或者可不配置覆盖绝缘膜506，如图24(a)至24(d)所示，对是否设置覆盖绝缘膜可进行适当的选择。

如图24(a)至24(d)所示，半导体凸起部的角可以倒圆，能防止元件工作期间电场集中。

在图23(a)的常规结构中，半导体凸起部503的下端和栅极504的下端几乎是共面的，而在图23(b)的结构中，栅极504的下端延伸至半导体凸起部503的下面。这种结构称作“π栅结构”，因为栅极具有类似于希腊字母“π”的形状，这种结构能通过栅来改善沟道的可控性。根据这一结构，通过低于半导体凸起部下端的栅极区域能改善半导体凸起部下部电位的可控性，导通/截止(on/off)变换的陡度(阈下特性)也能改善，并能抑制截止电流。同样地，图24(b)也示出一种π栅结构。

图23(c)示出一种结构，其中栅极504部分地向半导体凸起部503的下表面转弯。这种结构称作“Ω栅极结构”，因为有类似于希腊字母“Ω”的形状。根据这种结构，能通过栅改善沟道的可控性，半导体凸起部的下表面也能用作沟道，因此，能提高驱动能力。同样地，图24(c)也示出一种Ω栅极结构。

图23(d)示出一种结构，其中栅极504完全围着半导体凸起部503的下表面转弯。在这种结构中，半导体凸起部从衬底平面浮在栅下面的区域，这种结构称作“栅包围(GAA)结构”。根据这种结构，能提高驱动能力，因为半导体凸起部的下表面也能用作沟道，而且能改善短沟道特性。同样地，图24(d)也示出一种GAA栅结构。

根据本发明，半导体凸起部可在栅极下面的区域的隐埋式导体互连下面的区域具有相同的截面形状，或者可以在这些区域具有不同的截面形状，后面将要描述。

关于本发明的Fin型MISFET的源和漏区，在栅极的相对侧带有由半导体凸起部303区产生的高浓度杂质的扩散层，可以是图23(a)至23(d)所示的源和漏区506。源和漏区506可以全金属化，以实现肖特基源/漏结构。

本发明中的Fin型MISFET可以有所谓多Fin结构，其中，一个晶体管具有它的多个半导体凸起部排列成例如彼此平行的单行，并且由提供在多个半导体凸起部的导体互连形成栅极。与每一半导体凸起部有关的元件结构可以与前述的结构相同。最好是，属于一个晶体管的所有半导体凸起部具有相同的宽度W(在平行于衬底平面的方向和垂直于沟道长度的方向的宽度)，并且彼此平行地有规则地排列，以得到均匀的元件特性和制造的方便。

这种多Fin结构具有多个这样的半导体凸起部，用它的高度，即垂直于衬底平面的侧面的尺寸作为沟道宽度，因此，使得每一沟道宽度所需要的面积减小，有利于减小元件的面积。这种多Fin结构使沟道宽度能够通过改变半导体凸起部的数目来控制，因此不必改变元件的高度以便在单一芯片上集成不同的沟道宽度，这样，能减小元件的不规则程度，确保元件特性的均匀性。

在本发明的Fin型MISFET中，主沟道最好在半导体凸起部的相对侧面上形成，栅极下面区域的半导体凸起部宽度，最好是从半导体凸起部的相对侧面形成的耗尽层在工作期间完全耗尽的宽度。这种结构，在改善截止特性和载流子的流动性以及降低衬底浮动效应方面是有利的。对能构成这种配置的元件结构来说，栅极下面区域的半导体凸起部的宽度最好等于或小于半导体凸起部高度H的两倍，或者等于或小于栅长L。详细地说，栅极下面区域的半导体凸起部宽度从处理精度、强度和诸如此类方面来说，设置为5nm或更大比较有利，最好设置为10nm或更大，从获得一种结构其中半导体凸起部侧面上形成的沟道是支配沟道并且是完全耗尽型方面来说，设置为60nm或更小比较有利，最好设置为30nm或更小。

具有半导体凸起部的MISFET的特定尺寸等等，在如下范围内进行设置，例如

半导体凸起部的宽度W：5至100nm；

半导体凸起部的高度H：20至200nm；

栅长L：10至100nm；

栅绝缘膜的厚度：1至5nm(对于SiO₂)；

沟道形成区杂质的浓度：0至1×10¹⁹cm^-3；和

源/漏区杂质的浓度：1×10¹⁹至1×10²¹cm^-3。

半导体凸起部的高度H系指在与衬底平坦表面的垂直方向上从底层绝缘膜的平坦表面凸起的半导体区的长度。沟道形成区系指在栅极下面的半导体凸起部的区域。

本发明涉及包含上述Fin型MISFET的半导体器件，其特征配置将在下面描述。

本发明的半导体器件具有：提供在衬底上以便隐埋Fin型MISFET的层间绝缘膜，和以导体充填层间绝缘膜的沟槽而形成的隐埋式导体互连。隐埋式导体互连将Fin型MISFET的半导体凸起部的源/漏区中的一个连接至层间绝缘膜下面的另一导电部分。

上述配置的一个实施例表示在图4(a)至4(e)中。这种配置是一个例子，这里的半导体器件包括：具有所谓多Fin结构的Fin型MISFET，其中一个Fin型MISFET具有多个半导体凸起部，和由提供在多个半导体凸起部上面的导体而形成的栅极。图4(a)是平面图，图4(b)是沿A-A’线所取的剖面图，图4(c)是沿B-B’线所取的剖面图，图4(d)是沿C-C’线所取的剖面图，图4(e)是沿D-D’线所取的剖面图。在图中，参考号码402表示底层绝缘膜，参考号码403表示半导体凸起部，参考号码404表示栅极，参考号码405表示栅绝缘膜，参考号码406表示源和漏区，参考号码407表示沟道形成区，参考号码408表示覆盖绝缘膜，参考号码410表示第一层间绝缘膜，参考号码411表示隐埋式导体互连，参考号码420表示第二层间绝缘膜，参考号码421表示插塞，参考号码422表示上互连。栅极404与上互连之间的连接图中未示，但例如在图中未示的区域中，栅极404能经过插塞连接至上互连。这时，与隐埋式导体互连411同时形成的隐埋式导体互连可适当地处于插塞与栅极之间。

在图4(a)至4(e)所示的实施例中，形成具有多Fin结构的Fin型MISFET，该结构包含处于底层绝缘膜402上的两个半导体凸起部403，Fin型MISFET被第一层间绝缘膜410隐埋。第一层间绝缘膜410具有将导体填入第一层间绝缘膜410的沟槽所形成的隐埋式导体互连411，两个半导体凸起部403的源/漏区通过隐埋式导体互连411相互耦连。隐埋式导体互连411经过第二层间绝缘膜420中提供的插塞421连接至上互连422。隐埋式导体互连和上互连可直接连接如图5(a)至(d)所示。图5(a)是平面图，图5(b)是沿A-A’线所取的剖面图，图5(c)是沿B-B’线所取的剖面图，图5(d)是沿C-C’线所取的剖面图，这些图中的符号与图4(a)至4(e)中的符号相对应。

通过在衬底平面上设置隐埋式导体互连和半导体凸起部，使它们在纵方向的中心线彼此相交，最好是彼此正交，隐埋式导体互连和半导体凸起部就能以自对准方式进行连接，而防止与隐埋式导体互连纵方向方向不一致。因此，由错误配准而引起的连接故障很难出现，从而能提高元件的可靠性和生产量。当在层间绝缘膜中为形成隐埋式导体互连而提供的沟槽具有直线开口时，容易形成精细的开口图案造形。与短形开口相比，直线开口图案易于形成，使导体容易隐埋，因此对制造是有利的。因此，开口图案造形的故障和以导体充填的故障很难发生，所以能提高元件的可靠性和生产量。

一般地，在半导体器件中电气连接导体时，可利用两种导体：充填在接触孔中的接触导体，和连接接触导体的互连导体(例如，图2中的参考号码228和229)。根据本发明，半导体凸起部和任何其他导电部(图4中的另一半导体凸起部)能用可一次形成的一块隐埋式导体互连连接。因此，能减少处理步骤的数目，提高可靠性和生产量。

在本发明中，利用隐埋式导体互连进行连接有结构上的优点，在这种结构中，将被连接的半导体凸起部从衬底平面凸起，或者另一导电部从衬底平面凸起，并且，通过使隐埋式导体互连的下表面设置在低于半导体凸起部的最上表面或另一导电部的最上表面的水平面上，能形成满意的连接。

在本发明中，能提供多个隐埋式导体互连，但它们的顶面最好差不多是共面的，以简化制造步骤。例如，在形成与隐埋式导体互连接触的步骤例如光致抗蚀步骤和蚀刻步骤中，平面内的均匀性容易保证。通过用导体填充层间绝缘膜中的沟槽，和采用化学机械抛光(CMP)的方法除去沟槽外部的导体，能使多个隐埋式导体互连的顶面高度相等。根据CMP步骤，能使隐埋式导体互连的顶面和层间绝缘膜的顶面高度相等。因此，在将层间绝缘膜沉积在上述层间绝缘膜上以后，为使层间绝缘膜平坦的CMP步骤能够省去，所以能简化制造步骤。

本发明中的隐埋式导体互连在与半导体凸起部403的源/漏区406连接的区域中最好与半导体凸起部403的相对侧面接触，如图4(a)至4(e)和图5(a)至5(d)所示。因此，隐埋式导体互连和半导体凸起部之间的接触区域增加，接触电阻就减小。在本发明中，半导体凸起部403的顶面和相对侧面最好与隐埋式导体互连411接触，如图4(a)至4(e)和图5(a)至5(d)所示，但如果在相对侧面能确保足够的接触区域，则可以不除去半导体凸起部403上的覆盖绝缘膜408而形成隐埋式导体互连411，使隐埋式导体互连411不与半导体凸起部403的顶面接触，如图6(a)和6(b)所示。图6(a)是沿图4(a)的B-B’线所取的剖面图，图6(b)是沿C-C’线所取的剖面图，这些图中的符号与图4(a)至4(e)的符号相对应。

在本发明中，如果隐埋式导体互连411与半导体凸起部403的源/漏区406之间能保证有足够的接触区域，则隐埋式导体互连411和源/漏区406可部分接触，即半导体凸起部相对侧面上的接触区域不达到半导体凸起部的下端(即隐埋式导体互连411不到达底层绝缘膜402)，如图4(a)至4(e)、图5(a)至5(d)以及图6(a)和6(b)所示。

关于本发明中的隐埋式导体互连411与半导体凸起部403的源/漏区406之间的连接区域，隐埋式导体互连411和源/漏区406可在从半导体凸起部的上端延伸至下端的区域(在垂直于衬底方向上的整个源/漏区406)相互接触，如图7(a)和7(b)所示。图7(a)和7(b)是沿图4(a)的B-B’线所取的剖面图，这些图中的符号与图4(a)至4(e)中的符号相对应。这样的情况下，隐埋式导体互连411到达底层绝缘膜402，并进一步延伸至比半导体凸起部403的下端更深的位置(低于底层绝缘膜402的平坦表面的位置)。如图7(a)所示，半导体凸起部403下面的绝缘膜可除去，并且将导体隐埋在除去绝缘膜的位置，以使半导体凸起部403的下表面也可与隐埋式导体互连411接触。

本发明中的隐埋式导体互连411可在纵方向(沟道长度方向上)与半导体凸起部403的端面接触，如图8(a)和8(b)所示。因此，隐埋式导体互连和半导体凸起部之间的接触电阻能进一步减小。

在上述图4(a)至4(e)、图5(a)至5(d)、图6(a)和6(b)、图7(a)和7(b)以及图8(a)和8(b)所示的结构中，半导体凸起部403提供在底层绝缘膜402上，但本发明可采用一种配置，其中半导体凸起部403是底层绝缘膜402下面的半导体衬底401的一部分，如图9(a)和9(b)所示。图9(a)是沿B-B’线所取的剖面图，9(b)是沿C-C’线所取的剖面图，这些图中的符号与图4(a)至4(e)中的符号相对应。在图9(a)和9(b)所示的结构中，在栅极下面的半导体凸起部的上表面提供有代替覆盖绝缘膜的栅绝缘膜405，半导体凸起部上表面的绝缘膜除了栅极下面的区域以外被除去。不管半导体凸起部处于底层绝缘膜上或者是半导体衬底的一部分，可以适当的对有没有覆盖绝缘膜做出选择。

在图4(a)至4(e)、图5(a)至5(d)、图6(a)和6(b)、图7(a)和7(b)以及图8(a)和8(b)所示的结构中，提供有多个直线半导体凸起部，但如图10(平面图)所示，在沟道长度方向上的相邻半导体凸起部403的至少一侧(图10为两侧)的端部可整体地结合起来。为保证半导体凸起部宽度W的均匀性，最好在栅极404与半导体凸起部端部的结合部之间有足够的距离。至少将这结合部的整个上表面连接至隐埋式导体互连411，更好的是两个相对侧面连接，如图10所示。通过提供这样的连接区域，能增加与隐埋式导体互连的接触区，此外，能防止当半导体凸起部具有较高的高度时容易造成的半导体凸起部的毁坏。结合部位于隐埋式导体互连的形成区，因此不需要象通常的连接衬垫那样增加结合部的尺寸，由此能保证足够的密实化。即使在有足够距离d的时候，如果将隐埋式导体互连连接至在紧靠栅极区域的半导体凸起部，则能防止电阻的增加。

本发明的隐埋式导体互连可由多种导体形成。最好形成这样的配置，在沟槽中填充导电金属例如W或者金属化合物，与具有阻挡能力和附着力的底层导电膜接触。隐埋式导体互连可具有这样的配置，其中导体由单一金属或金属化合物组成，导体本身就是底层膜。底层膜可包括Ti膜、TiN膜、Ta膜、TaN膜、WN膜和从这些膜中选出的两种或更多种的层叠膜。

在本发明中，隐埋式导体互连与半导体凸起部的源/漏区之间的连接区域可具有处于它们之间的低电阻层。因此，隐埋式导体互连与半导体凸起部之间的电阻能减小。低电阻层可复盖半导体凸起部的整个源/漏区，或者有选择地提供在半导体凸起部与隐埋式导体互连之间的连接区域。低电阻层可由金属例如Ti或W形成，或者从Ti、Co、Ni、Pt、Pd、Mo、W、Zr、Hf、Ta、Ir、Al、V、Cr等等中选择的至少一种金属的硅化合物形成。

本发明的半导体凸起部，可具有长方体的形状，但也可有一种结构，其中在半导体凸起部的源/漏区与隐埋式导体互连之间的连接区域中，它的宽度W(在平行于衬底平面并垂直于沟道长度方向上的宽度)宽于在栅极下面的区域的宽度W，例如，在后面将要描述的图22(a1)和22(a2)、22(b1)和22(b2)、22(c1)和22(c2)以及22(d1)和22(d2)中所示。具有较宽宽度W的区域，最好至少设置在半导体凸起部的源/漏区的上端区域，使连接区域的接触面积增加，因此能减小接触电阻。较宽的区域可提供在半导体凸起部的上端整个源/漏区的沟道长度方向，或者有选择地提供在半导体凸起部与隐埋式导体互连之间的连接区域。

上述实施例都具有一种结构，其中一个Fin型MISFET有多个半导体凸起部，半导体凸起部的源/漏区用隐埋式导体互连耦连。本发明也采用这样一种结构，其中一个Fin型MISFET的半导体凸起部源/漏区和另一MISFET的栅极或源/漏区用隐埋式导体互连连接。

图11(a)和11(b)表示一种结构，其中一个Fin型MISFET的半导体凸起部403a的源/漏区406和另一Fin型MISFET的栅极404b用隐埋式导体互连411c连接。图11(a)是平面图，图11(b)是沿A-A’所取的剖面图。图中的符号403a和403b表示半导体凸起部，符号404a和404b表示形成栅极的导线，符号405b表示栅绝缘膜，符号411a、411b和411c表示导体互连，其他符号与图4(a)至图4(e)中那些符号相对应。根据这种结构，源/漏区和栅极能在不同的MISFET之间稠密地连接。

图12(a)和12(b)表示一种结构，其中一个Fin型MISFET的半导体凸起部403a的源/漏和另一个Fin型MISFET的半导体凸起部403b的源/漏用隐埋式导体互连411c连接。图12(a)是平面图，图12(b)是电路图。在这些图中，符号403a和403b表示半导体凸起部，符号404表示形成栅极的导体，符号411a、411b和411c表示隐埋式导体互连，黑圆表示插塞。

图12所示的实施例是CMOS反相器的一个例子，它包括具有两个半导体凸起部403a的pMOS和具有一个半导体凸起部403b的nMOS。pMOS和nMOS的栅极由共用导体404形成，引至输入部的插塞连接至导体404。pMOS的漏区和nMOS的漏区用隐埋式导体互连411c连接，引至输出部的插塞连接至隐埋式导体互连411c。隐埋式导体互连411c也为配置在pMOS中的两个半导体凸起部403a的漏区提供连接。提供在pMOS的两个半导体凸起部中的源区用隐埋式导体互连411c连接，引向电源Vdd的插塞连接至隐埋式导体互连411a。nMOS的半导体凸起部403b的源区连接至隐埋式导体互连411b，引向地(GND)的插塞连接至隐埋式导体互连411b。

图13(a)和13(b)以及14(a)至14(c)示出一种结构，其中，第一Fin型MISFET的半导体凸起部的源/漏区、第二Fin型MISFET的半导体凸起部的源/漏区和第三Fin型MISFET的栅极，用隐埋式导体互连进行连接。图13(a)是电路图，图13(b)是平面图，图14(a)是沿A-A’线所取的剖面图，图14(b)是沿B-B’线所取的剖面图，图14(c)是沿C-C’线所取的剖面图。在图中，符号403a、403b、403c和403d表示半导体凸起部，符号404a、404b、404c和404d表示形成栅极的导体，符号411L1、411L2、411a1、411a2、411b、411c、411d1和411d2表示隐埋式导体互连，其他符号与图4(a)至4(e)中的那些符号相对应。黑圆指示插塞。

这个实施例是SRAM(静态随机存取存储器)的一个例子，其包括由Fin型MISFET组成的一对驱动晶体管Td1和Td2、一对负载晶体管Tp1和Tp2和一对传输晶体管Tt1和Tt2，其中一个存储单元由包括驱动晶体管对、负载晶体管对和传输晶体管对的触发电路组成。驱动晶体管对Td1和Td2以及传输晶体管对Tt1和Tt2是n沟道型，负载晶体管对Tp1和Tp2是p沟道型。

如图13(a)所示，上述触发器电路由一对CMOS反相器组成，而每一CMOS反相器由一个驱动晶体管和一个负载晶体管组成。一个CMOS反相器的驱动晶体管Td1和负载晶体管Tp1的栅连接至另一个CMOS反相器的驱动晶体管Td2和负载晶体管Tp2的漏(存储节点N2)。后一CMOS反相器的驱动晶体管Td2和负载晶体管Tp2的栅连接至前一CMOS反相器的驱动晶体管Td1和负载晶体管Tp1的漏(存储节点N1)。因此，一对CMOS反相器的输入和输出节点经过一对称作本地互连线L1和L2彼此交叉耦连。

在本实施例中，第一驱动晶体管Td1和第一负载晶体管Tp1的栅极由共用的第一导体404b形成，第二驱动晶体管Td2和第二负载晶体管Tp2的栅极由共用的第二导体404c形成，如图13(b)所示。第一驱动晶体管Td1和第一传输晶体管Tt1具有共用的第一半导体凸起部403a，第二驱动晶体管Td2和第二传输晶体管Tt2具有共用的第二半导体凸起部403d。第一导体404b，第二负载晶体管Tp2的第三半导体凸起部403c中设置的漏区，和第二半导体凸起部403d中的第二驱动晶体管Td2和第二传输晶体管Tt2的共用源/漏区，用形成一对本地互连之一的隐埋式导体互连411L2连接，第二导体404c，第一负载晶体管Tp1的第四403b中提供的漏区，和第一半导体凸起部403a中的第一驱动晶体管Td1和第一传输晶体管Tt1的共用源/漏区，用形成另一本地互连的隐埋式导体互连411L1连接。也就是说，一对本地互连L1和L2分别将上述由隐埋式导体互连411L1和隐埋式导体互连411L2组成的触发器电路的一对输入/输出的端子交叉耦连。

在本实施例中，隐埋式导体互连411a1和411d1分别连接至传输晶体管Tt1和Tt2的另一源/漏区，引至位线BL的插塞分别连接至这些隐埋式导体互连411a1和411d1。引至字线WL的插塞分别连接至形成传输晶体管Tt1和Tt2的栅极的导体404a和404d。隐埋式导体互连411b和411c分别连接至第一和第二负载晶体管Tp1和Tp2的源区，引至电源VDD的插塞分别连接至这些隐埋式导体互连411b和411c。隐埋式导体互连411a2和411d2分别连接至第一和第二驱动晶体管Td1和Td2的源区，引至地GND的插塞连接至这些隐埋式导体互连411a2和411d2。

根据这种结构，能稠密地互连，能形成本地互连而不需进行附加的处理步骤。如果多个Fin型MISFET的半导体凸起部分别相互平行地排列，则半导体凸起部可图形化为行或空间的形式，因此，即使是窄宽度W的半导体凸起部也能容易并精确地形成。

当Fin型MISFET在提供有平面型MISFET的衬底上形成时，本发明也能应用。另外，根据本发明的隐埋式导体互连可用于在Fin型MISFET和平面型MISFET之间的电气连接。一个示例表示在图25(a)至25(c)中。图25(a)至25(c)分别示出与图4(a)至4(c)相应的剖面位置的结构。

在图25(a)至25(c)的示例中，形成宽的半导体凸起部403p，代替图4(a)至4(e)所示的Fin型MISFET的半导体凸起部403中的一个。宽的半导体凸起部403p具有在它们的顶表面形成的主沟道，并用作平面型MISFET。这种平面型MISFET可适合用作集成电路的输入/输出部和模拟部。在这个示例中，为方便平面型MISFET的形成，不提供覆盖绝缘膜408。平面型MISFET的栅极404p与Fin型MISFET的栅极404分开设置。

在图25(a)至25(c)的示例中，隐埋式导体互连411连接至Fin型MISFET的半导体凸起部的源和漏之一以及平面型MISFET的半导体凸起部403p的源和漏之一。当用于Fin型MISFET的隐埋式导体互连应用于平面型MISFET时，能在Fin型MISFET与平面型MISFET之间共同制作结构并进行处理，因此，能使其密实并减少Fin型MISFET和平面型MISFET共存的集成电路的成本。

图25(a)至25(c)的例子示出一种结构，其中使用SOI衬底，在底层绝缘膜上由半导体层形成半导体凸起部403，但本发明也可应用于使用大块衬底的结构，由衬底的一部分形成半导体凸起部。

在上述元件结构中，底层绝缘膜的材料没有特别的限制只要具有所希望的绝缘特性就行，这种材料可包括例如SiO₂、Si₃N₄、AlN、金属氧化物例如矾土和有机绝缘材料。作为形成半导体凸起部的半导体，单晶硅可适合使用。

在本发明中，硅衬底可适合用作底层绝缘膜下面的衬底，但只要绝缘膜处于半导体凸起部的下面，都能构成本发明，除了半导体凸起部由绝缘膜下面的衬底的一部分形成的情况以外。例如，可以是一种结构，其中，半导体层下面的绝缘膜是承载衬底，如在SOS(硅蓝宝石或硅央晶石)中。除上述SOS衬底以外，绝缘承载衬底包括石英和AlN衬底。采用加工SOI(分层步骤和薄膜形成步骤)的技术，能在这些承载衬底上设置半导体层。

作为本发明中的栅极材料，可使用具有所希望的电导率和工作性能的导体，这些材料包括：例如，含杂质的半导体如含杂质的多晶硅、多晶SiGe、多晶Ge和多晶SiC；金属如Mo、W、Ta、Ti、Hf、Re和Ru；金属氮化物如TiN、TaN、HfN和WN；硅化合物如钴硅化物、镍硅化物、铂硅化物和铒硅化物。作为栅极的结构，可使用分层结构例如半导体和金属膜的分层膜，金属膜的分层膜或半导体和硅化物膜的分层膜，以及单层膜。

作为本发明中的栅绝缘膜，可使用SiO₂膜或SiON膜，也可使用高电介质的绝缘膜(High-k膜)。High-k膜可包括例如金属氧化物膜如Ta₂O₅膜、Al₂O₃膜、La₂O₃膜、HfO₂膜和ZrO₂膜，和由HfSiO、ZrSiO、HfAlO、ZrAlO等等表示的金属氧化物。栅绝缘膜可以有分层结构，可以是例如在硅之类的半导体层上形成含硅氧化物膜如SiO₂或HfSiO并在其上提供High-k膜所制成的分层膜。

下面将举例描述制造本发明的半导体器件的方法。

首先，制备SOI衬底，其具有硅衬底上的由SiO₂制成的隐埋式绝缘膜(底层绝缘膜)，和其上由单晶硅制成的半导体层。在SOI衬底的半导体层上形成牺牲氧化物膜，沟道形成区用的杂质经牺牲氧化物膜离子注入。然后，除去牺牲氧化物膜，在半导体层上形成绝缘膜用来形成覆盖绝缘膜。如果合适，可省略上述离子注入和牺牲氧化物膜的形成和除去。

其次，采用光刻和干蚀刻的方法，对半导体层和其上形成的绝缘膜进行图形化，以形成半导体凸起部。然后，在半导体凸起部的表面(侧表面)上形成栅绝缘膜。

如果覆盖绝缘膜在半导体凸起部的顶面上不必要，可在应用光刻法以前除去上述绝缘膜。与其连续对上述绝缘膜和半导体层进行图形化，不如首先将上述绝缘膜图形化，然后除去抗蚀掩模，随后利用上述图形化的绝缘膜作为掩模(硬掩模)再使上述半导体图形化。

在形成半导体凸起部以后和形成栅绝缘膜以前，可对底层绝缘膜进行各向异性刻蚀(向下)，以形成π栅结构，或者可进行各向同性刻蚀(向下和向侧)，以形成Ω栅结构或GAA栅结构。

其次，在整个表面上形成多晶硅膜，并对其进行图形化以形成栅极图形。在衬底平坦表面的倾斜方向上离子镀敷杂质，以使这个栅极图形具有导电性并在半导体凸起部上形成源和漏区。这时的结构表示在图15(a)、(b)、(c)和(d)中。图15(a)是平面图，图15(b)是沿A-A’线所取的剖面图，图15(c)是沿B-B’线所取的剖面图，图15(d)是沿C-C’线所取的剖面图，这些图中的符号与图4(a)至4(e)中的符号相对应。

其次，在整个表面上形成层间绝缘膜410，并用化学机械抛光(CMP)方法对这个表面抛光。

其次，采用光刻法和干蚀刻法形成沟槽，以使将被耦连的导电部(半导体凸起部)暴露出来。这时，沟槽中的覆盖绝缘膜也被除去，以暴露半导体凸起部403的表面。这时的配置表示在图16(a)、16(b)、16(c)和16(d)中。图16(a)是平面图，图16(b)是沿A-A’线所取的剖面图，图16(c)是沿B-B’线所取的剖面图，图16(d)是沿C-C’线所取的剖面图，这些图中的符号与图4(a)至4(e)中的符号相对应。

其次，采用CVD(化学蒸汽沉积)法、PVD(物理蒸汽沉积)法或诸如此类方法，在整个表面上形成底层导电膜431，覆盖沟槽430的内部，然后采用CVD法或诸如此类方法沉积导体以充填在沟槽中。采用CMP方法，将沟槽内的底层膜和导体膜除一部分以外都除去以形成平坦的表面，并形成隐埋式导体互连411。这时的配置表示在图17(a)和17(b)中。图17是沿B-B’线所取的剖面图，图17(c)是沿C-C’线所取的剖面图，这些图中的符号与图16(a)至16(c)中的符号相对应。底层膜431和半导体凸起部403经历硅化物形成反应以较低的接触电阻而形成。如果进行硅化物形成反应的话，则未反应的区域(半导体例如单晶硅)就半导体凸起部中沟道长度方向上的电导率而言最好留在半导体凸起部的中心部分。

其次，采用已知的方法，能形成经过插塞或直接与隐埋式导体互连411耦连的上互连422，如图4(a)至4(e)或图5(a)至5(d)。插塞可用W或Cu形成，上互连可用Cu或Al形成。

图7(b)所示的结构，在上述形成沟槽430的步骤中，能通过进行干蚀刻直至雕刻底层绝缘膜402并以导体充填沟道而得。图7(a)所示的结构能这样形成，即进行各向异性干蚀刻直至雕刻底层绝缘膜402以形成沟槽，然后进行各向同性干蚀刻或湿蚀刻，进一步除去沟槽中半导体凸起部的较下部分的绝缘膜并以导体充填沟槽，以便在除去了绝缘膜的区域中隐埋导体。

通过在上述处理中添加下面的步骤，能在栅极的侧面上设置侧壁。

在形成栅极的图形以后，在能隐埋栅极的厚度的整个表面上设置用来形成侧壁的绝缘膜，并用CMP方法使该表面平坦。然后，在绝缘膜上提供抗蚀图形，其在栅极长度方向上具有宽于栅极的图形的宽度，使抗蚀图形重迭在栅极图形上，并用抗蚀图形作掩模有选择地除去绝缘膜。这时，半导体凸起部上的覆盖绝缘膜也有选择地被除去。因此，由绝缘膜组成的侧壁440能在栅极用的导体图形404的侧面形成，如图18(a)至18(c)所示。图18(a)是平面图，图18(b)是沿B-B’线所取的剖面图，图18(c)是沿C-C’线所取的剖面图，这些图中的符号与图4(a)至4(e)中的符号相对应。在形成侧壁的步骤以前或以后，可进行杂质的离子注入，在这种情况下，能在侧壁的下面提供相对低浓度杂质扩散层，并且能形成称作LDD(低掺杂漏)结构。

侧壁也能用下面的方法形成。在形成栅极的图形以后，在凹穴部和凸起部的顶面和侧面稍许提供用来形成侧壁的绝缘膜，使绝缘膜沉积为相同的厚度，并用各向异性蚀刻方法仅在上下方向上对绝缘膜进行轻刮(深蚀刻)。形成侧壁的方法类似于生产平面型MISFET所使用的方法，但在这种方法中，侧壁可能在半导体凸起部的侧面形成。为了防止这一点，要求在使栅极有足够大的厚度以后，应对绝缘膜进行充分的深蚀刻，使侧壁不致留在半导体凸起部的侧面。

进一步，在用上述方法形成侧壁并进行杂质的离子注入以后，可在半导体凸起部的表面上形成低电阻层。在图18(a)至18(c)所示的步骤以后在半导体凸起部的表面上提供低电阻层时的结构，表示在图19(a)至19(c)中。图19(a)是平面图，图19(b)是沿B-B’线所取的剖面图，图19(c)是沿C-C’线所取的剖面图，这些图中的符号与图18(a)至18(c)中的符号相对应。

由于低电阻层的形成，半导体凸起部(包括低电阻层)的宽度W变宽而增加接触区域，因此半导体凸起部与隐埋式导体互连之间的接触电阻能与低电阻层的电导率一道减小。进一步，半导体凸起部的电导率在沟道长度方向上能提高。此外，在后面要进行的沟槽430的形成步骤中，低电阻层可用作蚀刻阻挡层。采用CVD方法或诸如此类方法在半导体凸起部的暴露区域中，能通过有选择地生长金属或金属化合物如NiSi、CoSi₂、TiSi₂、Ni、Co、Ti或W而形成低电阻层。如此生长的金属可使其与半导体凸起部的硅进行硅化物生成反应以减小接触电阻。另一方面，采用PVD方法、CVD方法或诸如此类方法非选择性生长Ni、Co、Ti等，能形成低电阻层，然后使金属起反应以形成硅化物(以自对准方法使金属与半导体凸起部中的硅进行硅化物反应，然后只除去未反应的金属)。当进行上述硅化物生成时，未反应区域(单晶硅)就半导体凸起部中的沟道长度方向上的电导率而言最好留在半导体凸起部的中心部分。或者，可故意消除未反应的区域，以形成肖特基源/漏。

在上述低电阻层450形成以后，层间绝缘膜410在整个表面上形成，并且采用CMP方法使该表面平坦。然后，用光刻法和干蚀刻法形成沟槽430，使将被耦连的导体部(半导体凸起部403)暴露出来。这时的配置表示在图20(a)至20(d)中，图20(a)是平面图，图20(b)是沿A-A’线所取的剖面图，图20(c)是沿B-B’线所取的剖面图，图20(d)是沿C-C’线所取的剖面图，这些图中的符号与图19(a)至19(c)中的符号相对应。其次，底层导电膜431沉积在沟槽430中；然后，用导体进一步充填沟槽形成隐埋式导体互连411，如图21(a)至21(c)所示。图21(a)是平面图，图21(b)是沿B-B’线所取的剖面图，图21(c)是沿C-C’线所取的剖面图，这些图中的符号与图20(a)至20(d)中的符号相对应。另一方面，在形成沟槽430以后，低电阻层450可提供在沟槽中暴露的表面上。其次，采用已知的方法，可以设置上互连422，其经过插塞或者直接与隐埋式导体互连411耦连，如图4(a)至4(e)或图5(a)至5(d)所示。

在上述处理中，在形成低电阻层450以前，能在半导体凸起部的表面上外延地生长Si，以提供生长硅层460，如图22(a1)和22(a2)、22(b1)和22(b2)、22(c1)和22(c2)以及22(d1)和22(d2)中所示。图22(a1)、22(b1)、22(c1)和22(d1)是沿图18(a)中的B-B’线所取的剖面图，图22(a2)、22(b2)、22(c2)和22(d2)是沿图18(a)中的C-C’线所取的剖面图，这些图中的符号与图18(a)至18(c)中的符号相对应。通过提供生成硅层460，半导体凸起部的宽度W加宽从而增加接触区域，由此能减小半导体凸起部与层间绝缘膜之间的接触电阻。生长硅层460可提供在暴露的半导体凸起部整个表面上，但也可形成为使半导体凸起部顶端的宽度加宽，并可例如至少提供在从顶面至每一相对侧面的区域内，如图22(a1)所示。为了电导率，杂质最好离子注入生长硅层460，如图22(b1)和22(b2)所示。其次，低电阻层450至少提供在半导体凸起部的顶面。如果通过生长硅层460使半导体凸起部的宽度W足够地加宽，如图22(c1)和22(c2)所示，则仅在半导体凸起部顶面设置低电阻层460也能获得足够的减小接触电阻的效果。在这种情况下，通过溅射处理，将金属例如Ni、Co或Ti沉积在半导体凸起部的顶面上，能容易地形成低电阻层450。其次，在整个表面上形成层间绝缘膜410，并用CMP方法使该表面平坦。然后，采用光刻法和干蚀刻法形成沟槽430，使将要耦连的导电部(半导体凸起部)暴露出来。其次，如图22(d1)和22(d2)所示，通过底层膜431将导体充填在沟槽430中，以形成隐埋式导体互连411。其次，用已知的方法能提供上互连422，其经过插塞或者直接与隐埋式导体互连411耦连，如图4(a)至4(e)或图5(a)至5(d)所示。在形成层间绝缘膜410和沟槽430以后，生长硅层460可设置在沟槽中暴露的半导体凸起部的表面上，接着能形成低电阻层450。在层间绝缘膜410生成以前，通过在半导体凸起部的整个表面上提供生长硅层460，并在半导体凸起部的整个表面上设置低电阻层450，能得到类似于图19(b)的形状。

Claims (22)

1.一种半导体器件，包括：

MIS型场效应晶体管，其包括：从衬底平面凸起的半导体凸起部；在半导体凸起部上从顶面向半导体凸起部的相对侧面延伸的栅极；处于栅极和半导体凸起部之间的栅绝缘膜，和设置在半导体凸起部中的源区和漏区；

层间绝缘膜，其设置在包含晶体管的衬底上；和

隐埋式导体互连，其通过以导体充填层间绝缘膜中的沟槽而形成，

其中，隐埋式导体互连将半导体凸起部的源区和漏区之一与层间绝缘膜下面的另一导电部相连。

2.根据权利要求1所述的半导体器件，其特征在于：隐埋式导体互连连接至半导体凸起部的源区和漏区之一和层间绝缘膜下面的另一导电部，并在与源区和漏区之一的连接区域有与层间绝缘膜的上表面共面的上表面和低于半导体凸起部上表面的下表面。

3.根据权利要求1或2所述的半导体器件，其特征在于：隐埋式导体互连在与源区和漏区之一相连的区域与半导体凸起部的相对侧面接触。

4.根据权利要求1，2或3所述的半导体器件，其特征在于：半导体器件包括作为MIS型场效应晶体管的第一晶体管和第二晶体管，所述隐埋式导体互连连接至第一晶体管的源区和漏区之一和作为另一导电部的第二晶体管的栅极或源和漏区之一。

5.根据权利要求1至4任一项权利要求所述的半导体器件，其特征在于半导体器件包括：作为MIS型场效应晶体管的晶体管，所述晶体管包括：从衬底平面凸起的多个半导体凸起部；由设置在多个半导体凸起部上并从每一半导体凸起部的顶面向其相对侧面延伸的栅极；处于栅极和每一半导体凸起部之间的栅绝缘膜，和设置在每一半导体凸起部中的源区和漏区；和

在所述晶体管中，所述隐埋式导体互连连接至一个半导体凸起部的源区和漏区之一和作为另一导电部的另一半导体凸起部的源区和漏区之一。

6.根据权利要求5所述的半导体器件，其特征在于多个半导体凸起部相互平行地排列。

7.根据权利要求1至6中任何一项权利要求所述的半导体器件，其特征在于：隐埋式导体互连经过插塞或直接连接至上互连。

8.根据权利要求1至7中任何一项权利要求所述的半导体器件，其特征在于：所述隐埋式导体互连经过由金属或金属化合物形成的低电阻层连接至源和漏区之一。

9.根据权利要求1至8中任何一项权利要求所述的半导体器件，其特征在于：隐埋式导体互连至少在半导体凸起部的源区和漏区之一和隐埋式导体互连之间的连接区域具有一个部分，该部分在沿平行于衬底平面并垂直于沟道长度方向上的宽度W大于栅极下面的部分的宽度W。

10.根据权利要求1至9中任一项权利要求所述的半导体器件，其特征在于：半导体器件包括作为MIS型场效应晶体管的第一电导型晶体管和第二电导型晶体管，它们构成CMOS反相器，

第一电导型晶体管和第二电导型晶体管的栅极由共用导体形成，该导体连接至输入节点，和

所述隐埋式导体互连连接至第一电导型晶体管的漏区和第二电导型晶体管的漏区，并连接至输出节点。

11.一种半导体器件，其包括具有一对第一和第二驱动晶体管、一对第一和第二负载晶体管和一对第一和第二传输晶体管的SRAM单元，其特征在于：

每一晶体管包括：从衬底平面凸起的半导体凸起部；在半导体凸起部上从顶部向半导体凸起部的相对侧面延伸的栅极；处于栅极和半导体凸起部之间的栅绝缘膜；和设置在每一半导体凸起部中的源区和漏区；

晶体管的半导体凸起部按它们的沿着第一方向延伸的纵方向排列；

第一驱动晶体管和第一传输晶体管具有共用的第一半导体凸起部，第二驱动晶体管和第二传输晶体管具有共用的第二半导体凸起部，第一负载晶体管具有邻近第一半导体凸起部的第三半导体凸起部，第二负载晶体管具有邻近第二半导体凸起部的第四半导体凸起部；和

第一驱动晶体管和第一负载晶体管的栅极由共用的第一导体形成，第二驱动晶体管和第二负载晶体管的栅极由共用的第二导体形成，导体按它们的沿着垂直于第一方向的第二方向延伸的纵方向排列。

12.根据权利要求11所述的半导体器件，其特征在于包括：

设置在包括SRAM单元的衬底上的层间绝缘膜；

第一隐埋式导体互连，其连接至第一导体、第二负载晶体管的漏区、第二驱动晶体管的漏区和第二传输晶体管的源区和漏区之一，并形成在所述层间绝缘膜上；和

第二隐埋式导体互连，其连接至第二导体、第一负载晶体管的漏区、第一驱动晶体管的漏区和第一传输晶体管的源区和漏区之一，并形成在所述层间绝缘膜上。

13.根据权利要求12所述的半导体器件，其特征在于：第一和第二隐埋式导体互连在与源区以及源区和漏区之一的连接区域，各具有与层间绝缘膜的上表面共面的上表面和低于半导体凸起部的上表面的下表面。

14.根据权利要求12或13所述的半导体器件，其特征在于：

第一和第二隐埋式导体互连在与源区以及源区和漏区之一连接的区域与半导体凸起部的相对侧面接触。

15.根据权利要求11至14中任何一项权利要求所述的半导体器件，其特征在于：半导体器件包括晶体管，晶体管包括：从衬底平面凸起的多个半导体凸起部；由设置在多个半导体凸起部上并从每一半导体凸起部的顶面向其相对侧面延伸的导体形成的栅极；处于栅极和每一半导体凸起部之间的栅绝缘膜；和设置在每一半导体凸起部中的源区和漏区。

16.一种制造半导体器件的方法，所述半导体器件包括MIS型场效应晶体管，晶体管包括：从衬底平面凸起的半导体凸起部；在半导体凸起部上从半导体凸起部的顶面向其相对侧面延伸的栅极；处于栅极和半导体凸起部之间的栅绝缘膜，和设置在半导体凸起部中的源区和漏区，其特征在于所述方法包括步骤：

形成MIS型场效应晶体管；

形成层间绝缘膜以隐埋半导体凸起部；

在层间绝缘膜中形成沟槽，使设置在半导体凸起部中的源区和漏区之一和将与沟槽中的源区和漏区之一导通的另一导电部的至少一部分暴露；和

用导体充填在沟道，以形成连接至源区和漏区之一和所述另一导电部的隐埋式导体互连。

17.根据权利要求16所述的制造半导体器件的方法，其特征在于：另一导电部是另一晶体管的栅极和源区和漏区之一。

18.根据权利要求16或17所述的制造半导体器件的方法，其特征在于：

MIS型场效应晶体管包括：从衬底表面凸起的多个半导体凸起部；由设置在多个半导体凸起部上并从每一半导体凸起部的顶部向相对侧面延伸的导体形成的栅极；处于栅极和每一半导体凸起部之间的栅绝缘膜；和设置在每一半导体凸起部中的源区和漏区；和

在形成沟槽的步骤中，设置在将相互导通的半导体凸起部中的源区和漏区之一的至少一部分被暴露，并且，在沟槽中充填导体以形成连接至晶体管中一个半导体凸起部的源区和漏区之一和另一半导体凸起部的源区和漏区之一的隐埋式导体互连。

19.根据权利要求16、17或18所述的制造半导体器件的方法，其特征在于包括步骤：在形成层间绝缘膜以前，在半导体凸起部的表面上外延生长Si。

20.根据权利要求16至19中任一项权利要求所述的制造半导体器件的方法，其特征在于包括步骤：在形成层间绝缘膜以前，在半导体凸起部上形成由金属或金属化合物形成的低电阻层。

21.根据权利要求16、17或18所述的制造半导体器件的方法，其特征在于包括步骤：在形成沟槽以后，在沟槽中暴露的半导体凸起部的表面上外延生长Si。

22.根据权利要求16至19和21中任何一项权利要求所述的制造半导体器件的方法，其特征在于包括步骤：在形成沟槽以后，在沟槽中暴露的半导体凸起部上形成由金属或金属化合物形成的低电阻层。

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