CN1956219A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了半导体装置及其制造方法。目的在于：能够实现不管栅极长度如何、具有相同组成的FUSI结构的半导体装置及其制造方法。在具有被FUSI化的栅极长度不同的第一栅极电极14T1及第二栅极电极14T2的半导体装置中，在第一栅极电极14T1依次形成第一侧壁105和第二侧壁106，第一侧壁105的上端低于第一栅极电极14T1的上表面及第二侧壁106的上端且第一侧壁105和第二侧壁106彼此的蚀刻特性不同。在第二栅极电极14T2中，第一侧壁105的上端也低于第二栅极电极14T2的上表面及第二侧壁106的上端。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别涉及包含具有全硅化物(Fully Silicided：FUSI)结构的场效应晶体管的半导体装置及其制造方法。
背景技术
至今为止，在半导体集成电路装置中集成化的半导体元件的集成度正在增加，在将构成例如MIS(metal-insulator-semiconductor)型场效应晶体管(FET：field-effect transistor)的栅极电极微细化的同时，将高电介质用在栅极绝缘膜的绝缘膜材料中来实现栅极绝缘膜的电薄膜化的方法正在使用。然而，由于一般不能通过进行杂质注入来防止使用在栅极电极中的多晶硅的耗尽化，栅极绝缘膜的膜厚因该耗尽化而成为电增大的状态，因此这成为妨碍FET的性能提高的主要原因。
近年来，提出了能够防止栅极电极的耗尽化的栅极电极结构。作为抑制栅极电极的耗尽化的有效方法，例如，提出了这样一种结构：让金属材料在构成栅极电极的硅材料中反应，将整个硅材料硅化物化的全硅化物(FUSI)结构。
在下述非专利文献1中，提出了FUSI结构的形成方法。并且，在非专利文献2中，提出了对FUSI电极的N型FET和P型FET使用不同材料的结构的方法，例如，对N型FET使用NiSi，对P型FET使用Ni3Si。
图23(a)～图23(d)示出了在非专利文献1中所示的以往的MIS型FET的制造方法的FUSI电极的形成工序中的主要部分的剖面结构。
首先，如图23(a)所示，在由硅构成的半导体衬底1的上部形成元件隔离膜2，然后，在半导体衬底1中的由元件隔离膜2区划的N型FET区域A及P型FET区域B上，依次形成栅极绝缘膜3及具有导电性的多晶硅膜。接着，将所形成的多晶硅膜图案化，在N型FET区域A中形成第一栅极电极形成膜4A，在P型FET区域B中形成第二栅极电极形成膜4B。其次，在各栅极电极形成膜4A、4B的侧面上形成绝缘性侧壁(sidewallspacer)5，再以所形成的各侧壁5为掩模，在半导体衬底1的活性区域中分别形成源极漏极区域6。然后，在半导体衬底1上形成覆盖各栅极电极形成膜4A、4B及侧壁5的层间绝缘膜7，利用化学机械研磨(CMP)法等对所形成的层间绝缘膜7进行研磨，使各栅极电极形成膜4A、4B露出。
其次，如图23(b)所示，将在P型FET区域B开口的抗蚀图案8形成在层间绝缘膜7上，以所形成的抗蚀图案8为掩模，通过蚀刻将从P型FET区域B的层间绝缘膜7露出的第二栅极电极形成膜4B的上部除去。
其次，如图23(c)所示，在将抗蚀图案8除去后，在露出各栅极电极形成膜4A、4B的层间绝缘膜7上沉积由镍构成的金属膜9。
其次，如图23(d)所示，通过对半导体衬底1进行热处理，让由多晶硅构成的各栅极电极形成膜4A、4B和金属膜9相互反应，来在N型FET区域A中形成上部被硅化物化的第一栅极电极10A，在P型FET区域B中形成被全硅化物化的第二栅极电极10B。在非专利文献1中，在构成N型FET的第一栅极电极10A的下部残存有由多晶硅构成的栅极电极形成膜4A的一部分，在构成P型FET的第二栅极电极10B的下部没有残存由多晶硅构成的栅极电极形成膜4B，全部为NiSi。
并且，在非专利文献2中，记载有通过将金属膜沉积得较厚，来使整个第一栅极电极10A为NiSi，使整个第二栅极电极10B为Ni3Si的结构。
【非专利文献1】2004 IEEE，Proposal of New HfSiON CMOSFabrication Process(HAMDAMA)for Low Standby Power Device，T.Aoyama et.al
【非专利文献2】2004 IEEE，Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation(PC-FUSI)Technique for 45nm-node LSTP and LOP Devices，K.Takahashi et.al
本案发明者们在对以往的FUSI结构反复进行各种研究和讨论后，发现了这样的现象：当使MISFET中的栅极电极FUSI化时，栅极电极形成用的多晶硅膜的全硅化物化不均匀。此现象在栅极长度较长时特别显著。图24(a)及图24(b)示出了此现象。
如图24(a)所示，在半导体衬底1的活性区域上分别形成有由多晶硅构成的第一栅极电极形成膜4C、和栅极长度大于该第一栅极电极形成膜4C的第二栅极电极形成膜4D。此时，在以往的栅极电极的硅化物化工序中，不仅金属原子从沉积在各栅极电极形成膜4C、4D上的金属膜9扩散到多晶硅中，而且金属也从各侧壁5的上侧及其附近部分提供到多晶硅中。即，金属从沉积在各栅极电极形成膜4C、4D上的栅极长度方向的两侧部过剩提供的结果是，造成在各多晶硅中的侧壁5的附近，硅化物化反应过分的现象。
这样一来，如图24(b)所示，在对栅极长度相对较小的第一栅极电极形成膜4C进行FUSI化，形成了具有所希望的组成比的第一栅极电极10C时，不能对栅极长度相对较大的第二栅极电极形成膜4D全部硅化物化，在所硅化物化的第二栅极电极10D的下部残存有由多晶硅构成的第二栅极电极形成膜4D的一部分。
而在对栅极长度相对较大的第二栅极电极形成膜4D进行FUSI化，形成了第二栅极电极10D时，由于金属被过剩提供到栅极长度较小的第一栅极电极形成膜4C，因此形成金属组成比大于所希望的组成比的第一栅极电极10C。
而且，当对栅极长度相对较大的第二栅极电极形成膜4D进行FUSI化时，仅有沉积在该多晶硅上侧部分的金属被提供到构成第二栅极电极形成膜4D的多晶硅的与侧壁5分开的中央部分上。而在多晶硅的邻接在侧壁5的近旁部分中，不仅是沉积在该多晶硅上侧部分的金属被提供到多晶硅中，而且各侧壁5的上侧部分及其近旁部分的金属也被提供到多晶硅中。这样一来，邻接在侧壁5的近旁部分的金属组成比大于与侧壁5分开的中央部分的金属组成比，因此第二栅极电极10D的组成不同。在这种方式下，由于在栅极长度较大的FET中，栅极电极的组成在侧壁5的近旁部分和栅极电极的中央部分不同，因而成为FET的阈值电压变化的原因。
并且，在将以往的FUSI化方法使用在电阻元件或电容元件的上部电极中时，也会成为电阻元件的电阻值变化，电容元件的电容值变化的原因。
发明内容
为了解决以往的问题，本发明的目的在于：能够实现不管栅极长度如何、具有相同组成的FUSI结构的半导体装置及其制造方法。
为了达到上述目的，本发明的半导体装置及其制造方法是通过使设置在栅极电极侧面上的侧壁为自栅极电极一侧开始含有第一侧壁及第二侧壁的叠层结构，除去与栅极电极接触的第一侧壁的上部，来在第二侧壁和栅极电极的侧面之间设置空隙部的。
具体地说，本发明所涉及的半导体装置是以包括具有由金属全硅化物化的第一栅极电极的第一MIS型晶体管的半导体装置为对象的，其特征在于，第一MIS型晶体管，具有：第一栅极绝缘膜，形成在半导体区域上；第一栅极电极，形成在第一栅极绝缘膜上；第一侧壁，形成在第一栅极电极的侧面上；以及第二侧壁，隔着第一侧壁形成在第一栅极电极的侧面上。第一侧壁和第二侧壁彼此的蚀刻特性不同。第一侧壁的上端形成得低于第一栅极电极的上表面及第二侧壁的上端。
根据本发明的半导体装置，由于形成在第一栅极电极的侧面上的第一侧壁上端，低于第一栅极电极的上表面及第二侧壁的上端，因此在第一栅极电极的侧面和第二侧壁之间产生空隙。这样一来，在将金属膜沉积在含有侧壁的第一栅极电极上进行的硅化物化工序中，第一栅极电极的两侧面上的与第二侧壁之间的空隙造成被沉积的金属膜在栅极电极上分开或膜厚变小。因此，仅从位于第一栅极电极上方的部分提供金属，几乎没有从其它部分提供金属。结果是不管第一栅极电极的大小(栅极长度尺寸)如何，被FUSI化的栅极电极具有相同的组成。
最好在本发明的半导体装置中，第二侧壁的上端高于第一栅极电极的上表面。
最好本发明的半导体装置还包括第二MIS型晶体管，该第二MIS型晶体管具有由金属全硅化物化的、栅极长度大于第一栅极电极的第二栅极电极。第二MIS型晶体管，具有：第二栅极绝缘膜，形成在半导体区域上；第二栅极电极，形成在第二栅极绝缘膜上；第一侧壁，形成在第二栅极电极的侧面上；以及第二侧壁，隔着第一侧壁形成在第二栅极电极的侧面上。第一侧壁的上端形成得低于第二栅极电极的上表面及第二侧壁的上端。第一MIS型晶体管的导电型和第二MIS型晶体管的导电型相同。
此时，最好第一栅极电极的上表面及第二栅极电极的上表面距离半导体区域的上表面的高度彼此相等。
并且，此时，最好第一栅极电极和第二栅极电极具有相同的组成。
最好本发明的半导体装置还包括第三MIS型晶体管，该第三MIS型晶体管具有由金属全硅化物化的第三栅极电极。第三MIS型晶体管，具有：第三栅极绝缘膜，形成在半导体区域上；第三栅极电极，形成在第三栅极绝缘膜上；第一侧壁，形成在第三栅极电极的侧面上；以及第二侧壁，隔着第一侧壁形成在第三栅极电极的侧面上。第一侧壁的上端形成得低于第三栅极电极的上表面及第二侧壁的上端。第一MIS型晶体管的导电型和第三MIS型晶体管的导电型是不同的导电型。
此时，最好第一栅极电极和第三栅极电极具有不同的组成。
最好本发明的半导体装置还包括电阻元件，该电阻元件具有由金属全硅化物化的电阻器。电阻元件，具有：电阻器，形成在设置在半导体区域上的元件隔离区域上；第一侧壁，形成在电阻器的侧面上；以及第二侧壁，隔着第一侧壁形成在电阻器的侧面上。第一侧壁的上端形成得低于电阻器的上表面及第二侧壁的上端。
此时，最好第一栅极电极和电阻器具有相同的组成。
最好本发明的半导体装置还包括电容元件，该电容元件具有由金属全硅化物化的上部电极。电容元件，具有：电容绝缘膜，形成在半导体区域上；上部电极，形成在电容绝缘膜上；第一侧壁，形成在上部电极的侧面上；以及第二侧壁，隔着第一侧壁形成在上部电极的侧面上。第一侧壁的上端形成得低于上部电极的上表面及第二侧壁的上端。
此时，最好第一栅极电极和上部电极具有相同的组成。
本发明所涉及的半导体装置的制造方法，是以包括了在第一栅极绝缘膜上具有第一栅极电极的第一MIS型晶体管的半导体装置的制造方法为对象的，该制造方法的特征在于，包括：工序a，在半导体区域上形成第一栅极绝缘膜；工序b，在第一栅极绝缘膜上形成第一栅极用硅膜；工序c，在第一栅极用硅膜的侧面上形成第一侧壁；工序d，隔着第一侧壁，在第一栅极用硅膜的侧面上形成第二侧壁；工序e，在工序d后，对第一侧壁进行蚀刻，使第一侧壁上端的高度低于第一栅极用硅膜的上表面及第二侧壁的上端；工序f，在工序e后，在第一栅极用硅膜上形成金属膜；以及工序g，由金属膜将第一栅极用硅膜全硅化物化，来形成第一栅极电极。
根据本发明的半导体装置的制造方法，先形成第一栅极用硅膜，再在所形成的第一栅极用硅侧面上依次形成第一侧壁和隔着该第一侧壁的第二侧壁。接着，对第一侧壁进行蚀刻，使第一侧壁上端的高度低于第一栅极电极的上表面，因此在其后的在第二侧壁及第一栅极电极上形成金属膜的工序中，在第一栅极电极的两侧面和第二侧壁之间产生空隙。由于此空隙造成所沉积的金属膜在第一栅极电极上分开或膜厚变小，因此仅从位于第一栅极电极的上方的部分提供金属，而从其它部分几乎没有金属提供。这样一来，不管第一栅极电极的大小(栅极长度尺寸)如何，能够使被FUSI化的栅极电极具有相同的组成。而且，以往，因在层间绝缘膜等的成膜工序的热处理时所产生的栅极电极材料和侧壁材料的膨胀率或收缩率的不同而使应力施加在半导体区域上，本发明通过形成在第一栅极电极的侧面的空隙大大缓和了该应力。结果是能够防止由FUSI化产生的应力而使晶体管特性变化的现象。
最好在本发明的半导体装置的制造方法中，工序b包含在第一栅极用硅膜上形成保护绝缘膜的工序。工序c包含在第一栅极用硅膜及保护绝缘膜的侧面上形成第一侧壁的工序。工序d包含隔着第一侧壁，在第一栅极用硅膜及保护绝缘膜的侧面上形成第二侧壁的工序。工序e包含对保护绝缘膜进行蚀刻，使第一栅极用硅膜的上表面露出的工序。
最好在本发明的半导体装置的制造方法中，半导体装置还包括第二MIS型晶体管，该第二MIS型晶体管在第二栅极绝缘膜上具有栅极长度大于第一栅极电极的第二栅极电极。工序a包含在半导体区域上形成第二栅极绝缘膜的工序。工序b包含在第二栅极绝缘膜上形成第二栅极用硅膜的工序。工序c包含在第二栅极用硅膜的侧面上形成第一侧壁的工序。工序d包含隔着第一侧壁，在第二栅极用硅膜的侧面上形成第二侧壁的工序。工序e包含对第一侧壁进行蚀刻，使第一侧壁上端的高度低于第二栅极用硅膜的上表面及第二侧壁上端的工序。工序f包含在第二栅极用硅膜上形成金属膜的工序。工序g包含由金属膜将第二栅极用硅膜全硅化物化，来形成第二栅极电极的工序。
最好在本发明的半导体装置的制造方法中，半导体装置还包括第三MIS型晶体管，该第三MIS型晶体管在第三栅极绝缘膜上具有由组成与第一栅极电极的组成不同的组成构成的第三栅极电极。工序a包含在半导体区域上形成第三栅极绝缘膜的工序。工序b包含在第三栅极绝缘膜上形成第三栅极用硅膜的工序。工序c包含在第三栅极用硅膜的侧面上形成第一侧壁的工序。工序d包含隔着第一侧壁，在第三栅极用硅膜的侧面上形成第二侧壁的工序。工序e包含对第一侧壁进行蚀刻，使第一侧壁上端的高度低于第三栅极用硅膜的上表面及第二侧壁上端的工序。工序f包含在第三栅极用硅膜上形成金属膜的工序。工序g包含由金属膜将第三栅极用硅膜全硅化物化，来形成第三栅极电极的工序。在工序b后，工序(f)前，还包括对第三栅极用硅膜进行蚀刻，使第三栅极用硅膜上表面的高度低于第一栅极用硅膜上表面的工序(h)。
最好在本发明的半导体装置的制造方法中，半导体装置还包括第三MIS型晶体管，该第三MIS型晶体管在第三栅极绝缘膜上具有组成与第一栅极电极的组成不同的组成的第三栅极电极。工序a包含在半导体区域上形成第三栅极绝缘膜的工序。工序b包含在第三栅极绝缘膜上形成第三栅极用硅膜的工序。工序c包含在第三栅极用硅膜的侧面上形成第一侧壁的工序。工序d包含隔着第一侧壁，在第三栅极用硅膜的侧面上形成第二侧壁的工序。工序e包含对第一侧壁进行蚀刻，使第一侧壁上端的高度低于第三栅极用硅膜的上表面及第二侧壁上端的工序。在工序e后，还包括在第三栅极用硅膜上形成其它金属膜的工序i、和由其它金属膜将第三栅极用硅膜全硅化物化来形成第三栅极电极的工序j。
最好在本发明的半导体装置的制造方法中，半导体装置还包括具有电阻器的电阻元件。在工序a前，该制造方法还包括在半导体区域上部形成元件隔离区域的工序k。工序b包含在元件隔离区域上形成电阻用硅膜的工序。工序c包含在电阻用硅膜的侧面上形成第一侧壁的工序。工序d包含隔着第一侧壁，在电阻用硅膜的侧面上形成第二侧壁的工序。工序e包含对第一侧壁进行蚀刻，使第一侧壁上端的高度低于电阻用硅膜的上表面及第二侧壁上端的工序。工序f包含在电阻用硅膜上形成金属膜的工序。工序g包含由金属膜将电阻用硅膜全硅化物化，来形成电阻器的工序。
最好在本发明的半导体装置的制造方法中，半导体装置还包括具有上部电极的电容元件。工序a包含在半导体区域上形成电容绝缘膜的工序。工序b包含在电容绝缘膜上形成电容用硅膜的工序。工序c包含在电容用硅膜的侧面上形成第一侧壁的工序。工序d包含隔着第一侧壁，在电容用硅膜的侧面上形成第二侧壁的工序。工序e包含对第一侧壁进行蚀刻，使第一侧壁上端的高度低于电容用硅膜的上表面及第二侧壁上端的工序。工序f包含在电容用硅膜上形成金属膜的工序。工序g包含由金属膜将电容用硅膜全硅化物化，来形成上部电极的工序。
(发明的效果)
根据本发明的半导体装置及其制造方法，由于能够在不管栅极电极的栅极长度尺寸如何的情况下，获得栅极电极的组成相同的FUSI结构，因此能够抑制阈值电压的变化。而且，能够防止由FUSI化而产生的应力使晶体管特性变化的现象。
附图的简单说明
图1为模式地示出了本发明的第一实施例所涉及的半导体装置的剖面图。
图2(a)及图2(b)为模式地示出了本发明的第一实施例所涉及的半导体装置中的栅极电极，图2(a)为平面图，图2(b)为图2(a)的IIb-IIb线的剖面图。
图3(a)及图3(b)为示出了本发明的第一实施例所涉及的半导体装置的制造方法的工序顺序的剖面图。
图4(a)及图4(b)为示出了本发明的第一实施例所涉及的半导体装置的制造方法的工序顺序的剖面图。
图5(a)及图5(b)为示出了本发明的第一实施例所涉及的半导体装置的制造方法的工序顺序的剖面图。
图6为示出了本发明的第一实施例所涉及的半导体装置的制造方法的工序顺序的剖面图。
图7(a)～图7(c)为模式地示出了本发明的第二实施例所涉及的半导体装置的剖面图。
图8(a)～图8(c)为示出了本发明的第二实施例所涉及的半导体装置的制造方法的工序顺序的剖面图。
图9(a)～图9(c)为示出了本发明的第二实施例所涉及的半导体装置的制造方法的工序顺序的剖面图。
图10(a)～图10(c)为示出了本发明的第二实施例所涉及的半导体装置的制造方法的工序顺序的剖面图。
图11(a)～图11(c)为示出了本发明的第二实施例所涉及的半导体装置的制造方法的工序顺序的剖面图。
图12(a)～图12(c)为示出了本发明的第二实施例所涉及的半导体装置的制造方法的工序顺序的剖面图。
图13(a)～图13(c)为示出了本发明的第二实施例所涉及的半导体装置的制造方法的工序顺序的剖面图。
图14(a)～图14(c)为模式地示出了本发明的第三实施例所涉及的半导体装置的剖面图。
图15(a)～图15(c)为示出了本发明的第三实施例所涉及的半导体装置的制造方法的工序顺序的剖面图。
图16(a)～图16(c)为示出了本发明的第三实施例所涉及的半导体装置的制造方法的工序顺序的剖面图。
图17(a)～图17(c)为示出了本发明的第三实施例所涉及的半导体装置的制造方法的工序顺序的剖面图。
图18(a)～图18(c)为示出了本发明的第三实施例所涉及的半导体装置的制造方法的工序顺序的剖面图。
图19(a)～图19(c)为示出了本发明的第三实施例所涉及的半导体装置的制造方法的工序顺序的剖面图。
图20(a)～图20(c)为示出了本发明的第三实施例所涉及的半导体装置的制造方法的工序顺序的剖面图。
图21(a)～图21(c)为示出了本发明的第三实施例所涉及的半导体装置的制造方法的工序顺序的剖面图。
图22(a)～图22(c)为示出了本发明的第三实施例所涉及的半导体装置的制造方法的工序顺序的剖面图。
图23(a)～图23(d)为示出了以往的具有FUSI电极结构的FET的制造方法的工序顺序的剖面图。
图24(a)及图24(b)为示出了以往的具有FUSI电极结构的FET的制造方法课题的剖面图。
(符号的说明)
T-FET形成区域；R-电阻元件形成区域；C-电容元件形成区域；T1-N型FET形成区域；T2-P型FET形成区域；R1-第-电阻元件形成区域；R2-第二电阻元件形成区域；C1-第一电容元件形成区域；C2-第二电容元件形成区域；11-第一N型FET；12-第二N型FET；21-第一电阻元件；22-第二电阻元件；31-第一电容元件；32-第二电容元件；14T1-第一栅极电极；14T2-第二栅极电极；14T3-第三栅极电极；14T4-第四栅极电极；14R1-第一电阻器；14R2-第二电阻器；14R3-第三电阻器；14R4-第四电阻器；14C1-第一上部电极；14C2-第二上部电极；14C3-第三上部电极；14C4-第四上部电极；15T3-第三栅极电极；15T4-第四栅极电极；15R3-第三电阻器；15R4-第四电阻器；15C3-第三上部电极；15C4-第四上部电极；101-半导体衬底；102-元件隔离区域；103-栅极绝缘膜；104-N型延伸区域；104C-N型区域；104N-N型延伸区域；104P-P型延伸区域；104NC-N型区域；104PC-P型区域；105-第一侧壁；106-第二侧壁；107-N型源极漏极区域；107C-N型区域；107NC-N型区域；107PC-P型区域；107N-N型源极漏极区域；107P-P型源极漏极区域；108-层间绝缘膜；109-(第一)金属膜；110-第二金属膜；113-电容绝缘膜；114-多晶硅膜；114a-多晶硅膜；115-保护绝缘膜；116-N型区域；117-下部电极；117N-N型下部电极；117P-P型下部电极；119-抗蚀膜；129-第一抗蚀膜；139-第二抗蚀膜；111-第一N型FET；121-第二N型FET；112-第一P型FET；122-第二P型FET；211-第一电阻元件；221-第二电阻元件；212-第三电阻元件；222-第四电阻元件；311-第一电容元件；321-第二电容元件；312-第三电容元件；322-第四电容元件。
具体实施方式
(第一实施例)
参照附图对本发明的第一实施例加以说明。
图1示出了本发明的第一实施例所涉及的半导体装置的剖面结构。如图1所示，在例如由硅(Si)构成的半导体衬底101的主面，通过由浅沟渠隔离(STI)构成的元件隔离区域102区划形成有FET形成区域T、电阻元件形成区域R及电容元件形成区域C。这里，将电阻元件形成区域R设置在元件隔离区域102上。
在FET形成区域T形成有栅极长度彼此不同的第一N型FET11及第二N型FET12，在电阻元件形成区域R形成有宽度彼此不同的第一电阻元件21及第二电阻元件22，在电容元件形成区域C形成有上部电极的宽度彼此不同的第一电容元件31及第二电容元件32。
FET形成区域T中的第一N型FET11及第二N型FET12由栅极绝缘膜103、第一栅极电极14T1及第二栅极电极14T2、第一侧壁105及第二侧壁106、N型延伸区域104、和N型源极漏极区域107构成。其中，该栅极绝缘膜103形成在半导体衬底101上；该第一栅极电极14T1形成在该栅极绝缘膜103上，由被全硅化物化(FUSI化)的金属硅化物构成；该第二栅极电极14T2形成在该栅极绝缘膜103上，由被全硅化物化(FUSI化)的金属硅化物构成，栅极长度大于该第一栅极电极14T1；该第一侧壁105及该第二侧壁106依次形成在各栅极电极14T1、14T2的两侧面上，该第一侧壁105由例如氧化硅(SiO2)构成，该第二侧壁106由例如氮化硅(Si3N4)构成；该N型延伸区域104分别形成在半导体衬底101的各栅极电极14T1、14T2的侧方区域，由注入N型杂质离子而成；该N型源极漏极区域107分别形成在半导体衬底101的第二侧壁106的侧方区域，由注入N型杂质离子而成。
电阻元件形成区域R中的第一电阻元件21及第二电阻元件22由第一电阻器14R1及第二电阻器14R2、和第一侧壁105及第二侧壁106构成。其中，该第一电阻器14R1及该第二电阻器14R2由被FUSI化的金属硅化物构成，该第二电阻器14R2的宽度大于该第一电阻器14R1的宽度；该第一侧壁105及该第二侧壁106依次形成在各电阻器14R1、14R2的两侧面上。
电容元件形成区域C中的第一电容元件31及第二电容元件32，为MIS型电容元件，分别由电容绝缘膜113、第一上部电极14C1及第二上部电极14C2、第一侧壁105及第二侧壁106、和下部电极117构成。其中，该电容绝缘膜113形成在半导体衬底101上；该第一上部电极14C1及该第二上部电极14C2形成在该电容绝缘膜113上，由被FUSI化的金属硅化物构成，该第二上部电极14C2的宽度大于该第一上部电极14C1；该第一侧壁105及该第二侧壁106依次形成在各上部电极14C1、14C2的两侧面上；该下部电极117形成在半导体衬底101的各上部电极14C1、14C2的侧方区域及电容绝缘膜113的下侧，由注入N型杂质离子而成。下部电极117由N型区域116、N型区域104C、和N型区域107C构成。其中，该N型区域116形成在半导体衬底101的电容绝缘膜113的下侧，由注入N型杂质离子而成；该N型区域104C分别形成在半导体衬底101的各上部电极14C1、14C2的侧方区域，由注入N型杂质离子而成；该N型区域107C分别形成在半导体衬底101的第二侧壁106的侧方区域，由注入N型杂质离子而成。
第一实施例的特征在于，使形成在被FUSI化的各栅极电极14T1、14T2的栅极长度方向的两侧面上的第一侧壁105的上端，低于各栅极电极14T1、14T2的上表面及第二侧壁106的上端。同样，在被FUSI化的各电阻器14R1、14R2及各上部电极14C1、14C2中，也使形成在各自的侧面上的第一侧壁105的上端，低于各电阻器14R1、14R2的上表面或各上部电极14C1、14C2的上表面、以及第二侧壁106的上端。
另外，在图1中，为了方便，示出了各为两个的FET11、12、电阻元件21、22及电容元件31、32，但在半导体衬底101上形成有更多的元件。
图2(a)示出了第一实施例所涉及的半导体装置中的被FUSI化的第一栅极电极14T1的平面结构，图2(b)示出了图2(a)的IIb-IIb线的剖面结构。在图2中，对与图1所示的构成部件同一的构成部件标注同一符号。图2(a)所示的第一栅极电极14T1的宽度较宽的部分为形成在元件隔离区域102上的接触形成部。如图2(a)所示，在第一栅极电极14T1的周围，从该第一栅极电极14T1一侧开始，依次叠层形成有第一侧壁105及第二侧壁106。并且，如图2(b)所示，在第一侧壁105的上侧，形成有被第一栅极电极14T1和第二侧壁106夹着而成的空隙部105a。这里，以N型FET的第一栅极14T1作为了例子，包括第二栅极电极14T2在内、各电阻元件21、22的第一及第二电阻器14R1、14R2以及各电容元件31、32的第一及第二上部电极14C1、14C2，都具有同一结构。
由于此结构，在第一实施例所涉及的半导体装置中，分别被FUSI化且具有同一结构的各栅极电极14T1、14T2、各电阻器14R1、14R2及各上部电极14C1、14C2通过自动调整(self-align)而具有相同的组成，不管这些各栅极电极14T1、14T2、各电阻器14R1、14R2及各上部电极14C1、14C2的大小(平面尺寸)如何。因此，例如，在N型FET11、12中，能够防止因第一栅极电极14T1及第二栅极电极14T2的大小而使组成不同，从而造成阈值电压变化的现象。并且，在各电阻元件21、22中，防止了电阻值的变化，在各电容元件中，防止了电容值的变化。其结果是能够实现半导体装置性能的提高及高集成化。
另外，在图1中，示出了将第一N型FET11和第二N型FET12形成在由用元件隔离区域102区划的半导体衬底101构成的同一区域内，且将第一电容元件31和第二电容元件32形成在由用元件隔离区域102区划的半导体衬底101构成的同一区域内的例子，也可以将这些元素单独形成在由元件隔离区域102区划的区域内。并且，也可以将任意两种元素组合在同一区域内形成。并且，示出了将第一电阻元件21和第二电阻元件22邻接形成在元件隔离区域102上的例子，也可以将它们分开形成在元件隔离区域102上。并且，N型FET11、12也可以是P型FET。并且，所形成的元件并不限定于电阻元件及电容元件，能够形成具有FUSI结构的导电体的其它元件，例如，能够形成保险丝元件等。
以下，参照附图对上述结构的半导体装置的制造方法加以说明。
图3(a)、图3(b)到图6示出了本发明的第一实施例所涉及的半导体装置的制造方法的工序顺序的剖面结构。
首先，如图3(a)所示，在由硅构成的半导体衬底101的上部形成由STI构成的元件隔离区域102，然后，对电容元件形成区域C选择性地注入例如N型杂质离子，在半导体衬底101的上部形成成为下部电极117的一部分的N型区域116。该N型区域116在电容元件113的正下方成为下部电极117。然后，利用化学气相沉积(CVD)法，在半导体衬底101的主面上的FET形成区域T及电容元件形成区域C，分别沉积物理膜厚为3nm的由氧化铪(HfO2)构成的栅极绝缘膜103及电容绝缘膜113。这里，也可以在电阻元件形成区域R的元件隔离区域102上形成由氧化铪构成的绝缘膜。接着，利用CVD法，在半导体衬底101上依次沉积膜厚为75nm的导电性多晶硅膜114、和膜厚为25nm的由氧化硅(SiO2)构成的保护绝缘膜115，此时，是以在FET形成区域T中栅极绝缘膜103夹在半导体衬底101上和多晶硅膜114之间的形式，在电容元件形成区域C中电容绝缘膜113夹在半导体衬底101上和保护绝缘膜115之间的形式来沉积的。另外，也能够将导电性非结晶硅用于多晶硅膜114。然后，利用光刻法，在保护绝缘膜115上形成以FET形成区域T的栅极电极形成区域、电阻元件形成区域R的电阻器形成区域及电容元件形成区域C的上部电极形成区域为掩模的抗蚀图案(无图示)。接着，以所形成的抗蚀图案为掩模，通过蚀刻将保护绝缘膜115及多晶硅膜114图案化，在FET形成区域T中形成栅极长度不同的第一及第二栅极电极图案，在电阻元件形成区域R中形成宽度不同的第一及第二电阻器图案，在电容元件形成区域C中形成宽度不同的第一及第二上部电极。这里，当将干蚀刻法用作蚀刻方法时，作为蚀刻气体，例如，能够将以碳氟化合物为主要成分的气体用于氧化硅，将以氯为主要成分的气体用于多晶硅。接着，通过利用CVD法，在半导体衬底101上沉积覆盖被图案化的各多晶硅膜114及保护绝缘膜115的、膜厚为5nm的氧化硅膜，将所沉积的氧化硅膜蚀刻，来在各栅极电极图案、各电阻器图案及各上部电极图案各自的两侧面上形成由氧化硅构成的第一侧壁105。
其次，如图3(b)所示，通过以各保护绝缘膜115为掩模，对半导体衬底101注入N型杂质离子，来在FET形成区域T中形成N型延伸区域104，在电容元件形成区域C中形成成为下部电极117的一部分的N型区域104C。然后，利用CVD法，在半导体衬底101上沉积分别形成了第一侧壁105的各多晶硅膜114及保护绝缘膜115的例如氮化硅膜，对所沉积的氮化硅膜进行蚀刻，在各多晶硅膜114及保护绝缘膜115的两侧面上分别形成隔有第一侧壁105的第二侧壁106。接着，通过以各保护绝缘膜115、第一侧壁105及第二侧壁106为掩模，对半导体衬底101注入N型杂质离子，来在FET形成区域T中形成N型源极漏极区域107，在电容元件形成区域C中形成成为下部电极117的一部分的N型区域107C。因此，在FET形成区域T中形成由N型延伸区域104和N型源极漏极区域107构成的源极漏极区域，在电容元件形成区域C中形成由N型区域104C、N型区域107C和N型区域116构成的下部电极117。接着，也可以用镍(Ni)等将N型源极漏极区域107及下部电极117中的N型区域107C的表面硅化物化。另外，这里，仅将第一侧壁105形成在了例如栅极绝缘膜103、多晶硅膜114及保护绝缘膜115的侧面上，但也可以将第一侧壁105的下部形成为使其在第二侧壁106的底部和半导体衬底101之间弯曲的剖面L字状。并且，由氮化硅构成了第二侧壁106，但第二侧壁106也可以是由氧化硅和氮化硅构成的两层结构，而且也可以是由氧化硅、氮化硅和氧化硅构成的3层结构。
其次，如图4(a)所示，利用CVD法，在半导体衬底101上沉积覆盖各保护绝缘膜115及各侧壁105、106的例如由氧化硅构成的层间绝缘膜108，通过例如化学机械研磨(CMP)法将所沉积的层间绝缘膜108平坦化，使各保护绝缘膜115的上表面露出。
其次，如图4(b)所示，利用例如湿蚀刻，除去各保护绝缘膜115，分别露出位于各保护绝缘膜115下侧的多晶硅膜114。此时，由于第一侧壁105和保护绝缘膜115都由氧化硅构成，因此各第一侧壁105的上端低于与其邻接的多晶硅膜114的上表面。此时，最好从多晶硅膜114的上表面到第一侧壁105上端为止的距离(空隙部105a的深度)，与第一侧壁105的宽度大小相同、或者大于或等于第一侧壁105的宽度大小。另外，在第一实施例中，由于由氧化硅来形成层间绝缘膜108，因此在对保护绝缘膜115及第一侧壁105进行蚀刻的同时，层间绝缘膜108也将被蚀刻。不过，由于即使层间绝缘膜108被同时蚀刻，也能够进行不让半导体衬底101露出的蚀刻控制，因此没有什么特别的问题。并且，也可以对保护绝缘膜115和层间绝缘膜108使用蚀刻率彼此不同的材料或沉积条件。例如，由于能够通过对构成保护绝缘膜115的氧化硅添加磷(P)或硼(B)，来使保护绝缘膜115的蚀刻率高于层间绝缘膜108的蚀刻率，因此能够让层间绝缘膜108具有蚀刻选择性。另外，为了使构成多晶硅膜114和第二侧壁106的氮化硅与氧化硅之间具有蚀刻选择性，只要在进行湿蚀刻时，使用以氟酸为主要成分的蚀刻剂即可。并且，作为进行干蚀刻的一个例子，利用蚀刻条件如下的反应性离子蚀刻即可，该蚀刻条件为：用6.7Pa的压力提供流量为15ml/min(标准状态)的C5F8、流量为18ml/min(标准状态)的O2以及流量为950ml/min(标准状态)的Ar，使RF输出(T/B)为1800W/1500W，衬底温度为0℃。这样一来，在各第二侧壁106和各多晶硅膜114之间形成具有较高的纵横尺寸比的空隙部105a。另外，在第一实施例中，当预先在多晶硅膜114上沉积保护绝缘膜115，再利用蚀刻将该保护绝缘膜115除去时，对第一侧壁105的上部也同时进行了蚀刻，但也可以在保护绝缘膜115和第一侧壁105中使用不同的材料，分别单独对保护绝缘膜115和第一侧壁105进行蚀刻。并且，也可以不沉积保护绝缘膜115，在各多晶硅膜114上直接沉积层间绝缘膜108，利用CMP法等使各多晶硅膜114的上表面露出，然后，再利用蚀刻将第一侧壁105的上部除去。
其次，如图5(a)所示，利用溅射法，在包含露出的各侧壁105、106以及多晶硅膜114的层间绝缘膜108上沉积例如膜厚为45nm的由镍(Ni)构成的金属膜109。由于金属膜109的沉积一般具有较低的阶梯覆盖性(step coverage)，即具有较高的方向性(high directivity)，因此无论多晶硅膜114的大小如何，几乎没有金属膜109沉积在分别形成于第二侧壁106和多晶硅膜114之间的第一侧壁105上侧的空隙部105a中的现象。所以，各空隙部105a仍然残存下来。不过，也有跨越该空隙部105a的上侧沉积金属膜109的时候，此时，由于金属膜109的膜厚很小，因此没有什么问题。
其次，如图5(b)所示，通过利用例如高速热处理(RTA)法，在温度为400℃的氮环境中对半导体衬底101进行热处理，使各多晶硅膜114和金属膜109之间产生硅化物化反应，来对各多晶硅膜114的全部进行硅化物化。藉此方法，在半导体衬底101上的FET形成区域T中，形成具有FUSI结构且栅极长度彼此不同的第一栅极电极14T1及第二栅极电极14T2，在电阻元件形成区域R中形成具有FUSI结构且宽度彼此不同的第一电阻器14R1及第二电阻器14R2，在电容元件形成区域C中形成具有FUSI结构且宽度彼此不同的第一上部电极14C1及第二上部电极14C2。
第一实施例的特征在于，在硅化物化工序中，因通过除去第一侧壁105的上部而形成在第二侧壁106和多晶硅膜114之间的空隙部105a，使金属膜109分别在各多晶硅膜114上独立、或者金属膜109的膜厚薄于其它部分。因而，没有硅化物用的金属从第二侧壁106的上侧及其近旁过剩提供到各多晶硅膜114的现象。所以，各多晶硅膜114和金属膜109的可产生反应的体积比(volume ratio)变得不依存于各栅极电极14T1、14T2等的栅极长度，即不依存于各栅极电极14T1、14T2等的平面尺寸。即，各多晶硅膜114和金属膜109的可产生反应的体积比由在图4(b)所示的工序中露出的多晶硅膜114、和在图5(a)所示的工序中沉积的金属膜109这两者的膜厚而定，几乎不变。换句话说，对于各多晶硅膜114的硅化物化反应从反应极限(reaction-limited)转移到供给极限(supply-limited)。这样一来，即使是彼此的平面尺寸不同的栅极电极14T1、14T2、电阻器14R1、14R2以及上部电极14C1、14C2，也能够对它们实现组成相同的FUSI结构。另外，此时，由于在多晶硅膜114和其上的金属膜109之间产生硅化物化，因此几乎不会产生朝向横方向(半导体衬底101的面内方向)的生长。因而，被全硅化物化的各栅极电极14T1、14T2等的上部在第二侧壁106之间分开，保持了空隙部105a。另外，沉积在N型源极漏极区域107以及下部电极117上侧的金属膜109，由于隔有层间绝缘膜108，因此没有产生硅化物化反应。
其次，如图6所示，利用例如硫酸和过氧化氢的混合溶液将残存在层间绝缘膜108等上方的未反应金属膜109蚀刻除去。然后，在包含被FUSI化的各栅极电极14T1、14T2等的层间绝缘膜108上沉积上层层间绝缘膜，来形成接触孔及布线。
如上所述，根据第一实施例所涉及的半导体装置的制造方法，在被硅化物化的多晶硅膜114的侧面上依次形成了第一侧壁105及第二侧壁106，然后，将第一侧壁105的上部除去，在第二侧壁106和多晶硅膜114之间设置空隙部105a。这样一来，能够在多晶硅膜114上沉积金属膜109时，使金属膜109在各多晶硅膜114上独立。并且，即使不独立时，如上所述，金属膜109的空隙部105a的上侧部分的膜厚也薄于其它部分的薄厚。因此，能够防止金属从形成在层间绝缘膜108及第二侧壁106上的金属膜109过剩提供到各多晶硅膜114的现象。结果是不管栅极电极14T1、14T2、电阻器14R1、14R2及上部电极14C1、14C2的尺寸如何，都能够将它们形成为具有同一组成的相同结构。
而且，以往，因栅极电极和侧壁的膨胀率或收缩率的不同而使应力通过侧壁施加到了半导体衬底上。但在本实施例中，不管栅极电极14T1、14T2的平面尺寸如何，因形成在各栅极电极14T1、14T2侧面的空隙部105a，而大大缓和了由各栅极电极14T1、14T2产生的通过第二侧壁106施加到半导体衬底101上的应力。并且，即使是有了接触，应力也因空隙部105a而被缓和。因此，能够防止由FUSI化产生的应力使晶体管特性变化的现象。
并且，在第一实施例所涉及的制造方法中，能够在一个半导体衬底101上同时形成具有相同组成且相同的FUSI结构的第一N型FET11及第二N型FET12、第一电阻元件21及第二电阻元件22、和第一电容元件31及第二电容元件32。
另外，在FET形成区域T中形成了N型FET11、21，也可以设置P型FET。
并且，能够将HfSiO、HfSiON、SiO2或SiON等用于栅极绝缘膜103及电容绝缘膜113来代替氧化铪(HfO2)。并且，这里，在同一工序中形成了栅极绝缘膜103及电容绝缘膜113，也可以在不同的工序中形成。
另外，在第一实施例中，在图4(a)所示的工序中，在保护绝缘膜115从平坦化的层间绝缘膜108露出后，对该保护绝缘膜115及第一侧壁105进行了蚀刻，但并不限定于此，也可以在不设置层间绝缘膜108的状态下，对保护绝缘膜115及第一侧壁105进行蚀刻。
(第二实施例)
以下，参照附图对本发明的第二实施例加以说明。
图7(a)～图7(c)示出了本发明的第二实施例所涉及的半导体装置的剖面结构。由于在图7(a)～图7(c)中，对与图1所示的构成部件同一的构成部件标注同一符号，因此在此省略说明。另外，在图7(a)～图7(c)中，为了便于图示，将其分为了3组，本实施例所涉及的半导体装置形成在一个半导体衬底101上。
如图7(a)～图7(c)所示，第二实施例所涉及的半导体装置具有N型FET形成区域T1、P型FET形成区域T2、第一电阻元件形成区域R1、第二电阻元件形成区域R2、第一电容元件形成区域C1及第二电容元件形成区域C2，作为由选择性地形成在半导体衬底101上部的元件隔离区域102区划的多个元件形成区域。这里，各电阻元件形成区域R1、R2设置在元件隔离区域102上。
如图7(a)所示，在N型FET形成区域T1形成有栅极长度彼此不同的第一N型FET111及第二N型FET121，在P型FET形成区域T2形成有栅极长度彼此不同的第一P型FET112及第二P型FET122。
如图7(b)所示，在第一电阻元件形成区域R1形成有宽度彼此不同的第一电阻元件211及第二电阻元件221，在第二电阻元件形成区域R2形成有宽度彼此不同的第三电阻元件212及第四电阻元件222。
如图7(c)所示，在第一电容元件形成区域C1形成有宽度彼此不同的第一电容元件311及第二电容元件321，在第二电容元件形成区域C2形成有宽度彼此不同的第三电容元件312及第四电容元件322。
N型FET形成区域T1中的第一N型FET111及第二N型FET121由栅极绝缘膜103、第一栅极电极14T1及第二栅极电极14T2、第一侧壁105及第二侧壁106、N型延伸区域104N、和N型源极漏极区域107N构成。其中，该栅极绝缘膜103形成在半导体衬底101上；该第一栅极电极14T1形成在该栅极绝缘膜103上，由被FUSI化的NiSi构成；该第二栅极电极14T2形成在该栅极绝缘膜103上，由被FUSI化的NiSi构成，栅极长度大于该第一栅极电极14T1；该第一侧壁105及该第二侧壁106依次形成在各栅极电极14T1、14T2的两侧面上；该N型延伸区域104N分别形成在半导体衬底101的各栅极电极14T1、14T2的侧方区域；该N型源极漏极区域107N分别形成在半导体衬底101的第二侧壁106的侧方区域。
P型FET形成区域T2中的第一P型FET112及第二P型FET122由栅极绝缘膜103、第三栅极电极14T3及第四栅极电极14T4、第一侧壁105及第二侧壁106、P型延伸区域104P、和P型源极漏极区域107P构成。其中，该栅极绝缘膜103形成在半导体衬底101上；该第三栅极电极14T3形成在该栅极绝缘膜103上，由被FUSI化的Ni3Si构成；该第四栅极电极14T4形成在该栅极绝缘膜103上，由被FUSI化的Ni3Si构成，栅极长度大于该第三栅极电极14T3；该第一侧壁105及该第二侧壁106依次形成在各栅极电极14T3、14T4的两侧面上；该P型延伸区域104P分别形成在半导体衬底101的各栅极电极14T3、14T4的侧方区域；该P型源极漏极区域107P分别形成在半导体衬底101的第二侧壁106的侧方区域。
第一电阻元件形成区域R1中的第一电阻元件211及第二电阻元件221由第一电阻器14R1及第二电阻器14R2、和第一侧壁105及第二侧壁106构成。其中，该第一电阻器14R1及该第二电阻器14R2分别由被FUSI化的NiSi构成，该第二电阻器14R2的宽度大于该第一电阻器14R1的宽度；该第一侧壁105及该第二侧壁106依次形成在各电阻器14R1、14R2的两侧面上。
第二电阻元件形成区域R2中的第三电阻元件212及第四电阻元件222由第三电阻器14R3或第四电阻器14R4、和第一侧壁105及第二侧壁106构成。其中，该第三电阻器14R3及该第四电阻器14R4分别由被FUSI化的Ni3Si构成，该第四电阻器14R4的宽度大于该第三电阻器14R3的宽度；该第一侧壁105及该第二侧壁106依次形成在各电阻器14R3、14R4的两侧面上。
第一电容元件形成区域C1中的第一电容元件311及第二电容元件321，为MIS型电容元件，由电容绝缘膜113、第一上部电极14C1或第二上部电极14C2、第一侧壁105及第二侧壁106、和N型下部电极117N构成。其中，该电容绝缘膜113形成在半导体衬底101上；该第一上部电极14C1及该第二上部电极14C2形成在该电容绝缘膜113上，分别由被FUSI化的NiSi构成，该第二上部电极14C2的宽度大于该第一上部电极14C1的宽度；该第一侧壁105及该第二侧壁106依次形成在各上部电极14C1、14C2的两侧面上；该N型下部电极117N形成在半导体衬底101的各上部电极14C1、14C2的侧方区域及电容绝缘膜113的下侧，由注入N型杂质离子而成。N型下部电极117N由N型区域116N、N型区域104NC、和N型区域107NC构成。其中，该N型区域116N形成在半导体衬底101的电容绝缘膜113的下侧，由注入N型杂质离子而成；该N型区域104NC分别形成在半导体衬底101的各上部电极14C1、14C2的侧方区域，由注入N型杂质离子而成；该N型区域107NC分别形成在半导体衬底101的第二侧壁106的侧方区域，由注入N型杂质离子而成。
第二电容元件形成区域C2中的第三电容元件312及第四电容元件322，为MIS型电容元件，由电容绝缘膜113、第三上部电极14C3或第四上部电极14C4、第一侧壁105及第二侧壁106、和P型下部电极117P构成。其中，该电容绝缘膜113形成在半导体衬底101上；该第三上部电极14C3及该第四上部电极14C4形成在该电容绝缘膜113上，分别由被FUSI化的Ni3Si构成，该第四上部电极14C4的宽度大于该第三上部电极14C3的宽度；该第一侧壁105及该第二侧壁106依次形成在各上部电极14C3、14C4的两侧面上；该P型下部电极117P形成在半导体衬底101的各上部电极14C3、14C4的侧方区域及电容绝缘膜113的下侧，由注入P型杂质离子而成。P型下部电极117P由P型区域116P、P型区域104PC、和N型区域107PC构成。其中，该P型区域116P形成在半导体衬底101的电容绝缘膜113的下侧，由注入P型杂质离子而成；该P型区域104PC分别形成在半导体衬底101的各上部电极14C3、14C4的侧方区域，由注入P型杂质离子而成；该N型区域107PC分别形成在半导体衬底101的第二侧壁106的侧方区域，由注入P型杂质离子而成。
在这样的方式下，在第二实施例所涉及的半导体装置中，让镍硅化物的组成(Ni组成)在N型FET形成区域T1和P型FET形成区域T2中的第一及第二各栅极电极14T1、14T2之间、和在第三及第四各栅极电极14T3、14T4之间不同。同样，让镍硅化物的组成(Ni组成)在第一及第二各电阻器14R1、14R2之间、第三及第四各电阻器14R3、14R4之间、和第一及第二各上部电极14C1、14C2之间、第三及第四各上部电极14C3、14C4之间不同。而且，让沉积在被FUSI化的各栅极电极14T1～14T4、各电阻器14R1～14R4及各上部电极14C1～14C4的两侧面上的第一侧壁105及第二侧壁106中的、各第一侧壁105的上端分别低于各栅极电极14T1～14T4的上表面、各电阻器14R1～14R4的上表面、各上部电极14C1～14C4的上表面及各第二侧壁106的上端。
根据此结构，在第二实施例所涉及的半导体装置中，N型FET形成区域T1、第一电阻元件形成区域R1及第一电容元件形成区域C1，不管FUSI结构的大小(平面尺寸)如何而成为同一组成，P型FET形成区域T2、第二电阻元件形成区域R2及第二电容元件形成区域C2，也不管FUSI结构的大小(平面尺寸)如何而成为同一组成。这样一来，由于能够防止在FET中因各栅极电极的大小造成的组成不同，而使阈值电压变化的现象，因此能够实现半导体装置的性能提高及高集成化。
并且，在各电阻元件211～222及各电容元件311～322中，也能够防止电阻值和电容值的变化。
另外，在图7(a)～图7(c)中，示出了将各N型FET111、121、各P型FET112、122及电容元件311、321、312、322分别形成在由用元件隔离区域102区划的半导体衬底101构成的同一区域内的例子，也可以将这些元素单独形成在由元件隔离区域102区划的区域内，并且，也可以将任意两种元素组合在同一区域内形成。并且，示出了将电阻元件211、221、212、222邻接形成在元件隔离区域102上的例子，也可以将它们形成在分开的元件隔离区域102上。并且，对于各元件的大小，例如，在FET中将其栅极长度设为了两种，也可以设为3种或3种以上。
并且，这里，示出了以NiSi及Ni3Si这两种材料作为各栅极电极14T1、14T3及各电阻器14R1、14R3等的材料的情况，也可以为3种或3种以上。
并且，由于在各FET中，不管栅极电极的大小(栅极长度)如何，通过设置在第一侧壁105上侧的空隙105a而大大缓和了因FUSI化后所施加的热处理时的硅化物材料和第二侧壁106之间的膨胀率的不同而产生的施加在半导体衬底101的应力，因此能够防止因应力的不同而造成的FET特性的变化。
并且，虽然在第二实施例中，也示出了以FET、电阻元件及电容元件作为元件的例子，但也能够适用于使用FUSI结构的导电体的其它元件，例如，保险丝元件等。
以下，参照附图对上述结构的半导体装置的制造方法加以说明。
图8(a)～图8(c)到图13(a)～图13(c)示出了本发明的第二实施例所涉及的半导体装置的制造方法的工序顺序的剖面结构。
首先，如图8(a)～图8(c)所示，与第一实施例一样，在由硅构成的半导体衬底101的上部选择性地形成元件隔离区域102。然后，对半导体衬底101的第一电容元件形成区域C1选择性地注入N型杂质，形成成为N型下部电极117N的一部分的N型区域116N，对半导体衬底101的第二电容元件形成区域C2选择性地注入P型杂质，形成成为P型下部电极117P的一部分的P型区域116P。接着，利用CVD法，在半导体衬底101的主面上沉积由例如HfO2构成的栅极绝缘膜103及电容绝缘膜113。此时，也可以在电阻元件形成区域R的元件隔离区域102上形成由氧化铪构成的绝缘膜。接着，利用CVD法，在半导体衬底101上依次沉积膜厚为75nm的多晶硅膜114、和膜厚为25nm的由氧化硅构成的保护绝缘膜115，此时是以在N型FET形成区域T1及P型FET形成区域T2中栅极绝缘膜103夹在半导体衬底101上和多晶硅膜114之间的形式，且在第一电容元件形成区域C1及第二电容元件形成区域C2中电容绝缘膜113夹在半导体衬底101上和保护绝缘膜115之间的形式来沉积的。然后，利用光刻法及蚀刻法，将保护绝缘膜115及多晶硅膜114图案化，在N型及P型各FET形成区域T1、T2中形成彼此栅极长度不同的第一及第二栅极电极图案、和彼此栅极长度不同的第三及第四栅极电极图案。在第一及第二各电阻元件形成区域R1、R2中，形成彼此宽度不同的第一及第二电阻器图案、和彼此宽度不同的第三及第四电阻器图案。在第一及第二各电容元件形成区域C1、C2中，形成彼此宽度不同的第一及第二上部电极图案、和彼此宽度不同的第三及第四上部电极图案。接着，利用CVD法，在分别被图案化的多晶硅膜114及保护绝缘膜115的两侧面上形成厚度为5nm的由氧化硅构成的第一侧壁105。其次，以第一侧壁105及保护绝缘膜115为掩模，在N型FET形成区域T1中形成N型延伸区域104N、和在第一电容元件形成区域C1中形成成为N型下部电极117N的一部分的N型区域104NC。然后，在P型FET形成区域T2中形成P型延伸区域104P、和在第二电容元件形成区域C2中形成成为P型下部电极117P的一部分的P型区域104PC。另外，不论N型杂质离子的注入工序和P型杂质离子的注入工序的注入顺序如何。接着，隔着第一侧壁105在各多晶硅膜114及保护绝缘膜115的两侧面上分别形成由氮化硅构成的第二侧壁106。然后，以保护绝缘膜115、第一侧壁105及第二侧壁106为掩模，形成N型源极漏极区域107N和成为N型下部电极117N的一部分的N型区域107NC，接着，形成P型源极漏极区域107P和成为P型下部电极117P的一部分的P型区域107PC。然后，也可以利用镍(Ni)等将N型源极漏极区域107N、P型源极漏极区域107P、N型下部电极117N中的N型区域107NC及P型下部电极117P中的P型区域107PC的露出面硅化物化。然后，利用CVD法，在半导体衬底101上沉积覆盖各保护绝缘膜115及侧壁105的由氧化硅构成的层间绝缘膜108，利用CMP法将其上表面平坦化，露出各保护绝缘膜115的上表面。
其次，如图9(a)～图9(c)所示，利用例如湿蚀刻，除去各保护绝缘膜115，分别露出位于各保护绝缘膜115下侧的多晶硅膜114。此时，由于第一侧壁105和保护绝缘膜115都由氧化硅构成，因此将各第一侧壁105的上端蚀刻，使其低于和它邻接的多晶硅膜114的上表面。另外，在该蚀刻中，也可以使用干蚀刻来代替湿蚀刻。这样一来，在各第二侧壁106和各多晶硅膜114之间形成具有较高的纵横尺寸比的空隙部105a。此时，最好从多晶硅膜114的上表面到第一侧壁105上端为止的距离(空隙部105a的深度)，与第一侧壁105的宽度大小相等或者大于或等于第一侧壁105的宽度大小。另外，在第二实施例中，事先在多晶硅膜114上沉积保护绝缘膜115，在利用蚀刻除去该保护绝缘膜115时，对第一侧壁105的上部进行了蚀刻，也可以在保护绝缘膜115和第一侧壁105中使用不同的材料，对保护绝缘膜115和第一侧壁105单独进行蚀刻。并且，也可以不沉积保护绝缘膜115，在各多晶硅膜114上直接沉积层间绝缘膜108，利用CMP法等将各多晶硅膜114的上表面露出后，再利用蚀刻除去第一侧壁105的上部。
其次，如图10(a)～图10(c)所示，利用光刻法，形成以N型FET形成区域T1、第一电阻元件形成区域R1及第一电容元件形成区域C1为掩模的抗蚀膜119，以所形成的抗蚀膜119为掩模，对P型FET形成区域T2、第二电阻元件形成区域R2及第二电容元件形成区域C2中的各多晶硅膜114，进行使用了以氯或溴化氢为主要成分的蚀刻气体的干蚀刻，获得膜厚分别为40nm的多晶硅膜114a。此时，在P型FET形成区域T2、第二电阻元件形成区域R2及第二电容元件形成区域C2中，各第一侧壁105的上端必须要低于各多晶硅膜114a的上表面。这里，最好从多晶硅膜114a的上表面到第一侧壁105上端为止的距离(空隙部105a的深度)，与第一侧壁105的宽度大小相同、或者大于或等于第一侧壁105的宽度大小。所以，也可以在图9所示的工序中，事先使P型FET形成区域T2等中的第一侧壁105的上端较低，并且，也可以在图10所示的工序中，进行再次调整第一侧壁105的高度的蚀刻。
其次，如图11(a)～图11(c)所示，利用溅射法，在包含露出的各侧壁105、106及多晶硅膜114、114a的层间绝缘膜108上沉积例如膜厚为45nm的由镍(Ni)构成的金属膜109。如上所述，由于金属膜109的沉积一般具有较低的阶梯覆盖性，因此无论多晶硅膜114、114a的大小如何，几乎没有金属膜109沉积在形成于第二侧壁106和多晶硅膜114、114a之间的第一侧壁105上侧的空隙部105a中的现象。所以，各空隙部105a仍然残存下来。不过，也有跨越该空隙部105a的上侧沉积金属膜109的时候，此时，由于金属膜109的膜厚很小，因此没有什么问题。
其次，如图12(a)～图12(c)所示，通过利用例如高速热处理(RTA)法，在温度为400℃的氮环境中对半导体衬底101进行热处理，使各多晶硅膜114、114a和金属膜109之间产生硅化物化反应，来对各多晶硅膜114、114a的全部进行硅化物化。藉此方法，在半导体衬底101上的N型FET形成区域T1中形成组成都为NiSi的FUSI结构的、栅极长度彼此不同的第一栅极电极14T1及第二栅极电极14T2，在第一电阻元件形成区域R1中形成组成都为NiSi的FUSI结构的、宽度彼此不同的第一电阻器14R1及第二电阻器14R2，在第一电容元件形成区域C1中形成组成都为NiSi的FUSI结构的、宽度彼此不同的第一上部电极14C1及第二上部电极14C2。而在半导体衬底101上的P型FET形成区域T2中形成组成都为Ni3Si的FUSI结构的、栅极长度彼此不同的第三栅极电极14T3及第四栅极电极14T4，在第二电阻元件形成区域R2中形成组成都为Ni3Si的FUSI结构的、宽度彼此不同的第三电阻器14R3及第四电阻器14R4，在第二电容元件形成区域C2中，形成组成都为Ni3Si的FUSI结构的、宽度彼此不同的第三上部电极14C3及第四上部电极14C4。
第二实施例的特征在于，在硅化物化工序中，因通过除去第二侧壁106和多晶硅膜114、114a之间的第一侧壁105的上部而形成的空隙部105a，使金属膜109分别在各多晶硅膜114、114a上独立、或者使金属膜109的膜厚薄于其它部分。因此，没有硅化物用的金属从第二侧壁106的上侧及其近旁过剩提供给各多晶硅膜114、114a的现象。结果是使各多晶硅膜114、114a和金属膜109的可产生反应的体积比，不依存于各栅极电极14T1、14T2等的栅极长度，即不依存于各栅极电极14T1、14T2等的平面尺寸。即，各多晶硅膜114、114a和金属膜109的可产生反应的体积比，由在图9及图10所示的工序中露出的多晶硅膜114、114a和在图11所示的工序中沉积的金属膜109两者的膜厚而定，几乎不变。这样一来，即使是彼此平面尺寸不同的栅极电极14T1、14T2及14T3、14T4、电阻器14R1、14R2及14R3、14R4、和上部电极14C1、14C2及14C3、14C4，都能够实现组成相同的FUSI结构。另外，此时，由于在多晶硅膜114、114a和其上的金属膜109之间产生硅化物化，因此几乎不会产生朝向横方向(半导体衬底101的面内方向)的生长。所以，被全硅化物化的各栅极电极14T1～14T4等的上部在第二侧壁106之间分开，维持了空隙部105a。另外，由于沉积在N型及P型各源极漏极区域107N、107P，和N型及P型各下部电极117N、117P上侧的金属膜109，隔有层间绝缘膜108，因此没有产生硅化物化反应。
而且，在第二实施例中，例如，在图10(a)所示的工序中，使P型FET形成区域T2中的栅极电极形成用的多晶硅膜114a的膜厚减少到薄于N型FET形成区域T1中的栅极电极形成用的多晶硅膜114的膜厚。因此，P型FET形成区域T2中的金属膜109对于多晶硅膜114a的体积比，高于N型FET形成区域T1。这在电阻元件形成区域R1、R2及电容元件形成区域C1、C2中也是一样。其结果是当将镍用于金属膜109时，在N型FET形成区域T1、第一电阻元件形成区域R1及第一电容元件形成区域C1中形成NiSi的FUSI结构，而在P型FET形成区域T2、第二电阻元件形成区域R2及第二电容元件形成区域C2中形成Ni3Si的FUSI结构，能够同时形成组成彼此不同的FUSI结构。
其次，如图13(a)～13(c)所示，通过例如硫酸和过氧化氢的混合溶液将残存在层间绝缘膜108等上方的未反应金属膜109蚀刻，将其除去。然后，在包含被FUSI化的各栅极电极14T1～14T4等的层间绝缘膜108上沉积上层层间绝缘膜，形成接触孔及布线。
如上所述，根据第二实施例所涉及的半导体装置的制造方法，在被硅化物化的多晶硅膜114、114a的各侧面上依次形成了第一侧壁105及第二侧壁106后，将第一侧壁105的上部除去，在第二侧壁106和多晶硅膜114、114a之间设置空隙部105a。这样一来，能够在多晶硅膜114、114a上沉积金属膜109时，使金属膜109在各多晶硅膜114、114a上独立。并且，即使不独立，金属膜109的空隙部105a的上侧部分的膜厚也薄于其它部分的薄厚。
因此，不管由NiSi来进行FUSI化的第一及第二各栅极电极14T1、14T2、第一及第二各电阻元件14R1、14R2和第一及第二各上部电极14C1、14C2的尺寸如何，都能够使它们具有同一组成。同样，不管由Ni3Si来进行FUSI化的第三及第四各栅极电极14T3、14T4、第三及第四各电阻元件14R3、14R4和第三及第四各上部电极14C3、14C4的尺寸如何，都能够使它们具有同一组成。而且，能够同时形成N型FET111、121、P型FET112、122、电阻元件211、221、212、222及电容元件311、321、312、322。
另外，在第二实施例中，例如，使第一电阻元件211和第三电阻元件212具有彼此不同的硅化物组成，但也可以使它们具有NiSi或Ni3Si的相同组成。并且，在电容元件中，也使第一电容元件311和第三电容元件312具有彼此不同的硅化物组成，但也可以使它们具有相同组成。
并且，在第二实施例中，在图8所示的工序中，使保护绝缘膜115从平坦化的层间绝缘膜108中露出，然后，对该保护绝缘膜115及第一侧壁105进行了蚀刻，但并不限定于此，也可以在不设置层间绝缘膜108的状态下，对保护绝缘膜115及第一侧壁105进行蚀刻。
(第三实施例)
以下，参照附图对本发明的第三实施例加以说明。
图14(a)～图14(c)示出了本发明的第三实施例所涉及的半导体装置的剖面结构。由于在图14(a)～图14(c)中，对与图7(a)～图7(c)所示的构成部件同一的构成部件标注同一符号，因此在此省略说明。另外，在图14(a)～图14(c)中，为了便于图示，将其分为了3组，本实施例所涉及的半导体装置形成在一个半导体衬底101上。
第三实施例的与第二实施例的不同之处在于：形成在P型FET形成区域T2中的第三栅极电极15T3及第四栅极电极15T4、形成在第二电阻元件形成区域R2的第三电阻器15R3及第四电阻器15R4、和形成在第二电容元件形成区域C2的第三上部电极15C3及第四上部电极15C4，分别由白金硅化物(PtSi)FUSI化。
而且，在第二实施例中，进行了将形成在P型FET形成区域T2、第二电阻元件形成区域R2及第二电容元件形成区域C2的被图案化的各多晶硅膜114的膜厚减少的蚀刻，但在第三实施例中，使它们与N型FET形成区域T1等相等。
另外，在图14(a)～图14(c)中，示出了将各N型FET111、121、各P型FET112、122、各电阻元件211、221、212、222及电容元件311、321、312、322形成在一个半导体衬底101上的例子，也可以单独形成各个元件，并且，也可以将FET、电阻元件及电容元件中的任意两种元件组合在一起。
并且，对于各元件的大小，例如，在FET中将其栅极长度设为了两种，但也可以设为3种或3种以上。
并且，在第三实施例中，示出了以FET、电阻元件及电容元件作为元件的例子，但也可以适用于使用FUSI结构的导电体的其它元件，例如保险丝元件等。
以下，参照附图对上述结构的半导体装置的制造方法加以说明。
图15(a)～图15(c)到图22(a)～图22(c)示出了本发明的第三实施例所涉及的半导体装置的制造方法的工序顺序的剖面结构。
首先，图15(a)～图15(c)与第二实施例所涉及的制造方法中的图9(a)～图9(c)一样，示出了利用蚀刻将形成在半导体衬底101上的层间绝缘膜108、和各第一侧壁105除去，使各第一侧壁105上端的高度低于各第二侧壁106的上端及各多晶硅膜114的上表面的状态。
其次，如图16(a)～图16(c)所示，利用溅射法，在包含露出的各侧壁105、106及多晶硅膜114的层间绝缘膜108上沉积例如膜厚为45nm的由镍(Ni)构成的第一金属膜109。如上所述，由于第一金属膜109的沉积一般具有较低的阶梯覆盖性，因此无论多晶硅膜114的大小如何，几乎没有第一金属膜109沉积在形成于第二侧壁106和多晶硅膜114之间的第一侧壁105上侧的空隙部105a中。所以，各空隙部105a仍然残存下来。不过，也有跨越该空隙部105a的上侧沉积第一金属膜109的时候，此时，由于第一金属膜109的膜厚很小，因此没有什么问题。
其次，如图17(a)～图17(c)所示，利用光刻法，形成以N型FET形成区域T1、第一电阻元件形成区域R1及第一电容元件形成区域C1为掩模的第一抗蚀膜129，以所形成的第一抗蚀膜129为掩模，利用例如硫酸和过氧化氢的混合溶液将覆盖P型FET形成区域T2、第二电阻元件形成区域R2及第二电容元件形成区域C2的第一金属膜109除去。
其次，如图18(a)～图1S(c)所示，通过在将第一抗蚀膜129除去后，利用例如高速热处理(RTA)法，在温度为400℃的氮环境中对半导体衬底101进行热处理，使N型FET形成区域T1、第一电阻元件形成区域R1及第一电容元件形成区域C1中的各多晶硅膜114和第一金属膜109之间产生硅化物化反应，来对各多晶硅膜114的全部进行硅化物化。藉此方法，在N型FET形成区域T1中形成组成都为NiSi的FUSI结构的、栅极长度彼此不同的第一栅极电极14T1及第二栅极电极14T2，在第一电阻元件形成区域R1中形成组成都为NiSi的FUSI结构的、宽度彼此不同的第一电阻器14R1及第二电阻器14R2，在第一电容元件形成区域C1中，形成组成都为NiSi的FUSI结构的、宽度彼此不同的第一上部电极14C1及第二上部电极14C2。
第三实施例的特征在于，在第一硅化物化工序中，因通过将第二侧壁106和多晶硅膜114之间的第一侧壁105的上部除去而形成的空隙部105a，使第一金属膜109在各多晶硅膜114、114a上独立、或者第一金属膜109的膜厚薄于其它部分的膜厚。因此，没有硅化物化用的金属从第二侧壁106的上侧及其近旁过剩提供给各多晶硅膜114的现象。结果是各多晶硅膜114和第一金属膜109的可产生反应的体积比，由在图15所示的工序中露出的多晶硅膜114和在图16所示的工序中沉积的第一金属膜109两者的膜厚而定，几乎不变。这样一来，即使是彼此平面尺寸不同的栅极电极14T1、14T2、电阻器14R1、14R2及上部电极14C1、14C2，也能够实现组成相同的FUSI结构。另外，此时，由于在多晶硅膜114和其上的第一金属膜109之间产生硅化物化，因此几乎不会产生朝向横方向的生长。所以，被全硅化物化的各栅极电极14T1、14T2等的上部在第二侧壁106之间分开，维持了空隙部105a。另外，由于沉积在N型源极漏极区域107N、及N型区域107NC上侧的第一金属膜109，隔有层间绝缘膜108，因此没有产生硅化物化反应。
其次，如图19(a)～图19(c)所示，利用例如硫酸和过氧化氢的混合溶液将未反应的第一金属膜109除去，然后，再利用溅射法，在包含露出的各侧壁105、106、各栅极电极14T1、14T2、各电阻器14R1、14R2、各上部电极14C1、14C2及各多晶硅膜114的层间绝缘膜108上沉积例如膜厚为45nm的由白金(Pt)构成的第二金属膜110。由于一般在第二金属膜110的沉积中也具有较低的阶梯覆盖性，因此无论多晶硅膜114的大小如何，几乎没有第二金属膜110沉积在形成于第二侧壁106和多晶硅膜114之间的第一侧壁105上侧的空隙部105a中。所以，各空隙部105a仍然残存下来。不过，也有跨越该空隙部105a的上侧沉积第二金属膜110的时候，此时，由于第二金属膜110的膜厚很小，因此没有什么问题。
其次，如图20(a)～图20(c)所示，利用光刻法，形成以P型FET形成区域T2、第二电阻元件形成区域R2及第二电容元件形成区域C2为掩模的第二抗蚀膜139，以所形成的第二抗蚀膜139为掩模，利用例如硫酸和过氧化氢的混合溶液将覆盖N型FET形成区域T1、第一电阻元件形成区域R1及第一电容元件形成区域C1的第二金属膜110除去。
其次，如图21(a)～图21(c)所示，通过在将第二抗蚀膜139除去后，利用例如高速热处理(RTA)法，在温度为400℃的氮环境中对半导体衬底101进行热处理，使P型FET形成区域T2、第二电阻元件形成区域R2及第二电容元件形成区域C2中的各多晶硅膜114和第二金属膜110之间产生硅化物化反应，来对各多晶硅膜114的全部进行硅化物化。藉此方法，在P型FET形成区域T2中形成组成都为PtSi的FUSI结构的、栅极长度彼此不同的第三栅极电极15T3及第四栅极电极15T4，在第二电阻元件形成区域R2中形成组成都为PtSi的FUSI结构的、宽度彼此不同的第三电阻器15R3及第四电阻器15R4，在第二电容元件形成区域C2中形成组成都为PtSi的FUSI结构的、宽度彼此不同的第三上部电极15C3及第四上部电极15C4。
第三实施例的特征在于，在第二硅化物化工序中，因通过将第二侧壁106和多晶硅膜114之间的第一侧壁105的上部除去而形成的空隙部105a，使第二金属膜110在各多晶硅膜114上独立、或者第二金属膜110的膜厚薄于其它部分的膜厚。因此，没有硅化物化用的金属从第二侧壁106的上侧及其近旁过剩提供给各多晶硅膜114的现象。结果是各多晶硅膜114和第二金属膜110的可产生反应的体积比，由在图18所示的工序中露出的多晶硅膜114和在图19所示的工序中沉积的第二金属膜110两者的膜厚而定，几乎不变。这样一来，即使是彼此平面尺寸不同的栅极电极15T3、15T4、电阻器15R3、15R4及上部电极15C3、15C4，也能够实现组成相同的FUSI结构。另外，此时，由于在多晶硅膜114和其上的第二金属膜110之间产生硅化物化，因此几乎不会产生朝向横方向的生长。所以，被全硅化物化的各栅极电极15T3、15T4等的上部在第二侧壁106之间分开，维持了空隙部105a。另外，由于沉积在P型源极漏极区域107P、及P型区域117P的上侧的第二金属膜110，隔有层间绝缘膜108，因此没有产生硅化物化反应。
其次，如图22(a)～图22(c)所示，利用例如硫酸和过氧化氢的混合溶液对未反应的第二金属膜110进行蚀刻，将其除去。然后，在包含被FUSI化的各栅极电极14T1、14T2、15T3、15T4等的层间绝缘膜108上沉积上层层间绝缘膜，形成接触孔和布线。
如上所述，根据第三实施例所涉及的半导体装置的制造方法，在被硅化物化的多晶硅膜114的各侧面上依次形成第一侧壁105及第二侧壁106后，将第一侧壁105的上部除去，在第二侧壁106和多晶硅膜114之间设置空隙部105a。这样一来，能够在多晶硅膜114上沉积第一金属膜109或第二金属膜110时，使该金属膜109、110在各多晶硅膜114上独立。并且，即使不独立，该金属膜109、110中的空隙部105a的上侧部分的膜厚也薄于其它部分的膜厚。
因此，能够使由NiSi进行FUSI化的第一及第二各栅极电极14T1、14T2、第一及第二各电阻元件14R1、14R2和第一及第二各上部电极14C1、14C2的组成为同一组成，而不管它们的大小(平面尺寸)如何。同样，能够使由PtSi进行FUSI化的第三及第四各栅极电极15T3、15T4、第三及第四各电阻元件15R3、15R4和第三及第四各上部电极15C3、15C4的组成为同一组成，而不管它们的大小(平面尺寸)如何。其结果是由于能够防止在FET中因各栅极电极14T1、14T2、15T3、15T4的大小而造成组成不同，使阈值电压变化的现象，因此能够实现半导体装置性能的提高及高集成化。
而且，能够同时形成N型FET111、121、P型FET112、122、电阻元件211、221、212、222及电容元件311、321、312、322。
另外，由于在各FET中，不管栅极电极的大小如何，因设置在第一侧壁105上侧的空隙部105a而大大缓和了在FUSI化后所施加的热处理时的硅化物材料和第二侧壁106之间的膨胀率的不同而造成的施加在半导体衬底101上的应力，因此能够防止因应力的不同而产生的FET特性的变化。
另外，在第三实施例中，例如，使第一电阻元件211和第三电阻元件212具有不同的硅化物组成，但也可以使它们为NiSi或PtSi的相同组成。并且，在电容元件中，也使第一电容元件311和第三电容元件312具有不同的硅化物组成，但也可以使它们具有同一组成。
并且，作为第三实施例所涉及的制造方法的一变形例，也可以在沉积图16所示的第一金属膜109后，仅对P型FET形成区域T2、第二电阻元件形成区域R2及第二电容元件形成区域C2选择性地再次沉积第一金属膜109，来使P型FET形成区域T2中的第三栅极电极15T3、15T4等的金属组成比较大，例如，也可以是Ni3Si。
(产业上的利用可能性)
本发明所涉及的半导体装置及其制造方法，具有能够获得相同的FUSI结构的效果，特别适用于包含具有被FUSI化的栅极电极的场效应晶体管的半导体装置及其制造方法。

Claims (18)

1、一种半导体装置，包括具有由金属全硅化物化的第一栅极电极的第一MIS型晶体管，其特征在于：
上述第一MIS型晶体管，具有：
第一栅极绝缘膜，形成在半导体区域上，
上述第一栅极电极，形成在上述第一栅极绝缘膜上，
第一侧壁，形成在上述第一栅极电极的侧面上，以及
第二侧壁，隔着上述第一侧壁形成在上述第一栅极电极的侧面上；
上述第一侧壁和上述第二侧壁彼此的蚀刻特性不同；
上述第一侧壁的上端形成得低于上述第一栅极电极的上表面及上述第二侧壁的上端。
2、根据权利要求1所述的半导体装置，其特征在于：
上述第二侧壁的上端高于上述第一栅极电极的上表面。
3、根据权利要求1所述的半导体装置，其特征在于：
还包括第二MIS型晶体管，该第二MIS型晶体管具有由上述金属全硅化物化的、栅极长度大于上述第一栅极电极的第二栅极电极；
上述第二MIS型晶体管，具有：
第二栅极绝缘膜，形成在上述半导体区域上，
上述第二栅极电极，形成在上述第二栅极绝缘膜上，
上述第一侧壁，形成在上述第二栅极电极的侧面上，以及
上述第二侧壁，隔着上述第一侧壁形成在上述第二栅极电极的侧面上；
上述第一侧壁的上端形成得低于上述第二栅极电极的上表面及上述第二侧壁的上端；
上述第一MIS型晶体管的导电型和上述第二MIS型晶体管的导电型相同。
4、根据权利要求3所述的半导体装置，其特征在于：
上述第一栅极电极的上表面及上述第二栅极电极的上表面，距离上述半导体区域的上表面的高度彼此相等。
5、根据权利要求3或4所述的半导体装置，其特征在于：
上述第一栅极电极和上述第二栅极电极具有相同的组成。
6、根据权利要求1～5中的任意一项所述的半导体装置，其特征在于：
还包括第三MIS型晶体管，该第三MIS型晶体管具有由上述金属全硅化物化的第三栅极电极；
上述第三MIS型晶体管，具有：
第三栅极绝缘膜，形成在上述半导体区域上，
上述第三栅极电极，形成在上述第三栅极绝缘膜上，
上述第一侧壁，形成在上述第三栅极电极的侧面上，以及
上述第二侧壁，隔着上述第一侧壁形成在上述第三栅极电极的侧面上；
上述第一侧壁的上端形成得低于上述第三栅极电极的上表面及上述第二侧壁的上端；
上述第一MIS型晶体管的导电型和上述第三MIS型晶体管的导电型彼此不同。
7、根据权利要求6所述的半导体装置，其特征在于：
上述第一栅极电极和上述第三栅极电极具有不同的组成。
8、根据权利要求1～5中的任意一项所述的半导体装置，其特征在于：
还包括电阻元件，具有由上述金属全硅化物化的电阻器；
上述电阻元件，具有：
上述电阻器，形成在设置在上述半导体区域上的元件隔离区域上，
上述第一侧壁，形成在上述电阻器的侧面上，以及
上述第二侧壁，隔着上述第一侧壁形成在上述电阻器的侧面上；
上述第一侧壁的上端形成得低于上述电阻器的上表面及上述第二侧壁的上端。
9、根据权利要求8所述的半导体装置，其特征在于：
上述第一栅极电极和上述电阻器具有相同的组成。
10、根据权利要求1～5中的任意一项所述的半导体装置，其特征在于：
还包括电容元件，具有由上述金属全硅化物化的上部电极；
上述电容元件，具有：
电容绝缘膜，形成在上述半导体区域上，
上述上部电极，形成在上述电容绝缘膜上，
上述第一侧壁，形成在上述上部电极的侧面上，以及
上述第二侧壁，隔着上述第一侧壁形成在上述上部电极的侧面上；
上述第一侧壁的上端形成得低于上述上部电极的上表面及上述第二侧壁的上端。
11、根据权利要求10所述的半导体装置，其特征在于：
上述第一栅极电极和上述上部电极具有相同的组成。
12、一种半导体装置的制造方法，该半导体装置包括在第一栅极绝缘膜上具有第一栅极电极的第一MIS型晶体管，其特征在于：
包括：工序a，在半导体区域上形成上述第一栅极绝缘膜；
工序b，在上述第一栅极绝缘膜上形成第一栅极用硅膜；
工序c，在上述第一栅极用硅膜的侧面上形成第一侧壁；
工序d，隔着上述第一侧壁，在上述第一栅极用硅膜的侧面上形成第二侧壁；
工序e，在上述工序d后，对上述第一侧壁进行蚀刻，使上述第一侧壁上端的高度低于上述第一栅极用硅膜的上表面及上述第二侧壁的上端；
工序f，在上述工序e后，在上述第一栅极用硅膜上形成金属膜；以及
工序g，由上述金属膜将上述第一栅极用硅膜全硅化物化，来形成上述第一栅极电极。
13、根据权利要求12所述的半导体装置的制造方法，其特征在于：
上述工序b包含在上述第一栅极用硅膜上形成保护绝缘膜的工序；
上述工序c包含在上述第一栅极用硅膜及上述保护绝缘膜的侧面上形成上述第一侧壁的工序；
上述工序d包含隔着上述第一侧壁，在上述第一栅极用硅膜及上述保护绝缘膜的侧面上形成第二侧壁的工序；
上述工序e包含对上述保护绝缘膜进行蚀刻，使上述第一栅极用硅膜的上表面露出的工序。
14、根据权利要求12或13所述的半导体装置的制造方法，其特征在于：
上述半导体装置还包括第二MIS型晶体管，该第二MIS型晶体管在第二栅极绝缘膜上具有栅极长度大于上述第一栅极电极的第二栅极电极；
上述工序a包含在上述半导体区域上形成上述第二栅极绝缘膜的工序；
上述工序b包含在上述第二栅极绝缘膜上形成第二栅极用硅膜的工序；
上述工序c包含在上述第二栅极用硅膜的侧面上形成上述第一侧壁的工序；
上述工序d包含隔着上述第一侧壁，在上述第二栅极用硅膜的侧面上形成上述第二侧壁的工序；
上述工序e包含对上述第一侧壁进行蚀刻，使上述第一侧壁上端的高度低于上述第二栅极用硅膜的上表面及上述第二侧壁上端的工序；
上述工序f包含在上述第二栅极用硅膜上形成上述金属膜的工序；
上述工序g包含由上述金属膜将上述第二栅极用硅膜全硅化物化，来形成上述第二栅极电极的工序。
15、根据权利要求12或13所述的半导体装置的制造方法，其特征在于：
上述半导体装置还包括第三MIS型晶体管，该第三MIS型晶体管在第三栅极绝缘膜上具有由组成与上述第一栅极电极的组成不同的组成构成的第三栅极电极；
上述工序a包含在上述半导体区域上形成上述第三栅极绝缘膜的工序；
上述工序b包含在上述第三栅极绝缘膜上形成第三栅极用硅膜的工序；
上述工序c包含在上述第三栅极用硅膜的侧面上形成上述第一侧壁的工序；
上述工序d包含隔着上述第一侧壁，在上述第三栅极用硅膜的侧面上形成上述第二侧壁的工序；
上述工序e包含对上述第一侧壁进行蚀刻，使上述第一侧壁上端的高度低于上述第三栅极用硅膜的上表面及上述第二侧壁上端的工序；
上述工序f包含在上述第三栅极用硅膜上形成上述金属膜的工序；
上述工序g包含由上述金属膜将上述第三栅极用硅膜全硅化物化，来形成上述第三栅极电极的工序；
在上述工序b后，上述工序f前，还包括对上述第三栅极用硅膜进行蚀刻，使上述第三栅极用硅膜上表面的高度低于上述第一栅极用硅膜上表面的工序h。
16、根据权利要求12或13所述的半导体装置的制造方法，其特征在于：
上述半导体装置还包括第三MIS型晶体管，该第三MIS型晶体管在第三栅极绝缘膜上具有组成与上述第一栅极电极的组成不同的组成的第三栅极电极；
上述工序a包含在上述半导体区域上形成上述第三栅极绝缘膜的工序；
上述工序b包含在上述第三栅极绝缘膜上形成第三栅极用硅膜的工序；
上述工序c包含在上述第三栅极用硅膜的侧面上形成上述第一侧壁的工序；
上述工序d包含隔着上述第一侧壁，在上述第三栅极用硅膜的侧面上形成上述第二侧壁的工序；
上述工序e包含对上述第一侧壁进行蚀刻，使上述第一侧壁上端的高度低于上述第三栅极用硅膜的上表面及上述第二侧壁上端的工序；
在上述工序e后，还包括在上述第三栅极用硅膜上形成其它金属膜的工序i、和由上述其它金属膜将上述第三栅极用硅膜全硅化物化来形成上述第三栅极电极的工序j。
17、根据权利要求12或13所述的半导体装置的制造方法，其特征在于：
上述半导体装置还包括具有电阻器的电阻元件；
在上述工序a前，还包括在上述半导体区域上部形成元件隔离区域的工序k；
上述工序b包含在上述元件隔离区域上形成电阻用硅膜的工序；
上述工序c包含在上述电阻用硅膜的侧面上形成上述第一侧壁的工序；
上述工序d包含隔着上述第一侧壁，在上述电阻用硅膜的侧面上形成上述第二侧壁的工序；
上述工序e包含对上述第一侧壁进行蚀刻，使上述第一侧壁上端的高度低于上述电阻用硅膜的上表面及上述第二侧壁上端的工序；
上述工序f包含在上述电阻用硅膜上形成上述金属膜的工序；
上述工序g包含由上述金属膜将上述电阻用硅膜全硅化物化，来形成上述电阻器的工序。
18、根据权利要求12或13所述的半导体装置的制造方法，其特征在于：
上述半导体装置还包括具有上部电极的电容元件；
上述工序a包含在上述半导体区域上形成上述电容绝缘膜的工序；
上述工序b包含在上述电容绝缘膜上形成电容用硅膜的工序；
上述工序c包含在上述电容用硅膜的侧面上形成上述第一侧壁的工序；
上述工序d包含隔着上述第一侧壁，在上述电容用硅膜的侧面上形成上述第二侧壁的工序；
上述工序e包含对上述第一侧壁进行蚀刻，使上述第一侧壁上端的高度低于上述电容用硅膜的上表面及上述第二侧壁上端的工序；
上述工序f包含在上述电容用硅膜上形成上述金属膜的工序；
上述工序g包含由上述金属膜将上述电容用硅膜全硅化物化，来形成上述上部电极的工序。
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