CN1945835A - 半导体装置及其制造方法 - Google Patents

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CN1945835A CNA2006101101486A CN200610110148A CN1945835A CN 1945835 A CN1945835 A CN 1945835A CN A2006101101486 A CNA2006101101486 A CN A2006101101486A CN 200610110148 A CN200610110148 A CN 200610110148A CN 1945835 A CN1945835 A CN 1945835A
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Abstract

在栅极长度不同的复数个栅极电极上，得到不依存栅极长度具有均匀组成的全硅化物化构造。半导体装置，是以具有各自被金属全硅化物化了的，栅极长度相互不同的第一栅极电极(14T1)及第二栅极电极(14T2)。在第一栅极电极(14T1)及第二栅极电极(14T2)的至少其中之一的上部，形成了周围高且栅极长度方向的中央部低的凹形槽。凹形槽，具有依赖于栅极电极(14T1、14T2)的栅极长度的宽度尺寸。

Description

半导体装置及其制造方法
技术领域
本发明，涉及一种半导体装置及其制造方法，特别是涉及具有全硅化物(Fully Silicided：FUSI)化了的电场效应晶体管的半导体装置及其制造方法。
背景技术
迄今为止，伴随着集成在半导体集成电路装置中的半导体元件的集成度在增加，例如在精细化构成金属绝缘体半导体(MIS＝metal-insulator-semicondoctor)型电场效应晶体管(FET：field-effect transistor)的栅极电极的同时，在栅极绝缘膜中使用强介电质实现栅极绝缘膜的电薄膜化的手法正在逐步被使用。然而，通常用于栅极电极的聚晶硅即便是进行了杂质注入也无法避免空穴化，而由空穴化使栅极绝缘膜的膜厚在电学上成为增大状态，成为提高电场效应晶体管性能的主要因素。
近年，能够防止栅极电极的空穴化的栅极电极构造被提出。也就是，报告了在构成栅极电极的硅材料中使金属材料反应，使得整体硅材料硅化物化的全硅化物化(FUSI)构造抑制栅极电极的空穴化的有效报告。
例如，以下的非专利文献1中，全硅化物化构造的形成方法得到提出。还有，非专利文献2中，全硅化物化电极上使用与N型电场效应晶体管和P型电场效应晶体管不同的材料，例如用N型电场效应晶体管使用硅化镍(NiSi)，P型电场效应晶体管使用硅化三镍(Ni3Si)的构成得到提出。
图18(a)至图18(d)，是非专利文献1所表示的以前的金属绝缘体半导体型电场效应晶体管的全硅化物化电极的形成工序的主要部位的剖面图。
首先，如图18(a)所示，由硅形成的半导体衬底1的上部形成了元件隔离膜2，其后，半导体衬底1的由元件隔离膜2分划的N型电场效应晶体管区域A及P型电场效应晶体管区域B上，顺次形成栅极绝缘膜3及具有导电性的硅化物膜。接下来，各栅极电极形成膜4A、4B的侧面上形成内侧壁(sidewall spacer)5，再以形成的内侧壁5为掩模，在半导体衬底1的激活区域上分别形成源极漏极区域6。其后，在半导体衬底1上以覆盖各栅极电极形成膜4A、4B及内侧壁5的形式形成层间绝缘膜7，然后对形成的层间绝缘膜7进行化学机械研磨法(CMP法)等露出各栅极电极形成膜4A、4B。
接下来，如图18(b)所示，在层间绝缘膜7上形成开口P型电场效应晶体管区域B的抗蚀膜图案8，以形成的抗蚀膜图案8为掩模，蚀刻除去从P型电场效应晶体管区域B的层间绝缘膜7露出的第二栅极电极形成膜4B的上部。
接下来，如图18(c)所示，除去抗蚀膜图案8后，在露出各栅极电极形成膜4A、4B的层间绝缘膜7上沉积由镍(Ni)形成的金属膜9。
接下来，如图18(d)所示，对半导体衬底1进行热处理，通过使各个聚晶硅形成的各栅极电极形成膜4A、4B和金属膜9相互反应，在N型电场效应晶体管区域A上形成了上部被硅化了的第一栅极电极10A，在P型电场效应晶体管区域B上形成了上部被硅化了的第一栅极电极10B。在非专利文件1中，构成N型电场效应晶体管的第一栅极电极10A的下部还是聚晶硅原样，构成P型电场效应晶体管的第二栅极电极10B的下部成为了硅化镍(NiSi)。
还有，非专利文件2中，记载了通过较厚地沉积金属膜，将第一栅极电极10A整体硅化镍(NiSi)化，将第二栅极电极10B整体硅化三镍(Ni3Si)化。
(非专利文件1)2004 IEEE，Proposal of New HfSiON CMOS FabricationProcess(HAMDAMA)for Low Standby Power Device，T.Aoyama et.al
(非专利文件2)2004 IEEE，Dual Workfunction Ni-Silicide/HfSiON GateStacks by Phase-Controlled Full-Silicidation(PC-FUSI)Technique for 45nm-node LSTP and LOP Devices，K.Takahashi et.al
(发明所要解决的课题)
本申请的发明者们，重复了有关全硅化物化构造的种种研究的结果，在全硅化物化金属绝缘体半导体电场效应晶体管的栅极电极之际，找出了发生栅极电极形成用聚晶硅膜的全硅化物化不均一的现象。这个现象，特别是在栅极长度较长的情况下显著。图19(a)及图19(b)中表示了这种现象。
如图19(a)所示，半导体衬底1的激活区域上，形成了各个由聚晶硅形成的第一栅极电极形成膜4C和比该第一栅极电极形成膜4C栅极长的第二栅极电极形成膜4D。这种情况下，以前的栅极电极的硅化物化工序中，不只是从各栅极电极形成膜4C、4B上沉积的金属膜9向聚晶硅中扩散金属原子，从内侧壁5的上侧及其附近部分也向聚晶硅中供给金属原子。也就是，从各栅极电极形成膜4C、4D上沉积的栅极长方向的两侧部金属原子被过剩地供给的结果，各聚晶硅中的内侧壁5附近，硅化物化成为过反应。
由此，如图19(b)所示，从栅极长度相对短的第一栅极电极形成膜4C形成全硅化物化了的第一栅极电极10C。另一方面，从栅极长度相对长的第二栅极电极形成膜4D，对于离开构成它的聚晶硅的内侧壁5的区域只有沉积在该聚晶硅的上侧部分的金属进行提供的结果，形成了组成不均匀的第二栅极电极10D。这样，在栅极长度较长的电场效应晶体管中，由于栅极电极的组成在内侧壁5的附近部分和栅极电极的中央部分就不同，所以也就成为了电场效应晶体管的阈值电压出现偏差的原因。
还有，将以前的全硅化物化方法，即便是适用于电阻元件或电容元件的上部电极的情况，成为电阻元件的情况电阻值出现偏差，电容元件的情况电容值出现偏差的原因。
发明内容
本发明，以解决上述以前的问题，在栅极长度不同的复数个栅极电极上，得到不依存栅极长度具有均匀组成的全硅化物化构造为目的。
(为解决课题的方法)
为了达成上述目的，本发明，是将半导体装置及其制造方法，构成为：除去形成了内侧壁的由硅形成的栅极电极形成膜的上部，使该栅极电极形成膜的上表面比各内侧壁的上表面低，再在上表面降低了的栅极电极上独立形成硅化物化用金属膜。由此所得到得栅极电极，在其上部，成为周围部高且栅极长方向的中央部低的凹状部。
具体地讲，本发明所涉及的半导体装置，是以具有第一栅极电极的第一电场效应晶体管及具有第二栅极电极的第二电场效应晶体管的半导体装置为对象，包括：第一栅极电极及第二栅极电极，各自由金属全硅化物化，且栅极长度相互不同，在第一栅极电极的上部，形成了周围高且栅极长度方向的中央部低的凹形槽，凹形槽，具有依赖于第一栅极电极的栅极长度的宽度尺寸为特征的。
在本发明的半导体装置中，在第二栅极电极的上部，最好的是形成了周围高且栅极长度方向的中央部低的凹形槽。
在本发明的半导体装置中，第一栅极电极的栅极长度，最好的是比第二栅极电极的栅极长度长。
在本发明的半导体装置中，最好的是第一栅极电极和第二栅极电极的金属组成比相同。
在本发明的半导体装置中，第一电场效应晶体管及第二电场效应晶体管，最好的是为N型电场效应晶体管。
在本发明的半导体装置中，第一电场效应晶体管及第二电场效应晶体管，最好的是为P型电场效应晶体管。
本发明的半导体装置，还包括具有第三栅极电极的第三电场效应晶体管及具有第四栅极电极的第四电场效应晶体管，另外，第三电场效应晶体管及第四电场效应晶体管，为N型电场效应晶体管，第三栅极电极及第四栅极电极，各自由金属全硅化物化，且栅极长度相互不同，在第三栅极电极及第四栅极电极的上部，最好的是栅极长度方向的中央部形成为高凸状部。
还有，本发明的半导体装置，还包括具有第三栅极电极的第三电场效应晶体管及具有第四栅极电极的第四电场效应晶体管，另外，第三电场效应晶体管及第四电场效应晶体管，为N型电场效应晶体管，第三栅极电极及第四栅极电极，各自由金属全硅化物化，且栅极长度相互不同，在第三栅极电极及第四栅极电极的上部，最好的是周围部高且栅极长度方向的中央部形成为低的凹形槽。
这种情况下，第三栅极电极和第四栅极电极，最好的是金属组成比相同。
还有，这种情况下，第一栅极电极及第二栅极电极的金属组成比，最好的是比第三栅极电极和第四栅极电极的金属组成比高。
本发明的半导体装置，最好的是还包括由金属全硅化物化的，形成了上部的周围部高且宽度方向中央部低的凹形槽的电阻元件。
还有，本发明的半导体装置，最好的是还包括由金属全硅化物化的，形成了周围部高且宽度方向中央部低的凹形槽的具有上部电极的电容元件。
本发明所涉及半导体装置的制造方法，是以具有第一栅极电极的第一电场效应晶体管及具有第二栅极电极的第二电场效应晶体管的半导体装置的制造方法为对象，包括：在半导体区域上，形成由硅构成的，栅极长度相互不同的第一栅极电极及第二栅极电极的工序(a)；在第一硅栅极电极及第二硅栅极电极的侧面上形成绝缘性内侧壁的工序(b)；在第一硅栅极电极及第二硅栅极电极的露出的上表面形成比内侧壁的上端部低的阶梯的工序(c)；工序(c)之后，至少在内侧壁、第一硅栅极电极及第二硅栅极电极上形成金属膜的工序(d)；选择除去金属膜中内侧壁的上侧部分的工序(e)；在工序(e)之后，通过对金属膜进行热处理，形成第一硅栅极电极及第二硅栅极电极被金属膜全硅化物化的第一栅极电极及第二栅极电极的工序(f)为特征的。
根据本发明的半导体装置的制造方法，在工序(c)中，第一硅栅极电极及第二硅栅极电极的露出的上表面形成比内侧壁的上端部低的阶梯，接下来，在工序(d)中，至少在内侧壁、第一硅栅极电极及第二硅栅极电极上形成金属膜，工序(e)中，有选择地除去金属膜中内侧壁的上侧部分。再有，工序(f)中，通过进行对金属膜的热处理，第一栅极电极及第二栅极电极由金属膜全硅化物化。这样，工序(e)中，因为除去金属膜上的各内侧壁的上侧部分，所以，金属膜在各栅极电极的上方是独立的。因此，各栅极电极中只被提供给位于它上方的金属，不会从其他区域提供给金属。为此，各栅极电极不受自身的大小(栅极长度尺寸)的影响，能够使其组成均匀。
本发明的半导体装置的制造方法，工序(f)中，最好的是第一栅极电极及第二栅极电极的各上部，形成周围高且栅极长度方向的中央部低的凹形槽。
本发明的半导体装置的制造方法中，最好的是：工序(a)，包含在第一硅栅极电极及第二硅栅极电极的上表面上形成第一保护绝缘膜及第二保护绝缘膜的工序，工序(b)中，在第一保护绝缘膜及第二保护绝缘膜的侧面上也形成内侧壁，在工序(c)中，通过除去第一保护绝缘膜及第二保护绝缘膜形成阶梯。
本发明的半导体装置的制造方法中，工序(c)，最好的是在除去第一保护绝缘膜及第二保护绝缘膜后，包含蚀刻第一硅栅极电极及第二硅栅极电极的上部的工序。
本发明的半导体装置的制造方法中，最好的是工序(e)包含：在金属膜上形成保护膜，对形成的保护膜进行回蚀刻，是金属膜中内侧壁的上侧部分从保护膜分别露出的工序(e1)；以保护膜为掩模，通过对金属膜进行蚀刻，除去金属膜中内侧壁的上侧部分的工序(e2)。
本发明的半导体装置的制造方法，最好的是：在工序(a)之前，还包括在半导体区域上有选择地形成元件隔离区域的工序(g)，工序(a)，包含在元件隔离区域上形成由硅构成的硅电阻体的工序，工序(b)，包含在硅电阻体的侧面上形成内侧壁的工序，工序(c)，包含形成硅电阻体露出的上表面比内侧壁的上端部低的阶梯的工序，工序(d)，包含在硅电阻体上形成金属膜的工序，工序(e)，包含除去金属膜中硅电阻体的内侧壁上侧部分的工序，工序(f)，包含形成硅电阻体由金属膜全硅化物化的电阻元件的电阻体的工序。
这样做，即便是在全硅化物化了的电阻元件中，也能够使全硅化物化构造的组成均匀，所以防止了它的电阻值的偏差产生。
本发明的半导体装置的制造方法，最好的是：工序(a)，包含在半导体区域上，形成由硅构成的硅上部电极的工序，工序(b)，包含在硅上部电极的侧面上形成内侧壁的工序，工序(c)，包含形成硅上部电极的露出的上表面比内侧壁的上端部低的阶梯的工序，工序(d)，包含在硅上部电极上形成金属膜的工序，工序(e)，包含除去金属膜中硅上部电极的内侧壁上侧部分的工序，工序(f)，包含形成硅上部电极由金属膜全硅化物化的电容元件的上部电极的工序。
这样做，即便是在上部电极全硅化物化了的电容元件中，全硅化物化构造的组成是均匀的，所以也就防止了电容值产生偏差。
(发明效果)
根据本发明的半导体装置及其制造方法，不受栅极电极的栅极长度尺寸的影响，能够得到栅极电极得组成均匀的全硅化物化构造，也就能够抑制阈值电压的偏差的产生。
附图说明
图1，是表示本发明的第一实施方式所涉及半导体装置的模式剖面图。
图2(a)及图2(b)，是模式表示本发明第一实施方式所涉及的半导体装置的栅极电极，图2(a)是平面图，图2(b)是图2(a)的IIb-IIb线剖面图。
图3(a)及图3(b)，是表示本发明第一实施方式所涉及的半导体装置的制造方法的工序顺序的剖面图。
图4(a)及图4(b)，是表示本发明第一实施方式所涉及的半导体装置的制造方法的工序顺序的剖面图。
图5(a)及图5(b)，是表示本发明第一实施方式所涉及的半导体装置的制造方法的工序顺序的剖面图。
图6(a)及图6(b)，是表示本发明第一实施方式所涉及的半导体装置的制造方法的工序顺序的剖面图。
图7(a)及图7(b)，是表示本发明第一实施方式所涉及的半导体装置的制造方法的工序顺序的剖面图。
图8(a)至图8(c)，是表示本发明第二实施方式所涉及的半导体装置的模式剖面图。
图9(a)至图9(c)，是表示本发明第二实施方式所涉及的半导体装置的制造方法的工序顺序的剖面图。
图10(a)至图10(c)，是表示本发明第二实施方式所涉及的半导体装置的制造方法的工序顺序的剖面图。
图11(a)至图11(c)，是表示本发明第二实施方式所涉及的半导体装置的制造方法的工序顺序的剖面图。
图12(a)至图12(c)，是表示本发明第二实施方式所涉及的半导体装置的制造方法的工序顺序的剖面图。
图13(a)至图13(c)，是表示本发明第二实施方式所涉及的半导体装置的制造方法的工序顺序的剖面图。
图14(a)至图14(c)，是表示本发明第二实施方式所涉及的半导体装置的制造方法的工序顺序的剖面图。
图15(a)至图15(c)，是表示本发明第二实施方式所涉及的半导体装置的制造方法的工序顺序的剖面图。
图16(a)至图16(c)，是表示本发明第二实施方式所涉及的半导体装置的制造方法的工序顺序的剖面图。
图17(a)至图17(c)，是表示本发明第二实施方式所涉及的半导体装置的制造方法的工序顺序的剖面图。
图18(a)至图18(d)，是表示以前的具有全硅化物化电极构造的电场效应晶体管的制造方法的工序顺序的剖面图。
图19(a)及图19(b)，是表示以前的具有全硅化物化电极构造的电场效应晶体管的制造方法的课题的剖面图。
(符号说明)
T       电场效应晶体管形成区域
R       电阻元件形成区域
C       电容元件形成区域
T1      N型电场效应晶体管形成区域
T2      P型电场效应晶体管形成区域
R1      第一电阻元件形成区域
R2      第二电阻元件形成区域
C1      第一电容元件形成区域
C2      第二电阻元件形成区域
11      第一N型电场效应晶体管
12      第二N型电场效应晶体管
21      第一电阻元件
22      第二电阻元件
31      第一电容元件
32      第二电容元件
101     半导体衬底
14T1          第一栅极电极
14T2          第二栅极电极
14T3          第三栅极电极
14T4          第四栅极电极
14R1          第一电阻体
14R2          第二电阻体
14R3          第三电阻体
14R4          第四电阻体
14C1          第一上部电极
14C2          第二上部电极
14C3          第三上部电极
14C4          第四上部电极
102           元件隔离区域
103           栅极绝缘膜
105           内侧壁
106           N型源极漏极区域
106N          N型源极漏极区域
106P          P型源极漏极区域
107           层间绝缘膜
108           金属膜
109           抗蚀膜
113           电容绝缘膜
114           聚晶硅膜
114a          聚晶硅膜
115           保护绝缘膜
116           下部电极
116N          N型下部电极
116P          P型下部电极
119           第一抗蚀膜
129           第二抗蚀膜
111        第一N型电场效应晶体管
121        第二N型电场效应晶体管
112        第一P型电场效应晶体管
122        第二P型电场效应晶体管
211        第一电阻元件
221        第二电阻元件
212        第三电阻元件
222        第四电阻元件
311        第一电容元件
321        第二电容元件
312        第三电容元件
322        第四电容元件
具体实施方式
(第一实施方式)
参照附图说明本发明的第一实施方式。
图1，是表示本发明的第一实施方式所涉及的半导体装置的剖面构成。如图1所示，例如在硅(Si)形成的半导体衬底101的主面上，由浅沟道隔离(STI)形成的元件隔离区域102，分划电场效应晶体管形成区域T，电阻元件形成区域R及电容元件形成区域C。在此，电阻元件形成区域R设置在元件隔离区域102上。
电场效应晶体管形成区域T中，形成了栅极电极长度互不相同的第一N型电场效应晶体管11及第二N型电场效应晶体管12，电阻元件形成区域R中，形成了宽度互不相同的第一电阻元件21及第二电阻元件22，电容元件形成区域R上，形成了电极(上部电极)的宽度互不相同的第一电容元件31及第二电容元件32。
电场效应晶体管形成区域T中的第一N型电场效应晶体管11及第二N型电场效应晶体管12，由分别在半导体衬底101上形成的栅极绝缘膜103；形成在该栅极绝缘膜103上的，整体被全硅化物化了的金属硅化物构成的第一栅极电极14T1以及比该第一栅极电极14T1的栅极长度长的第二栅极电极14T2；在各栅极电极14T1、14T2的两侧面上分别形成的例如由氮化硅(Si3N4)构成的内侧壁105；分别形成在半导体衬底101的各栅极电极14T1、14T2的侧面区域的，注入N型杂质离子构成的N型源极漏极区域106构成。
电阻元件形成区域R中第一电阻元件21和第二电阻元件22，由分别被全硅化物化了的金属硅化物构成的第一电阻体14R1以及比该第一电阻体14R1宽度宽的第二电阻体14R2；各电阻体14R1、14R2的两侧面上分别形成的内侧壁105构成。
电容元件形成区域C中的第一电容元件31及第二电容元件32，是金属绝缘体半导体型电容元件，各自由形成在半导体衬底101上的电容绝缘膜113；形成在该电容绝缘膜113上的，由全硅化物化了的金属硅化物构成的第一上部电极14C1以及比该第一上部电极14C1的宽度宽的第二上部电极14C2；形成在各上部电极14C1、14C2的两侧面上的内侧壁105；形成在半导体衬底101上各上部电极14C1、14C2的侧边区域及电容绝缘膜113下侧的，注入了N型杂质离子的下部电极116构成。
在此，作为第一实施方式的特征，全硅化物化了的各栅极电极14T1、14T2，具有各自栅极长度方向的两侧部高中央部低的凹状。同样，都被全硅化物化了的各电阻体14R1、14R2及各上部电极14C1、14C2中，各自具有宽度方向的两侧部高中央部低的凹部。
尚，图1中，为了方便，各自都表示了两个的电场效应晶体管11、12，电阻元件21、22以及电容元件31、32，但是，半导体衬底101上还形成了更多的元件。第一N型电场效应晶体管11和第二N型电场效应晶体管12，形成在由元件隔离区域102分划的同一区域内，但是，形成在由该元件隔离区域102分划的不同区域内亦可。同样的，第一电容元件31和第二电容元件32，形成在了由元件隔离区域102分划的同一区域内，但是，形成在由该元件隔离区域102分划的不同区域中亦可。
图2(a)及图2(b)，是模式表示本发明第一实施方式所涉及的半导体装置的栅极电极，图2(a)是平面图，图2(b)是图2(a)的IIb-IIb线剖面图。图2中，与图1所示的构成部件一致地标以同一符号。图2(a)所示的第一栅极电极14T1宽度宽的部分，是元件隔离区域102上形成的接线柱形成部。如图2(a)及图2(b)所示，在第一栅极电极14T1周围形成了内侧壁105，该第一栅极电极14T1中与内侧壁105接触的周围部分，比中央部高。在此，以N型电场效应晶体管的第一栅极电极14T1为例进行了表示，但是，包含第二栅极电极14T2，各电阻元件21、22的第一及第二电阻体14R1、14R2，以及各电容元件31、32的第一及第二上部电极14C1、14C2也具有同样的构造。
这样，第一实施方式所涉及的半导体装置，各自被全硅化物化且具有相同的上部构造的各栅极电极14T1、14T2、各电阻体14R1、14R2以及各上部电极14C1、14C2，不依存于这些各栅极电极14T1、14T2、各电阻体14R1、14R2以及各上部电极14C1、14C2的大小(平面尺寸)，自我调整为统一的组成。为此，例如在N型电场效应晶体管11、12中，就能够防止各个第一栅极电极14T1及第二栅极电极14T2的大小引起的组成的不均匀而导致的阈值电压的偏差。还防止了各电阻元件21、22中的电阻值的偏差，以及各电容元件中的电容值的偏差。其结果，就能够实现半导体装置的性能的提高及高集成化。
尚，图1中，表示了将第一N型电场效应晶体管11和第二N型电场效应晶体管12，还有，第一电容元件31和第二电容元件32，形成在由元件隔离区域102分划的半导体衬底101构成的同一区域内的例子，但是，各个元件单独形成在元件隔离区域102分划的区域内亦可。还有，任何两种元件组合形成在同一区域中亦可。还有，在此表示了将第一电阻元件21和第二电阻元件22在元件隔离区域102上相邻形成的例，但是，相互相间地形成在元件隔离区域102上亦可。还有，N型电场效应晶体管11、12还可以是P型电场效应晶体管。
以下，参照附图说明如以上所述构成的半导体装置的制造方法。
图3(a)、图3(b)至图7(a)及图7(b)，表示本发明的第一实施方式所涉及的半导体装置的制造方法的工序顺序的剖面构成。
首先，如图3(a)所示，在由硅构成的半导体衬底101上部形成元件隔离区域102，其后，对电容元件形成区域C，有选择地注入例如N型杂质离子，半导体衬底101的上部形成成为下部电极116的一部分的注入层。其后，由化学气相沉积(CVD)法，在半导体衬底101的主面上的电场效应晶体管形成区域T及电容元件形成区域C中，分别沉积物理厚度为3nm的氧化铪(HfO2)形成的栅极绝缘膜103及电容绝缘膜113。接下来，通过化学气相沉积法，在半导体衬底101上，使电场效应晶体管形成区域T中介入栅极绝缘膜103，还有，使电容元件形成区域C中介入电容绝缘膜113，顺次沉积膜厚分别为50nm的聚晶硅膜114、和由氧化硅(SiO2)形成的保护绝缘膜115。尚，聚晶硅膜114中，还可以使用非结晶硅。其后，利用平板印刷法，在保护绝缘膜115上，形成掩盖电场效应晶体管形成区域T的栅极电极形成区域、电阻元件形成区域R的电阻体形成区域以及电容元件形成区域C上的上部电极形成区域的抗蚀膜图案(未图示)。接下来，以形成的抗蚀膜图案为掩模通过蚀刻形成图案，将保护绝缘膜115及聚晶硅膜114，在电场效应晶体管形成区域T中图案成栅极长度相互不同的第一及第二栅极电极图案，在电阻元件形成区域R中图案成宽度相互不同的第一及第二电阻体图案，在电容元件形成区域C中图案成宽度相互不同的第一及第二上部电极图案。在此，当蚀刻采用干蚀刻法时，作为蚀刻气体，氧化硅使用以氟代烃(fluorocarbon)为主要成份的气体，聚晶硅使用以氯气(Cl2)为主要成份的气体。接下来，以保护绝缘膜115为掩模，通过在半导体衬底101上注入N型杂质离子，在电场效应晶体管形成区域T中形成N型源极漏极区域106的外延层，在电容元件形成区域C中形成下部电极116的一部分。
接下来，如图3(b)所示，通过化学气相沉积法，在半导体衬底101上以覆盖各聚晶硅膜114及保护绝缘膜115的形式，沉积例如氮化硅，再对沉积的氮化硅进行回蚀刻，在各聚晶硅膜114及保护绝缘膜115的两侧面上分别形成内侧壁105。尚，内侧壁105，是以氧化硅为基层的与氮化硅的叠层亦可。接下来，以各保护绝缘膜115及内侧壁105为掩模，通过对半导体衬底101注入N型杂质离子，在电场效应晶体管形成区域T中形成N型源极漏极区域106，在电容元件形成区域C中形成下部电极116的残留部。其后，用镍(Ni)等对N型源极漏极区域106及下部电极116的暴露面进行硅化物化亦可。
接下来，如图4(a)所示，通过化学气相沉积法，在半导体衬底101上，以覆盖各保护绝缘膜115及内侧壁105的形式，沉积例如由氧化硅形成层间绝缘膜107，然后通过对沉积的层间绝缘膜107进行例如化学机械研磨(CMP)法平整，露出各保护绝缘膜115。
接下来，如图4(b)所示，通过例如湿蚀刻，除去各保护绝缘膜115，分别露出位于各保护绝缘膜115下侧的聚晶硅膜114。这时，各内侧壁105的上端部和各聚晶硅膜114的上表面的高差，在后续工序中通过沉积硅化物用金属膜的膜厚予以增大。尚，第一实施方式中，因为保护绝缘膜115和层间绝缘膜107都由氧化硅形成，在对保护绝缘膜115进行蚀刻时，层间绝缘膜107也同时被蚀刻。然而，即便是层间绝缘膜107同时被蚀刻，因为进行了抑制半导体衬底101露出的蚀刻，所以不会产生问题。还有，保护绝缘膜115和层间绝缘膜107，使用相互蚀刻率不同的材料或沉积条件亦可。例如，通过在构成保护绝缘膜115的氧化硅中添加磷(P)或硼(B)，可使其蚀刻率比层间绝缘膜107高，所以，可使其具有对于层间绝缘膜107具有选择性。尚，使构成聚晶硅膜114及内侧壁105的氮化硅对于氧化硅具有选择性的做法，当湿蚀刻的情况下，可以使用氟酸为主要成分的腐蚀刻。还有，干蚀刻的情况下，作为一个例子，将流量为15ml/min(标准状态)的氟化碳(C5F8)、流量为18ml/min(标准状态)的氧气(O2)以及流量为950ml/mi n(标准状态)的氩气(Ar2)在压力为6.7Pa下供给，RF输出为1800W/1500W，能够适用于衬底温度为0℃的反应性离子蚀刻。
还有，第一实施方式中，沉积保护绝缘膜115，其后，通过蚀刻形成内侧壁105的上部和聚晶硅膜114的阶梯，但是，保护绝缘膜115并非一定要沉积。也就是，不在聚晶硅膜114上沉积保护绝缘膜115而直接沉积层间绝缘膜107，用化学机械研磨法露出聚晶硅膜114的上表面后，通过蚀刻除去露出的聚晶硅膜114的上部，形成内侧壁105的上端部之间的阶梯亦可。
接下来，如图5(a)所示，通过飞溅法，在包含露出的内侧壁105及聚晶硅膜114的层间绝缘膜107上，沉积例如膜厚为30nm的镍(Ni)构成的金属膜108。金属膜108的沉积，因为一般地阶梯覆盖性(step coverage)低，所以，不依赖于聚晶硅膜114的大小，在金属膜108中各聚晶硅膜114的上侧部分形成内侧壁105一侧高且中央部低的断面凹状的槽。这个凹形槽的宽度，如图2所示，对应于聚晶硅膜114的大小(平面尺寸)通过自我调整决定。接下来，在金属膜108的整个面上，作为掩模形成用部件由涂布(spin coat)法形成有机材料构成的抗蚀膜109。在此，作为掩模形成用材料使用了抗蚀材料，但是，也可以使用绝缘性材料等其他材料。但是，用化学气相沉积法等形成绝缘性材料膜的情况下，一般地是在高温下成膜。为此，由化学气相沉积法等成膜掩模形成用部件之际，在聚晶硅膜114和金属膜108之间进行全硅化物化反应的情况会发生，但是，只要阻止金属膜108的上表面为止的硅化物化反应就不会有特别影响。然而，由于低温也能够成膜，所以，最好的是通过涂布法形成有机材料或有机化膜。
接下来，如图5(b)所示，对形成了的抗蚀膜109进行回蚀刻，在金属膜108中分别露出各内侧壁105。这时，金属膜108中位于各聚晶硅膜114的上侧部分的凹形槽部分的宽度，对应于各聚晶硅膜114的平面尺寸通过自我调整而决定，由此，该凹形槽部分中剩余的抗蚀材料的宽度尺寸也由自我调整决定。尚，这时，金属膜108，也剩在N型源极漏极区域106、下部电极116以及元件隔离区域102的上侧，但是，每一个都介于层间绝缘膜107，所以，不会产生源极漏极区域106以及下部电极116被过于硅化物化的问题。
还有，第一实施方式中，金属膜108中露出各内侧壁105的上侧部分的方法使用了回蚀刻法，但是，除此以外的方法，例如用化学机械研磨法亦可。
接下来，如图6(a)所示，以被回蚀刻了的抗蚀膜109为掩模，用例如硫酸和过氧化氢水的混合溶液对金属膜108进行湿蚀刻。这个蚀刻，除去金属膜108中各内侧壁105的上侧部分，进行到露出各内侧壁105的上端部为止。因此，在抗蚀膜109侧面的下部剩余了金属膜108，没有特别的影响。
接下来，如图6(b)所示，用氧等离子灰化(ashing)等除去抗蚀膜109。由此，当抗蚀膜109中使用了有机物的情况下，会在后续工序中的热处理等中变成杂质，所以，除去抗蚀膜109是必要的。然而，取代抗蚀膜109由硅氧化膜等绝缘材料构成，也就是用硬质掩模的情况下，该硬质掩模并非一定要除去。
接下来，如图7(a)所示，对半导体衬底101，通过例如急速热处理(RTA)法，在400℃的氮气环境中进行热处理，通过在各聚晶硅膜114和金属膜108之间引起硅化物化反应，硅化物化各聚晶硅膜114整体。由此，在半导体衬底101上的电场效应晶体管形成区域T中，形成具有全硅化物化构造且栅极长度相互不同的第一栅极电极14T1及第二栅极电极14T2，在电阻元件形成区域R中，形成具有全硅化物化构造且宽度相互不同的第一电阻体14R1及第二电阻体14R2，在电容元件形成区域C中，形成具有全硅化物化构造且宽度相互不同的第一上部电极14C1及第二上部电极14C2。
作为第一实施方式的特征，在硅化物化工序中，因为除去了内侧壁105上侧的金属膜108，该金属膜108在各聚晶硅膜114上分别独立存在。为此，从内侧壁105的上侧及其附近就不会过多地提供给聚晶硅膜114过多的金属。因此，聚晶硅膜114和金属膜108的反应可能的体积比，也就不再依存于各栅极电极14T1、14T2等的栅极长度，也就是平面尺寸。也就是，各聚晶硅膜114和金属膜108的反应可能的体积比，由如图4(b)所示工序所露出的聚晶硅膜114，和由图5(a)所示工序沉积的金属膜108两者的厚度决定，基本成为一定。换句话说，对各聚晶硅膜114的硅化物化反应，从反应速度控制转移到供给速度控制。由此，即便是各个相互之间平面尺寸不同的栅极电极14T1、14T2，电阻体14R1、14R2以及上部电极14C1、14C2，它们的每一个都能够实现组成均匀的全硅化物化构造。尚，这时，由于独立的各金属膜108的栅极长度方向(宽度方向)的断面形状为凹状，所以，各栅极电极14T1、14T2，电阻体14R1、14R2以及上部电极14C1、14C2的栅极长度方向(宽度方向)的断面形状也成为凹状。还有，N型源极漏极区域106、下部电极116以及元件隔离区域102上方所沉积的金属膜108，由于介于层间绝缘膜107而不起硅化物化反应。
接下来，如图7(b)所示，将剩余在N型源极漏极区域106等上方未反应金属膜108，通过例如硫酸和过氧化氢水的混合溶液的蚀刻除去。其后，全硅化物化了的包含各栅极电极14T1、14T2的层间绝缘膜107上沉积上层层间绝缘膜，形成接线柱孔及布线。
通过以上的说明，根据第一实施方式所涉及的半导体装置的制造方法，在硅化物化了的聚晶硅膜114的侧面上形成了内侧壁105后，使聚晶硅膜114的上表面降低设置该内侧壁105的上端部和聚晶硅膜114的阶梯。由此，在聚晶硅膜114上沉积金属膜108之际，在栅极电极或电阻体的上部，对应于它的平面尺寸通过自我调整能够形成凹形槽。为此，对应于栅极长度尺寸(宽度尺寸)通过自我调整能够形成抗蚀膜109。也就是，如第一N型电场效应晶体管11那样，即便是栅极电极14T1的栅极长度尺寸较小的情况，向沉积在相对内侧壁105之间的金属膜108甚至抗蚀膜109的膜形状上转写凹形槽。由此，由于沉积的金属膜108中只是有选择地除去内侧壁105的上侧部分成为可能，所以，就能在各聚晶硅膜114上使金属膜108独立。其结果，能够使各栅极电极14T1、14T2的全硅化物化构造不受栅极长度的影响同一。
还有，第一实施方式所涉及的制造方法中，在一个半导体衬底101上，能够同时形成任何一个都具有相同且均匀的全硅化物化构造的第一N型电场效应晶体管11及第二N型电场效应晶体管12、第一电阻元件21及第二电阻元件22还有第一电容元件31及第二电容元件32。
尚，电场效应晶体管形成区域T上，形成了N型电场效应晶体管11、12，但是，形成P型电场效应晶体管亦可。
还有，栅极绝缘膜103及电容绝缘膜113上使用了氧化铪(HfO2)，但是取代它，可以使用硅酸铪(HfSiO)、氮氧硅化铪(HfSiON)、二氧化硅(SiO2)或氮氧化硅(SiON)等。还有，在此，栅极绝缘膜103及电容绝缘膜113是由同一个工序形成的，但是，由不同的工序形成亦可。
(第二实施方式)
参照附图说明本发明的第二实施方式。
图8(a)至图8(c)，是表示本发明第二实施方式所涉及的半导体装置的剖面构成的。在图8(a)至图8(c)中，与图1所示构成部件为相同构成部件的标注相同的符号并省略说明。尚，图8(a)至图8(c)，由于布图需要分成了三个图，本实施方式所涉及的半导体装置形成在一个半导体衬底101上。
如图8(a)至图8(c)所示，第二实施方式所涉及的半导体装置，作为半导体衬底101的上部有选择地形成了由元件隔离区域102分划的复数个元件形成区域，具有N型电场效应晶体管形成区域T1、P型电场效应晶体管形成区域T2、第一电阻元件形成区域R1、第二电阻元件形成区域R2、第一电容元件形成区域C1以及第二电容元件形成区域C2。在此，各电阻元件形成区域R1、R2设置在元件隔离区域102上。
如图8(a)所示，N型电场效应晶体管形成区域T1上，形成了栅极长度相互不同的第一N型电场效应晶体管111及第二N型电场效应晶体管121，P型电场效应晶体管形成区域T2上，形成了栅极长度相互不同的第一P型电场效应晶体管112及第二P型电场效应晶体管122。
如图8(b)所示，在第一电阻元件形成区域R1上，形成了宽度相互不同的第一电阻元件211及第二电阻元件221，在第二电阻元件形成区域R2上，形成了宽度相互不同的第三电阻元件212及第四电阻元件222。
如图8(c)所示，在第一电容元件形成区域C1上，形成了宽度相互不同的第一电容元件311及第二电容元件321，在第二电容元件形成区域C2上，形成了宽度相互不同的第二电容元件312及第四电容元件322。
N型电场效应晶体管形成区域T1中的第一N型电场效应晶体管111及第二电场效应晶体管121，是由：半导体衬底101上形成的栅极绝缘膜103；形成在该栅极绝缘膜103上的，分别被全硅化物化了的硅化镍(NiSi)构成的第一栅极电极14T1及比第一栅极电极14T1的栅极长度长的第二栅极电极14T2；在各栅极电极14T1、14T2的两侧面上分别形成的内侧壁105；在半导体衬底101中各栅极电极14T1、14T2的侧边区域分别形成的N型源极漏极区域106构成。
P型电场效应晶体管T2中第一P型电场效应晶体管112及第二电场效应晶体管122，是由：半导体衬底101上形成的栅极绝缘膜103；形成在该栅极绝缘膜103上的，分别被全硅化物化了的硅化三镍(Ni3Si)构成的第三栅极电极14T3及比第三栅极电极14T3的栅极长度长的第四栅极电极14T4；在各栅极电极14T3、14T4的两侧面上分别形成的内侧壁105；在半导体衬底101中各栅极电极14T3、14T4的侧边区域分别形成的N型源极漏极区域106构成。
第一电阻元件形成区域R1中的第一电阻元件211及第二电阻元件221，是由：分别被全硅化物化了的硅化镍(NiSi)构成的第一电阻体14R1及比第一电阻体14R1的宽度宽的第二电阻体14R2；各电阻体14R1、14R1的两侧面上分别形成的内侧壁105构成。
第二电阻元件形成区域R2中的第三电阻元件212及第四电阻元件222，是由：分别被全硅化物化了的硅化三镍(Ni3Si)构成的第三电阻体14R3及比第三电阻体14R3的宽度宽的第四电阻体14R4；各电阻体14R3、14R4的两侧面上分别形成的内侧壁105构成。
第一电容元件形成区域C1中的第一电容元件311及第二电容元件321，是金属绝缘体半导体型电容元件，是由：形成在半导体衬底101上的电容绝缘膜113；形成在该电容绝缘膜113上，分别被全硅化物化了的硅化镍(NiSi)构成的第一上部电极14C1及比该第一上部电极14C1宽度宽的第二上部电极14C2；各上部电极14C1、14C2的两侧面上分别形成的内侧壁105；形成在半导体衬底101中各上部电极14C1、14C2的侧边区域及电容绝缘膜113下侧，注入了N型杂质离子而形成的N型下部电极116构成。
第二电容元件形成区域C2中的第三电容元件312及第四电容元件322，是金属绝缘体半导体型电容元件，是由：形成在半导体衬底101上的电容绝缘膜113；形成在该电容绝缘膜113上，分别被全硅化物化了的硅化三镍(Ni3Si)构成的第三上部电极14C3及比该第三上部电极14C3宽度宽的第四上部电极14C4；各上部电极14C3、14C4的两侧面上分别形成的内侧壁105；形成在半导体衬底101中各上部电极14C3、14C4的侧边区域及电容绝缘膜113下侧，注入了P型杂质离子而形成的P型下部电极116构成。
这样，第二实施方式所涉及的半导体装置，是使在N型电场效应晶体管形成区域T1和P型电场效应晶体管形成区域T2的第一及第二栅极电极14T1、14T2以及第三及第四栅极电极14T3、14T4之间的镍硅化物的组成(镍组成)不同。再有，P型电场效应晶体管形成区域T3中的各栅极电极14T3、14T4，具有栅极长度方向的两侧部高中央部低的凹形槽，且，凹形槽的宽度依赖于各栅极电极14T3、14T4的大小。对此，N型电场效应晶体管形成区域T1中的各栅极电极14T1、14T2，具有栅极长度方向的中央部高的断面凸状。这个栅极长度方向的断面形状成为凸状，是因为如后所述的制造方法所能明白的，为了使各栅极电极14T1、14T2的组成为硅化镍(NiSi)，同时比P型电场效应晶体管形成区域T2中的各栅极电极14T3、14T4的组成的硅化三镍(Ni3Si)，也增加硅(Si)的组成比，使栅极形成用聚晶硅膜的膜厚比P型电场效应晶体管形成区域T2的情况厚。
因此，与N型电场效应晶体管形成区域T1相同方法形成的第一电阻元件形成区域R1及第一电容元件形成区域C1中，分别被全硅化物化了的各个电阻体14R1、14R2和各个上部电极14C1、14C2任何一个宽度方向的断面形状都成为凸状。另一方面，与P型电场效应晶体管形成区域T2相同方法形成的第二电阻元件形成区域R2及第二电容元件形成区域C2中，分别被金属丰富(metal rich)的全硅化物化了的各个电阻体14R3、14R4和各个上部电极14C3、14C4任何一个宽度方向的断面形状都成为凹状。还有，这种情况下的凹形槽的宽度，分别依赖于各个电阻体14R3、14R4和各个上部电极14C3、14C4的宽度尺寸。
在此基础上，第二实施方式所涉及的半导体装置，与第一实施方式相同，第一及第二的各栅极电极14T1、14T2，第一及第二的各电阻体14R1、14R2，第一及第二的各上部电极14C1、14C2不依赖于它们各自的大小(平面尺寸)，通过自我调整成为相同的组成。同样，第三及第四的各栅极电极14T3、14T4，第三及第四的各电阻体14R3、14R4，第三及第四的各上部电极14C3、14C4不依赖于它们各自的大小(平面尺寸)，通过自我调整成为相同的组成。
为此，例如，各N型电场效应晶体管111、121以及各P型电场效应晶体管112及122中，就能够防止由于各栅极电极14T1、14T2的各自的组成的不均匀而引起的阈值电压的偏差。其结果，就能够实现半导体装置的性能的提高及高度集成。
还有，各电阻元件211至222以及电容元件311至322中也是，能够防止电阻值或电容值的偏差。
尚，在图8(a)至图8(c)中，表示了将各N型电场效应晶体管111、121，各P型电场效应晶体管112及122，各电阻元件211、221、212、222以及电容元件311、321、312、322形成在各个由元件隔离区域102分划的由半导体衬底101构成的相同区域内的例子，但是，将各个元件单独形成在由元件隔离区域102分划的区域内亦可，或者是任何两种的元件组合形成在相同区域内亦可。还有，表示了将电阻元件211、221、212、222在元件隔离区域102上相邻连接的例子，但是，相互分离地形成在元件隔离区域102上亦可。再有，具有各N型电场效应晶体管111、121以及各P型电场效应晶体管112及122的情况，将栅极电极14T1至14T4的组成都采用硅化三镍(Ni3Si)亦可。
以下，参照附图说明如以上所述构成的半导体装置的制造方法。
图9(a)至图9(c)到图16(a)至图16(c)，表示本发明的第二实施方式所涉及的半导体装置的制造方法的工序顺序的剖面构成。
首先，如图9(a)至图9(c)所示，与第一实施方式相同，在由硅构成的半导体衬底101上部有选择地形成元件隔离区域102。接下来，对半导体衬底101的第一电容元件形成区域C1有选择地注入N型杂质形成N型下部电极116N的一部分，对半导体衬底101的第二电容元件形成区域C2有选择地注入P型杂质形成P型下部电极116N的一部分。接下来，在半导体衬底101的主面上，由化学气相沉积(CVD)法，沉积由氧化铪(HfO2)形成的栅极绝缘膜103及电容绝缘膜113。接下来，通过化学气相沉积法，在半导体衬底101上，使N型电场效应晶体管形成区域T1及P型电场效应晶体管形成区域T2中介入栅极绝缘膜103，还有，使第一电容元件形成区域C1及第二电容元件形成区域C2中介入电容绝缘膜113，顺次沉积膜厚分别为50nm的聚晶硅膜114、和由氧化硅(SiO2)形成的保护绝缘膜115。其后，利用平板印刷法，图案保护绝缘膜115及聚晶硅膜114，在N型及P型的各电场效应晶体管形成区域T1、T2中，形成栅极长度相互不同的第一及第二栅极电极图案和栅极长度相互不同的第三及第四栅极电极图案。在第一及第二各电阻元件形成区域R1、R2中，形成宽度相互不同的第一及第二电阻体图案和宽度相互不同的第三及第四电阻体图案。在第一及第二电容元件形成区域C1、C2中，形成宽度相互不同的第一及第二上部电极图案各宽度相互不同的第三及第四上部电极图案。接下来，分别在N型电场效应晶体管形成区域T1中形成N型源极漏极区域106N的一部分，在第一电容元件形成区域C1中形成N型下部电极116N的一部分。其后，分别在P型电场效应晶体管形成区域T2中形成P型源极漏极区域106P的一部分，在第二电容元件形成区域C2中形成P型下部电极116P的一部分。尚，不过问N型杂质离子的注入工序和P型杂质离子的注入工序的注入顺序。接下来，在各聚晶硅膜114及保护绝缘膜115的两侧面上分别形成内侧壁105。其后，以保护绝缘膜115及内侧壁105为掩模，形成N型源极漏极区域106N的残留部和N型下部电极116N的残留部，接下来，形成P型源极漏极区域106P的残留部和P型下部电极116P的残留部。其后，用镍(Ni)等对N型源极漏极区域106N、P型源极漏极区域106P、N型下部电极116N及P型下部电极116P的暴露面进行硅化物化亦可。其后，通过化学气相沉积法，在半导体衬底101上，以覆盖各保护绝缘膜115及内侧壁105的形式，沉积例如由氧化硅形成层间绝缘膜107，然后通过对沉积的层间绝缘膜107进行例如化学机械研磨(CMP)法平整，露出各保护绝缘膜115。
接下来，如图10(a)至10(c)所示，通过例如湿蚀刻，除去各电场效应晶体管形成区域T1、T2、各电阻元件形成区域R1、R2以及各电容元件形成区域C1、C2中的各聚晶硅膜114上的保护绝缘膜115，露出位于保护绝缘膜115下侧的聚晶硅膜114。这时，各内侧壁105的上表面的高差，在后续工序中通过沉积硅化物用金属膜的膜厚予以增大。尚，第二实施方式中也是，取代将保护绝缘膜115沉积到聚晶硅膜114上而直接沉积层间绝缘膜107，用化学机械研磨法等露出聚晶硅膜114的上表面后，通过蚀刻露出的层间绝缘膜107而除去，形成与内侧壁105上端部之间的阶梯亦可。
接下来，如图11(a)至图11(c)所示，通过平板印刷法，形成掩盖N型电场效应晶体管形成区域T1、第一电阻元件形成区域R1及第一电容元件形成区域C1的掩模第一抗蚀膜119，然后以形成的第一抗蚀膜119为掩模，对P型电场效应晶体管形成区域T2、第二电阻元件形成区域R2及第二电容元件形成区域C2的各聚晶硅膜114进行用氯气(Cl2)或卤化氢为主要成份的蚀刻气体的干蚀刻，得到厚度为25nm的聚晶硅膜114。
接下来，如图12(a)至图12(c)所示，通过灰化(ashing)除去第一抗蚀膜119后，通过飞溅法，在包含露出的内侧壁105及聚晶硅膜114、114a的层间绝缘膜107上，沉积例如膜厚为30nm的镍(Ni)构成的金属膜108。在此，如前所述，金属膜108的沉积，因为一般地阶梯覆盖性(step coverage)低，所以，不依赖于聚晶硅膜114、114a的大小，在金属膜108中各聚晶硅膜114、114a的上侧部分形成内侧壁105一侧高且中央部低的断面凹状的槽。这个凹形槽的宽度，对应于聚晶硅膜114、114a的大小(平面尺寸)通过自我调整决定。接下来，在金属膜108的整个面上，作为掩模形成用部件由涂布(spin coat)法形成有机材料构成的第二抗蚀膜129。在此，作为掩模形成用材料使用了抗蚀材料，但是，也可以使用绝缘性材料等其他材料。
接下来，如图13(a)至图13(c)所示，对形成了的第二抗蚀膜129进行回蚀刻，在金属膜108中分别露出各内侧壁105。这时，金属膜108中位于各聚晶硅膜114、114a的上侧部分的凹形槽部分的宽度，对应于各聚晶硅膜114、114a的平面尺寸通过自我调整而决定，由此，该凹形槽部分中剩余的抗蚀材料的宽度尺寸也由自我调整决定。尚，这时，金属膜108，也剩在N型及P型的各源极漏极区域106N、106P、N型及P型的各下部电极116N、116P以及元件隔离区域102的上侧，但是，每一个都介于层间绝缘膜107，所以，不会产生源极漏极区域106N、106P以及下部电极116N、116P被过于硅化物化的问题。还有，在此也是，金属膜108中露出各内侧壁105的上侧部分的方法使用了回蚀刻法，但是，除此以外的方法，例如用化学机械研磨法亦可。
接下来，如图14(a)至图14(c)所示，以被回蚀刻了的第二抗蚀膜129为掩模，用例如硫酸和过氧化氢水的混合溶液对金属膜108进行湿蚀刻。这个蚀刻，进行到金属膜108中的各内侧壁105的上端部分露出的程度。这时，从后续工序中硅化物化反应的控制性的观点，因为例如N型电场效应晶体管形成区域T1、第一电阻元件形成区域R1及第一电容元件形成区域C1，是聚晶硅膜114和金属膜108的膜厚比的值对硅化物的组成影响大的区域，所以最好的是将金属膜108蚀刻到第二抗蚀膜129的底面为止。对此，在P型电场效应晶体管形成区域T2、第二电阻元件形成区域R2及第二电容元件形成区域C2中，各聚晶硅膜114a的厚度减小的部分，它上面的金属膜108的厚度大，所以，在第二抗蚀膜129侧面的下部剩余金属膜108没有特别的影响。
接下来，如图15(a)至图15(c)所示，用灰化(ashing)等除去第二抗蚀膜129。由此，当第二抗蚀膜129中使用了有机材料的情况下，会在后续工序中的热处理等中变成杂质，所以，除去第二抗蚀膜129是必要的。然而，取代第二抗蚀膜129由硅氧化膜等的硬质掩模的情况下，该硬质掩模并非一定要除去。接下来，对半导体衬底101，通过例如急速热处理(RTA)法，在400℃的氮气环境中进行热处理，通过在各聚晶硅膜114、114a和金属膜108之间引起硅化物化反应，硅化物化各聚晶硅膜114、114a整体。由此，在半导体衬底101上的N型电场效应晶体管形成区域T1、第一电阻元件形成区域R1以及第一电容元件形成区域C1中，形成均具有组成为硅化镍(NiSi)的全硅化物化构造的，且栅极长度相互不同的第一栅极电极14T1及第二栅极电极14T2，宽度相互不同的第一电阻体14R1及第二电阻体14R2，和宽度相互不同的第一上部电极14C1及第二上部电极14C2。另一方面，在P型电场效应晶体管形成区域T2、第二电阻元件形成区域R2以及第二电容元件形成区域C2中，形成均具有组成为硅化三镍(Ni3Si)的全硅化物化构造的，且栅极长度相互不同的第三栅极电极14T3及第四栅极电极14T4，宽度相互不同的第三电阻体14R3及第四电阻体14R4，和宽度相互不同的第三上部电极14C3及第四上部电极14C4。
作为第二实施方式的特征，在硅化物化工序中，因为除去了内侧壁105上侧的金属膜108，该金属膜108在各聚晶硅膜114、114a上分别独立存在。为此，从内侧壁105的上侧及其附近就不会过多地提供给聚晶硅膜114、114a过多的金属。因此，聚晶硅膜114、114a和金属膜108的反应可能的体积比，也就不再依存于各栅极电极14T1至14T4等的栅极长度，也就是平面尺寸。也就是，各聚晶硅膜114、114a和金属膜108的反应可能的体积比，由如图10及图11所示工序所露出的聚晶硅膜114、114a，和由图12所示工序沉积的金属膜108两者的厚度决定，基本能够成为一定。由此，即便是各个相互之间平面尺寸不同的栅极电极14T1、14T2及14T3、14T4，电阻体14R1、14R2及14R3、14R4以及上部电极14C1、14C2及14C3、14C4，对于它们的每一个都能够实现组成均匀的全硅化物化构造。尚，这时，由于独立的各金属膜108的栅极长度方向(宽度方向)的断面形状为凹状，所以，各栅极电极14T3、14T4，电阻体14R3、14R4以及上部电极14C3、14C4的栅极长度方向(宽度方向)的断面形状也成为凹状。尚，N型及P型的各源极漏极区域106N、106P、N型及P型的各下部电极116N、116P以及元件隔离区域102上方所沉积的金属膜108，由于介于层间绝缘膜107而不起硅化物化反应。
再有、第二实施方式，将例如P型电场效应晶体管形成区域T2的栅极电极形成用聚晶硅膜114a的厚度，在图11(a)所示的工序中减小到比N型电场效应晶体管形成区域T1的栅极电极形成用聚晶硅膜114的厚度小。为此，相对于金属膜108的聚晶硅膜114a的体积比，比N型电场效应晶体管形成区域T1高。这时因为，在电阻元件形成区域R1、R2及电容元件形成区域C1、C2中也是一样。其结果，在金属膜108中使用镍(Ni)的情况下，在N型电场效应晶体管形成区域T1、第一电阻元件形成区域R1以及第一电容元件形成区域C1中，在全硅化物化构造中形成了硅化镍(NiSi)，另一方面，在P型电场效应晶体管形成区域T2、第二电阻元件形成区域R2以及第二电容元件形成区域C2中，在全硅化物化构造中形成硅化三镍(Ni3Si)，所以能够同时形成组成相同的全硅化物化构造。
接下来，如图16(a)至图16(c)所示，将剩余在N型源极漏极区域106N及P型源极漏极区域106P等上方未反应金属膜108，通过例如硫酸和过氧化氢水的混合溶液的蚀刻除去。其后，全硅化物化了的包含各栅极电极14T1至14T4的层间绝缘膜107上沉积上层层间绝缘膜，形成接线柱孔及布线。
通过以上的说明，根据第二实施方式所涉及的半导体装置的制造方法，通过使内侧壁105和栅极电极形成用各聚晶硅膜114、114a之间形成阶梯，在聚晶硅膜114上沉积金属膜108之际，对应于在栅极电极等的宽度尺寸通过自我调整能够形成具有宽度的凹形槽。为此，对应于栅极电极、电阻元件及上部电极各自的平面尺寸的抗蚀膜，在此，通过自我调整能够在金属膜108上形成第二抗蚀膜129。其结果，能够使由硅化镍(NiSi)全硅化物化了的第一及第二各栅极电极14T1、14T2，第一及第二各电阻元件14R1、14R2以及第一及第二各上部电极14C1、14C2的组成，不受它们的尺寸(平面尺寸)的影响成为相同的组成。再有，还能同时形成N型电场效应晶体管111、121，P型电场效应晶体管112、122，电阻体211、221、212、222以及电容元件311、321、312、322。
(第二实施方式的一个变形例)
参照附图说明本发明的第二实施方式的一个变形例。
图17(a)至图17(c)，表示本发明第二实施方式的一个变形例所涉及的半导体装置的剖面构成。在图17中，与图8所示构成部件为相同构成部件的标注相同的符号并省略说明。
如图17所示，本变形例所涉及的半导体装置，N型电场效应晶体管形成区域T1、第一电阻元件形成区域R1、第一电容元件形成区域C1上各自形成的第一及第二各栅极电极14T1、14T2，第一及第二各电阻元件14R1、14R2以及第一及第二各上部电极14C1、14C2的各上部，具有形成在栅极长度方向(宽度方向)的中央部的凹形槽。
接下来，说明本变形例所涉及的制造方法与第二实施方式所涉及的制造方法的不同点。
在图14(a)至图14(c)所示的蚀刻金属膜108中内侧壁105的上侧部分的工序中，不将N型电场效应晶体管形成区域T1、第一电阻元件形成区域R1、第一电容元件形成区域C1上沉积的金属膜108蚀刻到第二抗蚀膜129的底面，只蚀刻到在第二抗蚀膜129的侧面下部剩余金属膜108的程度。也就是，除去第二抗蚀膜129时，各聚晶硅膜114、114a上的金属膜上表面上的断面凹形槽是根据第二抗蚀膜的底部而形成。但是，这时，金属膜108的内侧壁105的上侧部分就必须除去。由此，通过其后的硅化物化工序，第一及第二各栅极电极14T1、14T2，第一及第二各电阻元件14R1、14R2以及第一及第二各上部电极14C1、14C2的各上部分别能够形成凹形槽。
尚，本发明的第一实施方式、第二实施方式以及第二实施方式的一个变形例所涉及的各半导体装置不过只是一例，本发明，不为上述各实施方式所表示的半导体装置的构成所限制。
—产业上的利用可能性—
本发明所涉及的半导体装置及其制造方法，具有得到均匀的全硅化物化构造的效果，特别是对含有全硅化物化栅极电极的电场效应晶体管的半导体装置及其制造方法等是有用的。

Claims (19)

1.一种半导体装置，包括具有第一栅极电极的第一电场效应晶体管及具有第二栅极电极的第二电场效应晶体管，其特征为：
上述第一栅极电极及第二栅极电极，各自由金属全硅化物化，且栅极长度相互不同，
在上述第一栅极电极的上部，形成了周围高且栅极长度方向的中央部低的凹形槽，
上述凹形槽，具有依赖于上述第一栅极电极的栅极长度的宽度尺寸。
2.根据权利要求1所述的半导体装置，其特征为：
在上述第二栅极电极的上部，形成了周围高且栅极长度方向的中央部低的凹形槽。
3.根据权利要求1或2所述的半导体装置，其特征为：
上述第一栅极电极的栅极长度，比上述第二栅极电极的栅极长度长。
4.根据权利要求1或2所述的半导体装置，其特征为：
上述第一栅极电极和上述第二栅极电极的金属组成比相同。
5.根据权利要求1或2所述的半导体装置，其特征为：
上述第一电场效应晶体管及第二电场效应晶体管，为N型电场效应晶体管。
6.根据权利要求1或2所述的半导体装置，其特征为：
上述第一电场效应晶体管及第二电场效应晶体管，为P型电场效应晶体管。
7.根据权利要求6所述的半导体装置，其特征为：
还包括具有第三栅极电极的第三电场效应晶体管及具有第四栅极电极的第四电场效应晶体管，另外
上述第三电场效应晶体管及第四电场效应晶体管，为N型电场效应晶体管，
上述第三栅极电极及第四栅极电极，各自由金属全硅化物化，且栅极长度相互不同，
在上述第三栅极电极及第四栅极电极的上部，栅极长度方向的中央部形成为高凸状部。
8.根据权利要求6所述的半导体装置，其特征为：
还包括具有第三栅极电极的第三电场效应晶体管及具有第四栅极电极的第四电场效应晶体管，另外
上述第三电场效应晶体管及第四电场效应晶体管，为N型电场效应晶体管，
上述第三栅极电极及第四栅极电极，各自由金属全硅化物化，且栅极长度相互不同，
在上述第三栅极电极及第四栅极电极的上部，周围部高且栅极长度方向的中央部形成为低的凹形槽。
9.根据权利要求7或8所述的半导体装置，其特征为：
上述第三栅极电极和第四栅极电极的金属组成比相同。
10.根据权利要求7或8所述的半导体装置，其特征为：
上述第一栅极电极及第二栅极电极的金属组成比，比第三栅极电极和第四栅极电极的金属组成比高。
11.根据权利要求1或2所述的半导体装置，其特征为：
还包括由上述金属全硅化物化的，上部形成了周围部高且宽度方向中央部低的凹形槽的电阻元件。
12.根据权利要求1或2所述的半导体装置，其特征为：
还包括由上述金属全硅化物化的，具有形成了周围部高且宽度方向中央部低的凹形槽的上部电极的电容元件。
13.一种半导体装置的制造方法，上述半导体装置包括具有第一栅极电极的第一电场效应晶体管及具有第二栅极电极的第二电场效应晶体管，其特征为：
包括：
工序a，在半导体区域上，形成由硅构成的，栅极长度相互不同的第一栅极电极及第二栅极电极，
工序b，在上述第一硅栅极电极及第二硅栅极电极的侧面上形成绝缘性内侧壁，
工序c，在上述第一硅栅极电极及第二硅栅极电极的露出的上表面上形成比内侧壁的上端部低的阶梯，
工序d，在上述工序c之后，至少在上述内侧壁、第一硅栅极电极及第二硅栅极电极上形成金属膜，
工序e，选择除去上述金属膜中上述内侧壁的上侧部分，
工序f，在上述工序e之后，通过对上述金属膜进行热处理，形成由上述第一硅栅极电极及第二硅栅极电极被上述金属膜全硅化物化了的上述第一栅极电极及第二栅极电极。
14.根据权利要求13所述的半导体装置的制造方法，其特征为：
上述工序f中，上述第一栅极电极及第二栅极电极的各上部，形成周围高且栅极长度方向的中央部低的凹形槽。
15.根据权利要求13或14所述的半导体装置的制造方法，其特征为：
工序a，包含在上述第一硅栅极电极及第二硅栅极电极的上表面上形成第一保护绝缘膜及第二保护绝缘膜的工序，
工序b中，在上述第一保护绝缘膜及第二保护绝缘膜的侧面上也形成内侧壁，
工序c中，通过除去上述第一保护绝缘膜及第二保护绝缘膜，形成上述阶梯。
16.根据权利要求15所述的半导体装置的制造方法，其特征为：
工序c，包含在除去上述第一保护绝缘膜及第二保护绝缘膜后，蚀刻上述第一硅栅极电极及第二硅栅极电极的上部的工序。
17.根据权利要求13或14所述的半导体装置的制造方法，其特征为：
工序e包含工序e1和工序e2，
上述工序e1，在上述金属膜上形成保护膜，对形成的上述保护膜进行回蚀刻，使上述金属膜中的上述内侧壁的上侧部分从上述保护膜中分别露出，
上述工序e2，以上述保护膜为掩模，通过对上述金属膜进行蚀刻，除去上述金属膜中的上述内侧壁的上侧部分。
18.根据权利要求13或14所述的半导体装置的制造方法，其特征为：
还包括工序g，在上述工序a之前，于上述半导体区域上有选择地形成元件隔离区域，
上述工序a，包含在上述元件隔离区域上形成由上述硅构成的硅电阻体的工序，
上述工序b，包含在上述硅电阻体的侧面上形成内侧壁的工序，
上述工序c，包含形成上述硅电阻体露出的上表面比上述内侧壁的上端部低的阶梯的工序，
上述工序d，包含在上述硅电阻体上形成上述金属膜的工序，
上述工序e，包含除去上述金属膜中的上述硅电阻体的内侧壁上侧部分的工序，
上述工序f，包含形成上述硅电阻体由上述金属膜全硅化物化的电阻元件的电阻体的工序。
19.根据权利要求13或14所述的半导体装置的制造方法，其特征为：
上述工序a，包含在上述半导体区域上，形成由上述硅构成的硅上部电极的工序，
上述工序b，包含在上述硅上部电极的侧面上形成上述内侧壁的工序，
上述工序c，包含形成上述硅上部电极露出的上表面比上述内侧壁的上端部低的阶梯的工序，
上述工序d，包含在上述硅上部电极上形成上述金属膜的工序，
上述工序e，包含除去上述金属膜中的上述硅上部电极内侧壁的上侧部分的工序，
上述工序f，包含形成上述硅上部电极由上述金属膜全硅化物化的电容元件的上部电极的工序。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681290A (zh) * 2012-09-26 2014-03-26 中芯国际集成电路制造(上海)有限公司 硅化物的形成方法
CN103794480A (zh) * 2012-10-29 2014-05-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103928308A (zh) * 2013-01-11 2014-07-16 中芯国际集成电路制造(上海)有限公司 具有不同长度的晶体管栅极阵列及其制作方法
CN105280486A (zh) * 2014-07-23 2016-01-27 联华电子股份有限公司 金属栅极结构的制作方法
CN109411413A (zh) * 2017-08-16 2019-03-01 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090241027A1 (en) * 2008-03-18 2009-09-24 Dapeng Gao Handheld electronic device and associated method for improving typing efficiency on the device
US8294216B2 (en) 2008-08-14 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrating the formation of I/O and core MOS devices with MOS capacitors and resistors
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
JP2012004372A (ja) * 2010-06-17 2012-01-05 Panasonic Corp 半導体装置及びその製造方法
US8896030B2 (en) 2012-09-07 2014-11-25 Intel Corporation Integrated circuits with selective gate electrode recess
CN106575027B (zh) * 2014-07-31 2020-03-06 麦克赛尔株式会社 摄像装置及其被摄体跟踪方法
US10395981B2 (en) * 2017-10-25 2019-08-27 Globalfoundries Inc. Semiconductor device including a leveling dielectric fill material
US10410854B2 (en) * 2017-12-28 2019-09-10 Globalfoundries Singapore Pte. Ltd. Method and device for reducing contamination for reliable bond pads
US11133226B2 (en) * 2018-10-22 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. FUSI gated device formation

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4440080B2 (ja) * 2004-11-12 2010-03-24 株式会社東芝 半導体装置およびその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681290A (zh) * 2012-09-26 2014-03-26 中芯国际集成电路制造(上海)有限公司 硅化物的形成方法
CN103681290B (zh) * 2012-09-26 2016-08-03 中芯国际集成电路制造(上海)有限公司 硅化物的形成方法
CN103794480A (zh) * 2012-10-29 2014-05-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103794480B (zh) * 2012-10-29 2016-06-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103928308A (zh) * 2013-01-11 2014-07-16 中芯国际集成电路制造(上海)有限公司 具有不同长度的晶体管栅极阵列及其制作方法
CN103928308B (zh) * 2013-01-11 2016-08-03 中芯国际集成电路制造(上海)有限公司 具有不同长度的晶体管栅极阵列及其制作方法
CN105280486A (zh) * 2014-07-23 2016-01-27 联华电子股份有限公司 金属栅极结构的制作方法
CN109411413A (zh) * 2017-08-16 2019-03-01 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN109411413B (zh) * 2017-08-16 2020-11-27 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

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