CN1155072C - 具有沟槽隔离结构的半导体器件及其制造方法 - Google Patents
具有沟槽隔离结构的半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN1155072C CN1155072C CNB981147836A CN98114783A CN1155072C CN 1155072 C CN1155072 C CN 1155072C CN B981147836 A CNB981147836 A CN B981147836A CN 98114783 A CN98114783 A CN 98114783A CN 1155072 C CN1155072 C CN 1155072C
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- layer
- isolated groove
- remaining
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 238000002955 isolation Methods 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims description 62
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000010410 layer Substances 0.000 claims abstract description 360
- 239000000758 substrate Substances 0.000 claims abstract description 80
- 239000011229 interlayer Substances 0.000 claims abstract description 61
- 238000005530 etching Methods 0.000 claims abstract description 19
- 125000006850 spacer group Chemical group 0.000 claims description 66
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 58
- 238000005260 corrosion Methods 0.000 claims description 55
- 230000007797 corrosion Effects 0.000 claims description 49
- 238000005516 engineering process Methods 0.000 claims description 41
- 239000000377 silicon dioxide Substances 0.000 claims description 29
- 238000010276 construction Methods 0.000 claims description 28
- 239000012212 insulator Substances 0.000 claims description 24
- 235000012239 silicon dioxide Nutrition 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 238000005498 polishing Methods 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 3
- 239000003989 dielectric material Substances 0.000 abstract 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 57
- 238000009792 diffusion process Methods 0.000 description 17
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 239000013078 crystal Substances 0.000 description 8
- 230000007547 defect Effects 0.000 description 8
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 5
- 229910052799 carbon Inorganic materials 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 239000007864 aqueous solution Substances 0.000 description 3
- 239000003518 caustics Substances 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000084 colloidal system Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
提供一种带沟槽隔离结构的半导体器件，包括半导体衬底，形成在衬底的表面区内并由第一和第二隔离介质填充的隔离沟槽，形成在衬底的表面区上覆盖隔离沟槽的层间介质层，以及形成在层间介质层上与隔离沟槽重叠的导电层。层间介质层具有位于隔离沟槽附近的接触孔。接触孔由腐蚀工艺形成。导电层通过层间绝缘层的接触孔接触并电连接到衬底的区域。
Description
本发明涉及半导体器件，特别涉及具有沟槽隔离结构的半导体器件及其制造方法。
对集成电路(IC)来说，为电隔离半导体衬底上的电子元件或器件，隔离结构是必须的。要形成隔离结构，通常使用两种隔离技术。
在第一种隔离技术中，通过公知的硅局部氧化(LOCOS)法，隔离介质形成在半导体衬底的主表面上。隔离介质通常由具有需要的隔离区图形的厚二氧化硅(SiO2)层制成。
在第二种隔离技术中，形成隔离介质填充半导体衬底的表面区域内形成的沟槽。沟槽具有需要的隔离区图形，并填充有隔离介质，由此构成沟槽隔离结构。隔离介质通常由SiO2层制成。
带沟槽隔离结构的常规半导体器件显示在图1中。
在图1中，隔离沟槽102形成在单晶硅衬底101的表面区域内。沟槽102由隔离介质103填充。通常使用SiO2作为隔离介质103。
导电类型与衬底101相反的扩散区111形成在衬底101的表面区内。扩散区111的端部与隔离介质103的相对边接触。
层间绝缘层110形成在衬底101的表面区上，覆盖扩散区111和隔离介质103。层间绝缘层110有未覆盖扩散区111的接触孔114’。
金属布线层109形成在层间绝缘层110上，与扩散区111和隔离沟槽102重叠。布线层109通过层间绝缘层110的接触孔114’接触并电连接到下面的扩散区111。
设计接触孔114’的位置仅未覆盖扩散区111，换句话说，接触孔114’没有与隔离介质103接触。接触孔114’的设计正确位置由图1中的标号114指示。
当接触孔114’的位置偏离它的正确位置114时，层间绝缘层110上的布线层109往往会通过层间绝缘层110的接触孔114’和隔离介质103的开口115在接触区112与衬底101接触，如图1所示。这是由于隔离沟槽102，以及隔离介质103具有垂直壁所引起的，这与使用LOCOS法的隔离结构不同。
因此，存在由接触孔114’的位置错误引起布线层109和衬底101之间流动漏电流的问题。
图2示出了布线层109和衬底101之间产生漏电流的另一个原因。为简化说明，图2中与图1相同的元件采用了相同的标号，并省略了层间介质层110和金属布线层109。
在图2中，填充隔离沟槽102的隔离介质103由大应力的材料制成，例如氮化硅(Si3N4)。热处理后，晶体缺陷区113往往会在隔离介质103与衬底101和扩散区111的界面产生。晶体缺陷区113会引起上述在扩散区111和衬底101之间产生漏电流的问题。
分别在1992年和1993年公开的日本待审专利公开No.4-27141和5-299497中公开了其它相关的常规沟槽隔离结构。
因此，本发明的目的是提供一种具有沟槽隔离结构的半导体器件，其中不会发生以上介绍的漏电流问题。
本发明的另一目的是提供一种具有沟槽隔离结构的半导体器件的制造方法，其中不会发生以上介绍的漏电流问题。
从下面的描述中，本领域的技术人员将清楚以上及其它未具体提出的目的。
根据本发明的第一方案，提供一种半导体器件，包括半导体衬底，形成在衬底的表面区内并由第一和第二隔离介质填充的隔离沟槽，形成在衬底的表面区上覆盖隔离沟槽的层间介质层，以及形成在层间介质层上与隔离沟槽重叠的导电层。
层间介质层具有位于隔离沟槽附近的接触孔。接触孔由腐蚀工艺形成。
导电层通过层间介质层的接触孔接触并电连接到衬底的区域。
第一隔离介质作为原绝缘体。第二隔离介质作为二次绝缘体。
第一隔离介质在位于一对隔离沟槽的上端角处具有一对凹陷。第一隔离介质的一对凹陷由第二隔离介质填充。
在形成接触孔的腐蚀工艺中，第二介质比层间介质层的腐蚀速率低。
根据本发明第一方案的半导体器件，形成在衬底的表面区内的隔离沟槽由第一和第二隔离介质填充，其中第一隔离介质作为原绝缘体，第二隔离介质作为二次绝缘体。
此外，接近一对隔离沟槽的上端角的第一隔离介质的一对凹陷由第二隔离介质填充。
因此，当层间绝缘层的接触孔的位置偏离它的正确位置并且接触孔重叠于隔离沟槽时，在形成层间介质层的接触孔的腐蚀工艺期间，对隔离沟槽中的第二介质进行腐蚀。
由于在形成接触孔的腐蚀工艺中，第二介质比层间介质层的腐蚀速率低，所以第二介质很难腐蚀。
因此，防止了由于腐蚀产生的上述漏电流问题。
此外，隔离沟槽由作为原绝缘体的第一隔离介质和作为二次绝缘体的第二隔离介质填充。因此，如果具有大应力的介质(如，SiNx)作为第二隔离介质，同时具有小应力的介质作为第一隔离介质时，即使热处理后，在大应力的介质与衬底的接触区也不会产生晶体缺陷。
因此，防止了由于晶体缺陷产生的上述漏电流问题。
在根据第一方案的半导体器件的优选实施例中，第一隔离介质由二氧化硅制成，第二隔离介质由氮化硅制成。
此时，有效地显示出本发明的优点。
在根据第一方案的半导体器件的另一优选实施例中，第一隔离介质包括掩埋的半导体。掩埋的半导体没有从第一隔离介质中露出。
此时，与未形成掩埋半导体的情况相比，还有第一隔离介质的应力降低的附加优点，由此减小了热处理后晶体缺陷区的危险。
优选硅作为掩埋的半导体。
在根据第一方案的半导体器件的再一优选实施例中，第一隔离介质由相同于层间介质层的材料制成。
在此情况下，本发明的优点得以有效地体现。
根据本发明的第二方案，提供一种根据第一方案半导体器件的制造方法，包括以下步骤(a)到(l)：
(a)在半导体衬底的表面区上形成第一介质层。
(b)在第一介质层上形成第二介质层。
(c)通过所述的第一和第二介质层在衬底的表面区内形成隔离沟槽。
(d)在第二介质层上形成第三介质层覆盖隔离沟槽。隔离沟槽完全由这样形成的第三介质层填充。
(e)平面化第三介质层直到露出下面的第二介质层。隔离沟槽完全由剩余的第三介质层填充。
(f)除去第三介质层，留下第二介质层和剩余的第三介质层。
(g)除去第二介质层露出衬底的表面区，同时在隔离沟槽的一对上端角附近形成剩余的第三介质层的一对凹陷。
(h)在衬底的表面区上形成第四介质层覆盖隔离沟槽。第四介质层与隔离沟槽中剩余的第三介质层接触。
(i)除去第四隔离层露出衬底的表面区，由此用剩余的第四介质层填充第三介质层的一对凹陷。
在隔离沟槽中的剩余第三和第四介质层构成沟槽隔离结构。
隔离沟槽中剩余的第三介质层作为沟槽隔离结构的原绝缘体，隔离沟槽中剩余的第四介质层作为它的二次绝缘体。
(j)在衬底的表面区上形成层间介质层覆盖隔离沟槽。
(k)通过腐蚀在层间介质层中形成接触孔。接触孔位于隔离沟槽附近。
(l)在层间介质层上形成导电层，与隔离沟槽重叠。导电层通过层间绝缘层的接触孔接触并电连接到衬底的区域。
在形成接触孔的步骤(k)中，第四介质层的腐蚀速率低于层间介质层。
根据本发明的第二方案半导体器件的制造方法中，第一和第二介质层在半导体衬底的表面区内形成之后，隔离沟槽形成在半导体衬底的表面区内。然后，第三介质层形成在第二介质层上，接着进行平面化直到露出下面的第二介质层。因此，隔离沟槽完全由剩余的第三介质层填充。
随后，除去第二介质层后，除去第一介质层露出衬底的表面区，同时在隔离沟槽的一对上端角附近形成剩余的第三介质层的一对凹陷。
此外，剩余第三介质层的一对凹陷由第四介质层填充，从而由隔离沟槽中的剩余第三和第四介质层构成沟槽隔离结构。在形成接触孔的步骤(k)中，第四介质层具有低于层间介质层的腐蚀速率。
因此，根据第二方案的制造方法制成根据第一方案的半导体器件。
在根据第二方案方法的优选实施例中，第三介质层由二氧化硅制成，第四介质层由氮化硅制成。
此时，有效地显示出本发明的优点。
在根据第二方案方法的另一优选实施例中，通过化学/机械抛光(CMP)工艺进行平面化第三介质层的步骤(e)。
此时，步骤(e)的需要性能确保了附加优点。
在根据第二方案方法的再一优选实施例中，去除第二介质层的步骤(g)通过湿腐蚀法进行。
在此情况下，具有很容易实现剩余第三介质层凹陷对的优点。
根据本发明的第三方案，提供根据第一方案的半导体器件的另一制造方法，包括步骤(a)到(n)：
(a)在半导体衬底的表面区上形成第一介质层。
(b)在第一介质层上形成第二介质层。
(c)通过第一和第二介质层在衬底的表面区内形成隔离沟槽。
(d)在第二介质层上形成第三介质层覆盖隔离沟槽。隔离沟槽由这样形成的第三介质层局部填充。
(e)在第三介质层上形成半导体层覆盖隔离沟槽。隔离沟槽完全由第三介质层和这样形成的半导体层填充。
(f)热氧化半导体层形成二氧化硅层，同时隔离沟槽中的部分半导体层未氧化。
(g)平面化二氧化硅层和第三介质层直到露出下面的第二介质层。隔离沟槽完全由剩余的第三介质层、剩余的半导体层和剩余的二氧化硅层填充。
(h)除去二氧化硅层和第三介质层，留下第二介质层、剩余的第三介质层、剩余的半导体层和剩余的二氧化硅层。
(i)除去第二介质层露出衬底的表面区，同时在隔离沟槽的一对上端角附近形成剩余的第三介质层的凹陷对。
(j)在衬底的表面区上形成第四介质层覆盖隔离沟槽。第四介质层与隔离沟槽中剩余的第三介质层和剩余的二氧化硅层接触。
(k)除去第四隔离层露出衬底的表面区，由此用剩余的第四介质层填充第三介质层的一对凹陷。
隔离沟槽中剩余的第三和第四介质层以及剩余的二氧化硅层构成沟槽隔离结构。
隔离沟槽中剩余的第三介质层作为沟槽隔离结构的原绝缘体，隔离沟槽中剩余的第四介质层作为它的二次绝缘体。
(l)在衬底的表面区上形成层间介质层覆盖隔离沟槽。
(m)通过腐蚀，在层间介质层中形成接触孔。接触孔位于隔离沟槽附近。
(n)在层间介质层上形成导电层，与隔离沟槽重叠。导电层通过层间绝缘层的接触孔接触并电连接到衬底的区域。
在形成接触孔的步骤(m)中，第四介质层的腐蚀速率低于层间介质层。
根据本发明的第三方案半导体器件的制造方法中，除了增加了形成半导体层的步骤(e)外，基本上与第二方案制造方法的步骤相同。因此，制成了根据第一方案的具有掩埋半导体的半导体器件。
在根据第三方案方法的优选实施例中，第三介质层由二氧化硅制成，第四介质层由氮化硅制成。
此时，有效地显示出本发明的优点。
在根据第三方案方法的另一优选实施例中，通过化学机械抛光(CMP)工艺进行平面化二氧化硅层和第三介质层的步骤(g)。
此时，步骤(e)的需要性能确保了附加优点。
在根据第三方案方法的再一优选实施例中，使用形成在二氧化硅层上的光刻胶通过腐蚀工艺进行平面化二氧化硅层和第三介质层的步骤(g)。
此时，步骤(e)的需要性能确保了附加优点。
在根据第三方案的再一优选实施例中，通过使用形成于二氧化硅层上的光刻胶的腐蚀法进行二氧化硅层和第三介质层的平面化步骤(g)。
在此情况下，步骤(e)的所需性能确保了附加的优点。
优选硅作为半导体层。
在根据第三方案的再一优选实施例中，通过湿腐蚀法进行去除第二介质层的步骤(i)。
在此情况下，具有容易实现剩余第三介质层凹陷对的优点。
为了有效地施行本发明，下面参考附图进行介绍。
图1为常规半导体器件的局部剖面图，显示出沟槽隔离结构中漏电流的原因。
图2为常规半导体器件的局部剖面图，显示出沟槽隔离结构中漏电流的另一原因。
图3为根据本发明的第一实施例具有沟槽隔离结构的半导体器件的局部剖面图。
图4A到4G分别为图3的第一实施例的半导体器件的制造方法的局部剖面图。
图5A到5H分别为根据第二实施例的半导体器件的制造方法的局部剖面图。
图6A到6D分别为根据第三实施例的半导体器件的制造方法的局部剖面图。
图7为在使用CFx气体的干腐蚀工艺中，SiO2和SiNx的腐蚀速率与碳量之间的关系图。
下面参考附图详细介绍本发明的优选实施例。
第一实施例
图3为根据本发明的第一实施例具有沟槽隔离结构的半导体器件。
在图3中，矩形剖面的隔离沟槽2形成在单晶硅衬底1的表面区域内。沟槽2沿衬底1的主表面延伸以定义活性区域，其宽度为0.3μm，深度为0.5μm。
沟槽2由不同的隔离介质3和8填充。隔离介质3具有位于隔离沟槽2一对上端角2a附近的一对凹陷7。凹陷对7延上端角对2a延伸，且由它们填充隔离介质8。这里，隔离介质3和8分别由SiO2和SiNx制成。
导电类型与衬底1相反的扩散区11形成在衬底1的表面区内。扩散区11的端部与隔离沟槽2的相对边接触。
层间绝缘层10形成在衬底1的表面区上，覆盖扩散区11和隔离介质3和8。层间绝缘层10具有未覆盖扩散区11的接触孔14’。此处，层间绝缘层10由SiO2制造。
金属布线层9形成在层间绝缘层10上，与扩散区11和隔离沟槽2重叠。布线层9通过层间绝缘层10的接触孔14’接触并电连接到下扩散区11。
设计接触孔14’的位置，使之仅露出扩散区11，换句话说，接触孔14’没有与隔离介质3和8接触。所设计的接触孔14’的正确位置由图3中的标号14指示。
根据本发明第一方案的半导体器件，在衬底1的表面区内形成的隔离沟槽2由隔离介质(SiO2)3和隔离介质(SiNx)8填充，其中隔离介质3作为原绝缘体，隔离介质8作为二次绝缘体。
此外，位于隔离沟槽2的一对上端角2a附近的隔离介质(SiO2)3的一对凹陷7由隔离介质(SiNx)8填充。
因此，当层间绝缘层10的接触孔14’的位置由于在制造过程次序中的位置和/或空间的偏差偏离它的正确位置14并且因此接触孔14’重叠隔离沟槽2时，在形成层间介质层(SiO2)10的接触孔14’的腐蚀工艺期间，在隔离沟槽2中对隔离介质(SiNx)8进行腐蚀。
由于在形成层间介质层(SiO2)10的接触孔14’的腐蚀工艺中，隔离介质(SiNx)8比层间介质层(SiO2)10的腐蚀速率低，所以隔离介质层(SiNx)8很难腐蚀。
因此，防止了由于腐蚀产生的上述漏电流问题。
此外，隔离沟槽2由作为原绝缘体的隔离介质(SiO2)3和作为二次绝缘体的隔离介质(SiNx)8填充。因此，几乎沟槽2的所有部分由小应力的隔离介质(SiO2)3填充，沟槽2的小部分由大应力的隔离介质(SiNx)8填充。因此，即使热处理后，隔离介质(SiNx)8与衬底1的接触区没有产生晶体缺陷。
因此，防止了由于晶体缺陷发生的上述漏电流问题。
隔离介质(SiO2)3的凹陷对7的宽度根据制造工艺次序中的位置和/或空间偏差决定。
接下来，参考图4A到4G介绍图3的第一实施例的半导体器件的制造方法。
首先，在半导体衬底1的表面区上形成厚度为10nm的衬垫SiO2层5。然后，在衬垫SiO2层5形成厚度为30nm的衬垫SiNx层6。
通过通常的光刻和腐蚀工艺在半导体衬底1的表面区内，经衬垫SiO2层5和SiNx层6形成深为0.3μm，宽为0.5μm的隔离沟槽2，如图4A所示。
之后，通过化学汽相淀积(CVD)工艺，在衬垫SiNx层6上淀积厚度为0.2μm的SiO2层3，覆盖隔离沟槽2。隔离沟槽2完全由这样淀积的SiO2层3填充，如图4B所示。
通过CMP工艺平面化SiO2层3，直到露出下面的衬垫SiNx层6。抛光后的SiO2层3的厚度设定为0.15μm。这样如图4C所示，剩余的衬垫SiNx层6的表面被平面化，而同时隔离沟槽2完全由剩余的SiO2层3填充。
由于对SiO2层3的这种CMP工艺条件被最优化，SiNx层6几乎没有被抛光。例如，如果用常规的胶体硅进行CMP工艺，则所得到的SiO2的选择性约为SiNx的10倍。
通过使用磷酸的热水溶液的湿腐蚀工艺除去衬垫SiNx层6。在该工艺期间，衬垫SiO2层5和沟槽2中剩余的SiO2层3未腐蚀。该阶段的状态显示在图4D中。在该阶段，沟槽2中剩余的SiO2层3的上部从衬垫层5中伸出。
通过使用磷酸的稀释水溶液的湿腐蚀工艺除去衬垫SiO2层5，露出衬底1的表面区。在该工艺期间，衬垫SiO2层5被完全腐蚀，而同时，沟槽2中剩余的SiO2层3局部腐蚀，在剩余的SiO2层3中得到一对凹陷7。深度约为0.03μm的凹陷7对位于隔离沟槽2的一对上端角2a处。
随后，通过CVD工艺在衬底1的表面区上淀积SiNx层8，覆盖隔离沟槽2，如图4F所示。SiNx层8与隔离沟槽2中剩余的SiO2层3接触。凹陷7对由SiNx层8填充。
通过如等离子辅助的腐蚀工艺等的干腐蚀工艺除去SiNx层8，露出衬底1的表面区。因此，位于隔离沟槽2的一对上端角2a附近的剩余SiO2层的一对凹陷7由剩余的SiNx层8填充，如图4G所示。
隔离沟槽2中剩余的SiO2层3和SiNx层8构成沟槽隔离结构。
隔离沟槽2中剩余的SiO2层3作为沟槽隔离结构的原绝缘体，隔离沟槽2中剩余的SiNx层8作为它的二次绝缘体。
之后，通过通常的工艺，层间介质层(SiO2)10形成在衬底1的表面区，覆盖隔离沟槽2。
通过使用CFx气体作为腐蚀剂的干腐蚀工艺，在层间介质层(SiO2)10中形成接触孔14’。在该腐蚀工艺中，SiNx层8的腐蚀速率低于层间介质层(SiO2)10的腐蚀速率。接触孔14’位于隔离沟槽2附近。
图7示出了使用CFx气体作为腐蚀剂的干腐蚀工艺中，SiO2和SiNx的腐蚀速率与碳量之间的关系，该关系基于本发明人的实验结果。
从图7中可以看出，当氟化碳(CFx)作为腐蚀气体时，根据CFx的碳量改变SiO2和SiNx的腐蚀速率。具体地，即使CFx的碳量改变，SiO2腐蚀速率的变化在很窄的范围内(即几乎是常数)。另一方面，随着CFx的碳量增加，SiNx的腐蚀速率降低。SiO2和SiNx的腐蚀速率差异适用于接触孔14’的腐蚀工艺。
虽然未显示在图7中，但本发明人的实验结果显示，当使用氟化碳(CFx)作为腐蚀气体时，SiO2腐蚀速率约为SiNx的腐蚀速率的十倍。
因此，如果接触孔14’的位置偏离它的正确位置14时，层间绝缘层10上的布线层9通过层间绝缘层10的接触孔14’接触隔离沟槽2，对SiNx层8的腐蚀作用使腐蚀速率低于SiO2层10的腐蚀速率，如图3所示。
该工艺之后，用常规金属沉积和图形方法，在层间绝缘层10上形成金属布线层9与隔离沟槽2重叠。布线层9通过层间绝缘层10的接触孔14’接触并电连接到下面的扩散区11。
由此制成图3的第一实施例具有沟槽隔离结构的半导体器件。
第二实施例
以下面的方式制造根据本发明第二实施例具有沟槽隔离结构的半导体器件。
首先，以第一实施例相同的工艺步骤制成图5A所示的状态。
特别地，厚度为7nm的衬垫SiO2层5形成于半导体衬底1的表面区上。然后，衬垫SiNx层6(厚度为20nm)形成于衬垫SiO2层5上。
宽度为0.2μm，深为0.4μm的隔离沟槽2然后通过常规光刻和腐蚀方法，经衬垫SiO2层5和SiNx层6形成于衬底1的表面区内，如图5A所示。
接下来，通过CVD工艺在衬垫SiNx层6上淀积厚度为0.15μm的SiO2层3，覆盖隔离沟槽2。隔离沟槽2由这样淀积的SiO2层3局部填充，如图5B所示。
通过CVD工艺在SiO2层3上淀积厚度为0.05μm的多晶硅层4。在900℃的温度下对多晶硅层4热处理进行氧化，产生SiO2层16。在该工艺期间，沟槽2中的部分多晶硅层4未氧化。该阶段的状态显示在图5C中。
下面的步骤基本上与第一实施例的相同。
具体地，通过CMP工艺抛光SiO2层3和16以及剩余的多晶硅层4，直到露出下面的衬垫SiNx层6。对SiO2层3和16进行最优化的CMP工艺条件。抛光的SiO2层3厚度设定为0.15μm。这样，如图5D所示，剩余衬垫SiNx层6的表面被平面化，同时，隔离沟槽2完全用剩余SiO2层3和16，以及剩余多晶层4填充。在此阶段，隔离沟槽2完全由剩余的SiO2层3和16以及剩余的多晶硅层4填充，如图5D所示。
进而，通过使用磷酸的热水溶液的湿腐蚀工艺除去衬垫SiNx层6。在该工艺期间，衬垫SiO2层5和沟槽2中剩余的SiO2层3和16未腐蚀。该阶段的状态显示在图5E中。在该阶段，沟槽2中剩余的SiO2层3和16的上部从衬垫SiO2层5中伸出。
通过使用磷酸的稀释水溶液的湿腐蚀工艺除去衬垫SiO2层5，露出衬底1的表面区。在该工艺期间，局部腐蚀剩余的SiO2层3和16，在剩余的SiO2层3中得到一对凹陷7，如图5F所示。一对凹陷7位于隔离沟槽2的一对上端角2a附近处，其深度约为0.02μm。
随后，通过CVD工艺在衬底1的表面区上淀积SiNx层8，其厚度为0.04μm，覆盖隔离沟槽2，如图5G所示。SiNx层8与隔离沟槽2中剩余的SiO2层3和16以及剩余的多晶硅层4接触。凹陷7对由SiNx层8填充。
其后，通过如等离子辅助的腐蚀工艺等的干法腐蚀工艺除去SiNx层8，露出衬底1的表面区。因此，剩余的SiO2层3的凹陷7对由剩余的SiNx层8填充，其位于隔离沟槽2的一对上端角2a附近，如图5H所示。
隔离沟槽2中剩余的SiO2层3和16、剩余的SiNx层8以及剩余的多晶硅层4构成沟槽隔离结构。
隔离沟槽2中剩余的SiO2层3和16作为沟槽隔离结构的原绝缘体，隔离沟槽2中剩余的SiNx层8作为它的二次绝缘体。
下面的工艺步骤与第一实施例中的相同，在这里省略了介绍。
由此制成根据第二实施例具有沟槽隔离结构的半导体器件。
根据第二实施例的半导体器件，不象示于图3的第一实施例，多晶硅层4掩埋在沟槽2的SiO2层3中，所述掩埋的多晶硅层4没有从所述SiO2层3露出，如图5H所示。
因此，与未形成掩埋多晶硅层4的情况相比，存在SiO2层3中的应力降低的附加优点，由此减少了热处理后(形成)晶体缺陷区的危险。
第三实施例
下面介绍根据本发明第三实施例具有沟槽隔离结构的半导体器件的制造方法。该方法为第二实施例方法的变形。
首先，以第二实施例相同的工艺步骤制成图6A所示的状态。
具体地，厚度为约10nm的衬垫SiO2层5形成于半导体衬底1的表面上。随后，具有厚度为40nm的衬垫SiNx层6形成于衬垫SiO2层5之上。
厚度为0.4μm，深为0.5μm的隔离沟槽2然后用常规光刻和腐蚀工艺，经衬垫SiO2层5和SiNx层6形成于衬底1的表面区内，如图6A所示。
接着，用CVD工艺将厚为0.15μm的SiO2层3沉积于衬垫SiNx层6上，覆盖隔离沟槽2。如图6A所示，用如此沉积的SiO2层3部分填充隔离沟槽2。
用CVD工艺，在SiO2层3上沉积厚为0.05μm的多晶硅层4。多晶硅4在900℃下加热处理得到SiO2层16。在此工艺间，隔离沟槽2中的部分多晶硅层4未被氧化。此阶段的状态示于图6A。
接着，如图63所示，在SiO2层16上形成光刻胶膜17，厚度为50nm。光刻胶膜17需有一平整表面以实现基本上与第二实施例中CMP工艺相同的效果。
然后，用干腐蚀工艺代替第二实施例中的CMP工艺，光刻胶膜17和下SiO2层3和16被返腐蚀直至露出下衬垫SiNx层6，如图6C所示。在此返腐蚀步骤中，选择腐蚀剂，使光刻胶膜17，SiO2层3和16具有基本相同的腐蚀速度。所以，如图6C所示，隔离沟槽2完全由剩余SiO2层3和16，以及剩余多晶硅层4填充。
由于对SiO2层3和16进行的返腐蚀工艺条件进行了最优化，在此期间，SiNx层6几乎没有被抛光。例如，如果用四氟化碳气体进行此返腐蚀过程，所得的SiO2选择性约是SiNx的10倍。
接下来的步骤与第二实施例中相同。
具体地，通过使用磷酸的热水溶液的湿腐蚀工艺除去衬垫SiNx层6。在该工艺期间，衬垫SiO2层5和沟槽2中剩余的SiO2层3和16未腐蚀。在该阶段，沟槽2中剩余的SiO2层3和16的上部从衬垫SiO2层5中伸出。
通过使用磷酸的稀释水溶液的湿腐蚀工艺除去衬垫SiO2层5，露出衬底1的表面区。在该工艺期间，局部腐蚀剩余的SiO2层3和16，在剩余的SiO2层3中得到凹陷7对，如图6D所示。凹陷7对位于隔离沟槽2的上端角2a对附近处，其深度约为0.05μm。
随后，通过CVD工艺在衬底1的表面区上淀积SiNx层8，其厚度为0.08μm，以覆盖隔离沟槽2。SiNx层8与隔离沟槽2中剩余的SiO2层3和16以及剩余的多晶硅层4接触。凹陷7对由SiNx层8填充。
其后，通过如等离子辅助的腐蚀工艺等的干法腐蚀工艺除去SiNx层8，露出衬底1的表面区。因此，剩余的SiO2层3的凹陷7对由剩余的SiNx层8填充，其位于隔离沟槽2的上端角2a对附近，如图6D所示。
这样，制得了沟槽隔离结构。这种结构与示于图5H的第二实施例相同。
随后的工艺步骤与第一实施例中的相同，在这里省略了介绍。
本发明具有不需CMP工艺实现了图6C状态的优点。
在上述第一到第三实施例中，使用SiO2和SiNx作为介质。然而，毋庸讳言，除SiO2和SiNx外的其它介质亦可使用于本发明中。
虽然介绍了本发明的优选形式，但应该理解对本领域的技术人员来说，不脱离本发明的实质的改进是明显的。因此，本发明的范围仅由下面的权利要求书确定。
Claims (12)
1.一种半导体器件，包括：
半导体衬底；
隔离沟槽，形成在所述衬底的所述表面区内并由第一和第二隔离介质填充；
层间介质层，形成在所述衬底的所述表面区上覆盖所述隔离沟槽；
导电层，形成在所述层间介质层上与所述隔离沟槽重叠；
所述层间介质层具有位于所述隔离沟槽附近的接触孔；
所述接触孔由腐蚀工艺形成；
所述导电层通过所述层间介质层的所述接触孔接触并电连接到所述衬底的区域；
所述第一隔离介质作为原绝缘体；并且所述第二隔离介质作为二次绝缘体；
所述第一隔离介质具有一对凹陷，位于所述隔离沟槽的一对上端角；
所述第一隔离介质的所述凹陷对由所述第二隔离介质填充；
在形成所述接触孔的腐蚀工艺中，所述第二介质比所述第一介质的腐蚀速率低。
2.根据权利要求1的器件，其特征在于所述第一隔离介质由二氧化硅制成，所述第二隔离介质由氮化硅制成。
3.根据权利要求1的器件，其特征在于所述第一隔离介质包括掩埋的多晶硅；
所述掩埋的多晶硅没有从所述第一隔离介质露出。
4.一种半导体器件的制造方法，包括以下步骤：
(a)在半导体衬底的表面区上形成第一介质层；
(b)在所述第一介质层上形成第二介质层；
(c)在所述衬底的所述表面区内形成穿透第一和第二介质层的隔离沟槽；
(d)在所述第二介质层上形成第三介质层以覆盖所述隔离沟槽；
所述隔离沟槽完全由这样形成的所述第三介质层覆盖；
(e)平面化所述第三介质层直到露出下面的所述第二介质层；
所述隔离沟槽完全由所述剩余的第三介质层填充；
(f)除去所述第三介质层，留下所述第二介质层和所述剩余的第三介质层；
(g)除去所述第二介质层以露出所述衬底的所述表面区，同时在所述隔离沟槽的一对上端角附近形成所述剩余的第三介质层的一对凹陷；
(h)在所述衬底的所述表面区上形成第四介质层以覆盖所述隔离沟槽；
所述第四介质层与所述隔离沟槽中所述剩余的第三介质层接触；
(i)除去所述第四隔离层露出所述衬底的所述表面区，由此用所述剩余的第四介质层填充所述第三介质层的所述一对凹陷；
在所述隔离沟槽中的所述剩余第三和第四介质层构成沟槽隔离结构；
所述隔离沟槽中所述剩余的第三介质层作为所述沟槽隔离结构的原绝缘体，所述隔离沟槽中所述剩余的第四介质层作为它的二次绝缘体；
(j)在所述衬底的所述表面区上形成层间介质层以覆盖所述隔离沟槽；
(k)通过腐蚀在所述层间介质层中形成接触孔；
所述接触孔位于所述隔离沟槽附近；
(l)在所述层间介质层上形成导电层，与所述隔离沟槽重叠；
所述导电层通过所述层间绝缘层的所述接触孔接触并电连接到所述衬底的区域；
在形成所述接触孔的步骤(k)中，所述第四介质层的腐蚀速率低于所述层间介质层。
5.根据权利要求4的方法，其特征在于所述第三介质层由二氧化硅制成，所述第二介质层由氮化硅制成。
6.根据权利要求4的方法，其中通过化学/机械抛光法进行使所述第三介质层平面化的所述步骤(e)。
7.一种半导体器件的制造方法，包括以下步骤：
(a)在半导体衬底的表面区上形成第一介质层；
(b)在所述第一介质层上形成第二介质层；
(c)在所述衬底的所述表面区内形成穿透所述第一和第二介质层的隔离沟槽；
(d)在所述第二介质层上形成第三介质层以覆盖所述隔离沟槽；
所述隔离沟槽由这样形成的所述第三介质层局部覆盖；
(e)在所述第三介质层上形成半导体层以覆盖所述隔离沟槽；
所述隔离沟槽完全由所述第三介质层和这样形成的所述半导体层填充；
(f)热氧化所述半导体层形成二氧化硅层，同时所述隔离沟槽中的部分所述半导体层未氧化；
(g)平面化所述二氧化硅层和所述第三介质层直到露出下面的所述第二介质层；
所述隔离沟槽完全由所述剩余的第三介质层、所述剩余的半导体层和所述剩余的二氧化硅层填充；
(h)除去所述二氧化硅层和所述第三介质层，而不去除所述第二介质层、所述剩余的第三介质层、所述剩余的半导体层和所述剩余的二氧化硅层；
(i)除去所述第二介质层露出所述衬底的所述表面区，同时在所述隔离沟槽的一对上端角附近形成所述剩余的第三介质层的一对凹陷；
(j)在所述衬底的所述表面区上形成第四介质层覆盖所述隔离沟槽；
所述第四介质层与所述隔离沟槽中所述剩余的第三介质层和剩余的二氧化硅层接触；
(k)除去所述第四隔离层露出所述衬底的所述表面区，由此用所述剩余的第四介质层填充所述剩余第三介质层的一对凹陷；
在所述隔离沟槽中的所述剩余第三和第四介质层以及所述剩余的二氧化硅层构成沟槽隔离结构；
所述隔离沟槽中所述剩余的第三介质层作为所述沟槽隔离结构的原绝缘体，所述隔离沟槽中所述剩余的第四介质层作为它的二次绝缘体；
(l)在所述衬底的所述表面区上形成层间介质层覆盖所述隔离沟槽；
(m)通过腐蚀在所述层间介质层中形成接触孔；
所述接触孔位于所述隔离沟槽附近；以及
(n)在所述层间介质层上形成导电层，与所述隔离沟槽重叠；
所述导电层通过所述层间介质层的所述接触孔接触并电连接到所述衬底的区域；
其中，在形成所述接触孔的步骤(k)中，所述第四介质层的腐蚀速率低于所述层间介质层。
8.根据权利要求7的方法，其特征在于所述第三介质层由二氧化硅制成，所述第四介质层由氮化硅制成。
9.根据权利要求7的方法，其特征在于通过化学/机械抛光法进行平面化所述二氧化硅层和所述第三介质层的所述步骤(g)。
10.根据权利要求7的方法，其特征在于使用形成在所述二氧化硅层上的光刻胶，通过腐蚀工艺进行平面化所述二氧化硅层和所述第三介质层的步骤(g)。
11.根据权利要求7的方法，其特征在于所述半导体层由硅制成。
12.根据权利要求7的方法，其特征在于通过使用CFx气体的干腐蚀工艺进行所述步骤(m)。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9158791A JPH118295A (ja) | 1997-06-16 | 1997-06-16 | 半導体装置及びその製造方法 |
| JP158791/97 | 1997-06-16 | ||
| JP158791/1997 | 1997-06-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1204147A CN1204147A (zh) | 1999-01-06 |
| CN1155072C true CN1155072C (zh) | 2004-06-23 |
Family
ID=15679429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB981147836A Expired - Lifetime CN1155072C (zh) | 1997-06-16 | 1998-06-16 | 具有沟槽隔离结构的半导体器件及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5929504A (zh) |
| JP (1) | JPH118295A (zh) |
| KR (1) | KR19990007026A (zh) |
| CN (1) | CN1155072C (zh) |
| GB (1) | GB2326526B (zh) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3063686B2 (ja) | 1997-06-13 | 2000-07-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| GB2344465B (en) * | 1997-06-13 | 2000-11-29 | Nec Corp | Method for producing a semiconductor device |
| US20020005560A1 (en) * | 1998-02-05 | 2002-01-17 | Chung Yuan Lee | Shallow trench isolation having an etching stop layer and method for fabricating same |
| JP2000012678A (ja) * | 1998-06-22 | 2000-01-14 | Mitsubishi Electric Corp | 半導体装置の構造及び製造方法 |
| US6303043B1 (en) * | 1999-07-07 | 2001-10-16 | United Microelectronics Corp. | Method of fabricating preserve layer |
| KR100344766B1 (ko) * | 1999-10-26 | 2002-07-19 | 주식회사 하이닉스반도체 | 반도체장치의 소자격리방법 |
| US6329253B1 (en) * | 1999-11-05 | 2001-12-11 | Chartered Semiconductor Manufacturing Ltd. | Thick oxide MOS device used in ESD protection circuit |
| US6632742B2 (en) * | 2001-04-18 | 2003-10-14 | Promos Technologies Inc. | Method for avoiding defects produced in the CMP process |
| US20030143849A1 (en) * | 2001-01-16 | 2003-07-31 | Promos Technologies Inc. | Method for avoiding defects produced in the CMP process |
| US6504225B1 (en) * | 2001-04-18 | 2003-01-07 | Advanced Micro Devices, Inc. | Teos seaming scribe line monitor |
| US6994903B2 (en) * | 2002-01-03 | 2006-02-07 | International Business Machines Corp. | Hybrid substrate and method for fabricating the same |
| KR100446312B1 (ko) * | 2002-06-29 | 2004-09-01 | 주식회사 하이닉스반도체 | 접합 누설 억제를 위한 반도체 소자 제조방법 |
| JP4021283B2 (ja) * | 2002-08-28 | 2007-12-12 | 富士通株式会社 | 半導体装置 |
| US7074042B2 (en) * | 2003-05-27 | 2006-07-11 | Ultradent Products, Inc. | Tray-like dental bleaching devices having a barrier layer and a substantially solid bleaching composition |
| KR100584776B1 (ko) * | 2004-03-05 | 2006-05-29 | 삼성전자주식회사 | 반도체 장치의 액티브 구조물 형성 방법, 소자 분리 방법및 트랜지스터 형성 방법 |
| JP4592340B2 (ja) * | 2004-06-29 | 2010-12-01 | 三洋電機株式会社 | 半導体装置の製造方法 |
| US8110890B2 (en) * | 2007-06-05 | 2012-02-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating semiconductor device isolation structure |
| US7723178B2 (en) * | 2008-07-18 | 2010-05-25 | International Business Machines Corporation | Shallow and deep trench isolation structures in semiconductor integrated circuits |
| DE102011005719A1 (de) * | 2011-03-17 | 2012-09-20 | Globalfoundries Dresden Module One Llc & Co. Kg | Erhöhte Integrität von Metallgatestapeln mit großem ε durch Reduzieren von STI-Absenkungen durch Abscheiden eines Füllmaterials nach der STI-Herstellung |
| CN103928386B (zh) * | 2013-01-15 | 2017-03-15 | 中芯国际集成电路制造(上海)有限公司 | 一种浅沟槽隔离结构的制造方法 |
| US10036210B2 (en) | 2015-05-01 | 2018-07-31 | Zilift Holdings, Ltd. | Method and system for deploying an electrical submersible pump in a wellbore |
| CN109727905A (zh) * | 2017-10-31 | 2019-05-07 | 无锡华润上华科技有限公司 | 浅沟槽隔离结构的凹陷区处理方法及半导体元器件 |
| CN114334790A (zh) * | 2020-09-29 | 2022-04-12 | 长鑫存储技术有限公司 | 一种半导体结构及其制造方法 |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0055521B1 (en) * | 1980-11-29 | 1985-05-22 | Kabushiki Kaisha Toshiba | Method of filling a groove in a semiconductor substrate |
| DE3265339D1 (en) * | 1981-03-20 | 1985-09-19 | Toshiba Kk | Method for manufacturing semiconductor device |
| US4454647A (en) * | 1981-08-27 | 1984-06-19 | International Business Machines Corporation | Isolation for high density integrated circuits |
| JPS5961045A (ja) | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01186645A (ja) * | 1988-01-14 | 1989-07-26 | Nec Corp | 半導体素子分離構造及びその製造方法 |
| US4863562A (en) * | 1988-02-11 | 1989-09-05 | Sgs-Thomson Microelectronics, Inc. | Method for forming a non-planar structure on the surface of a semiconductor substrate |
| US4836885A (en) * | 1988-05-03 | 1989-06-06 | International Business Machines Corporation | Planarization process for wide trench isolation |
| US5189501A (en) * | 1988-10-05 | 1993-02-23 | Sharp Kabushiki Kaisha | Isolator for electrically isolating semiconductor devices in an integrated circuit |
| JPH03173174A (ja) * | 1989-11-30 | 1991-07-26 | Toshiba Corp | 半導体記憶装置 |
| JPH0427141A (ja) * | 1989-12-20 | 1992-01-30 | Nec Corp | 半導体装置およびその製造方法 |
| JP3134406B2 (ja) * | 1990-10-22 | 2001-02-13 | 日本電気株式会社 | 半導体装置 |
| JPH0555366A (ja) | 1991-08-27 | 1993-03-05 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US5315142A (en) * | 1992-03-23 | 1994-05-24 | International Business Machines Corporation | High performance trench EEPROM cell |
| JP3203048B2 (ja) * | 1992-04-21 | 2001-08-27 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5358891A (en) * | 1993-06-29 | 1994-10-25 | Intel Corporation | Trench isolation with planar topography and method of fabrication |
| US5543343A (en) * | 1993-12-22 | 1996-08-06 | Sgs-Thomson Microelectronics, Inc. | Method fabricating an integrated circuit |
| CA2167455A1 (en) * | 1995-01-19 | 1996-07-20 | Kevin Cooper | Absorbable polyalkylene diglycolates |
| US5786263A (en) | 1995-04-04 | 1998-07-28 | Motorola, Inc. | Method for forming a trench isolation structure in an integrated circuit |
| JPH08330410A (ja) | 1995-05-31 | 1996-12-13 | Sony Corp | 素子分離方法、素子分離構造、及び半導体装置 |
| JP3613858B2 (ja) * | 1995-10-26 | 2005-01-26 | ソニー株式会社 | テレビジョン信号の伝送または記録方法、および記録装置 |
| JPH09134954A (ja) | 1995-11-08 | 1997-05-20 | Toshiba Microelectron Corp | 半導体装置およびその製造方法 |
| US5933748A (en) * | 1996-01-22 | 1999-08-03 | United Microelectronics Corp. | Shallow trench isolation process |
| US5661072A (en) * | 1996-05-23 | 1997-08-26 | Micron Technology, Inc. | Method for reducing oxide thinning during the formation of a semiconductor device |
| KR100242466B1 (ko) * | 1996-06-27 | 2000-02-01 | 김영환 | 채널스탑이온주입에 따른 좁은폭효과 방지를 위한 소자분리 구조를 갖는 반도체장치 및 그 제조방법 |
| US5770484A (en) * | 1996-12-13 | 1998-06-23 | International Business Machines Corporation | Method of making silicon on insulator buried plate trench capacitor |
| US6097076A (en) * | 1997-03-25 | 2000-08-01 | Micron Technology, Inc. | Self-aligned isolation trench |
| US6005279A (en) * | 1997-12-18 | 1999-12-21 | Advanced Micro Devices, Inc. | Trench edge spacer formation |
| US6960818B1 (en) * | 1997-12-30 | 2005-11-01 | Siemens Aktiengesellschaft | Recessed shallow trench isolation structure nitride liner and method for making same |
| TW373297B (en) * | 1998-07-14 | 1999-11-01 | United Microelectronics Corp | Shallow trench isolation zone producing method |
-
1997
- 1997-06-16 JP JP9158791A patent/JPH118295A/ja active Pending
-
1998
- 1998-06-16 GB GB9813008A patent/GB2326526B/en not_active Expired - Fee Related
- 1998-06-16 US US09/097,664 patent/US5929504A/en not_active Expired - Lifetime
- 1998-06-16 KR KR1019980022530A patent/KR19990007026A/ko not_active Application Discontinuation
- 1998-06-16 CN CNB981147836A patent/CN1155072C/zh not_active Expired - Lifetime
-
1999
- 1999-04-28 US US09/300,441 patent/US6197661B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6197661B1 (en) | 2001-03-06 |
| KR19990007026A (ko) | 1999-01-25 |
| CN1204147A (zh) | 1999-01-06 |
| US5929504A (en) | 1999-07-27 |
| GB9813008D0 (en) | 1998-08-12 |
| GB2326526B (en) | 2001-12-19 |
| JPH118295A (ja) | 1999-01-12 |
| GB2326526A (en) | 1998-12-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1155072C (zh) | 具有沟槽隔离结构的半导体器件及其制造方法 | |
| CN1205664C (zh) | 半导体装置及其制造方法 | |
| CN1052343C (zh) | 半导体器件及其制造方法 | |
| CN1231970C (zh) | 半导体器件 | |
| CN1181552C (zh) | 半导体装置及其制造方法 | |
| CN1956173A (zh) | 半导体器件以及其制造方法 | |
| CN1290186C (zh) | 半导体器件及其制造方法 | |
| CN1229853C (zh) | 半导体装置用衬底的制造方法及半导体装置用衬底 | |
| CN1725511A (zh) | 半导体器件及其制造方法 | |
| CN1236494C (zh) | 半导体器件 | |
| CN1135618C (zh) | 半导体装置及其制造方法 | |
| CN1174409A (zh) | 半导体器件及其制造方法 | |
| CN1893070A (zh) | 有利于提高抗水性和抗氧化性的半导体器件 | |
| CN1893114A (zh) | 具有铁电膜作为栅极绝缘膜的半导体器件及其制造方法 | |
| CN1835226A (zh) | 半导体器件及其制造方法 | |
| CN1489784A (zh) | 电子器件材料的制造方法 | |
| CN1862826A (zh) | 电介质隔离型半导体装置及其制造方法 | |
| CN1701418A (zh) | 半导体器件的制造方法、半导体晶片及半导体器件 | |
| CN1303698C (zh) | 半导体器件及其制造方法 | |
| CN1314706A (zh) | 形成元件隔离区的方法 | |
| CN1641854A (zh) | 制造半导体器件的方法 | |
| CN1227745C (zh) | 垂直金属－氧化物－半导体晶体管及其制造方法 | |
| CN1426106A (zh) | 半导体装置 | |
| CN1945835A (zh) | 半导体装置及其制造方法 | |
| CN101030557A (zh) | 半导体器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| REG | Reference to a national code |
Ref country code: HK Ref legal event code: GR Ref document number: 1036286 Country of ref document: HK |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: TOKYO, JAPAN TO: KANAGAWA, JAPAN |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20100804 Address after: Kanagawa, Japan Patentee after: NEC Corp. Address before: Tokyo, Japan Patentee before: NEC Corp. |
|
| C56 | Change in the name or address of the patentee |
Owner name: RENESAS ELECTRONICS CORP. Free format text: FORMER NAME: |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Kanagawa, Japan Patentee after: Renesas Electronics Corporation Address before: Kanagawa, Japan Patentee before: NEC Corp. |
|
| CP02 | Change in the address of a patent holder | ||
| CP02 | Change in the address of a patent holder |
Address after: Tokyo, Japan Patentee after: Renesas Electronics Corporation Address before: Kanagawa, Japan Patentee before: Renesas Electronics Corporation |
|
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20040623 |