JP3134406B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3134406B2 JP3134406B2 JP03264361A JP26436191A JP3134406B2 JP 3134406 B2 JP3134406 B2 JP 3134406B2 JP 03264361 A JP03264361 A JP 03264361A JP 26436191 A JP26436191 A JP 26436191A JP 3134406 B2 JP3134406 B2 JP 3134406B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
半導体装置におけるＬＯＣＯＳ型のフィールド酸化膜と
Ｕ溝分離領域とからなる素子分離領域に関する。
半導体装置におけるＬＯＣＯＳ型のフィールド酸化膜と
Ｕ溝分離領域とからなる素子分離領域に関する。
【０００２】
【従来の技術】シリコン基板を用いる半導体装置のＬＳ
Ｉ化は、複数のトランジスタの間に素子分離領域を設け
ることにより実現した。半導体装置に用いられる素子分
離領域としては、Ｐ−Ｎ接合分離領域，ＬＯＣＯＳ型の
フィールド酸化膜に代表されるフィールド絶縁膜，Ｕ溝
分離領域等がある。Ｐ−Ｎ接合分離領域およびＵ溝分離
領域は、バイポーラトランジンスタのコレクタ領域のよ
うに深いＰ−Ｎ接合を有する素子に対する素子分離領域
となる。一方、フィールド絶縁膜は、シリコン基板表面
に形成された素子とシリコン基板上に設けられた配線と
の間，およびＭＯＳトランジスタのソース・ドレイン領
域のような浅いＰ−Ｎ接合を有する素子に対する素子分
離領域となる。
Ｉ化は、複数のトランジスタの間に素子分離領域を設け
ることにより実現した。半導体装置に用いられる素子分
離領域としては、Ｐ−Ｎ接合分離領域，ＬＯＣＯＳ型の
フィールド酸化膜に代表されるフィールド絶縁膜，Ｕ溝
分離領域等がある。Ｐ−Ｎ接合分離領域およびＵ溝分離
領域は、バイポーラトランジンスタのコレクタ領域のよ
うに深いＰ−Ｎ接合を有する素子に対する素子分離領域
となる。一方、フィールド絶縁膜は、シリコン基板表面
に形成された素子とシリコン基板上に設けられた配線と
の間，およびＭＯＳトランジスタのソース・ドレイン領
域のような浅いＰ−Ｎ接合を有する素子に対する素子分
離領域となる。
【０００３】ＭＯＳトランジスタからなる半導体装置の
素子分離領域にはフィールド絶縁膜が用いられ、バイポ
ーラトランジスタからなる半導体装置の素子分離領域に
はＰ−Ｎ接合分離領域およびＵ溝分離領域のどちらか一
方とフィールド絶縁膜とが併用されてきた。素子の微細
化に伴ない、自己整合技術の重視および素子分離領域自
体の微細化という観点から、ＭＯＳトランジスタからな
る半導体装置ではＬＯＣＯＳ型のフィールド酸化膜が主
流となり、バイポーラトランジスタからなる半導体装置
ではＬＯＣＯＳ型のフィールド酸化膜とＵ溝分離領域と
の併用が主流となってきた。
素子分離領域にはフィールド絶縁膜が用いられ、バイポ
ーラトランジスタからなる半導体装置の素子分離領域に
はＰ−Ｎ接合分離領域およびＵ溝分離領域のどちらか一
方とフィールド絶縁膜とが併用されてきた。素子の微細
化に伴ない、自己整合技術の重視および素子分離領域自
体の微細化という観点から、ＭＯＳトランジスタからな
る半導体装置ではＬＯＣＯＳ型のフィールド酸化膜が主
流となり、バイポーラトランジスタからなる半導体装置
ではＬＯＣＯＳ型のフィールド酸化膜とＵ溝分離領域と
の併用が主流となってきた。
【０００４】ＭＯＳトランジスタからなる半導体装置に
おいては、主役の座はＰチャネルＭＯＳトランジスタか
らＮチャネルＭＯＳトランジスタ，さらにはＣＭＯＳト
ランジスタへと変遷してきた。ＣＭＯＳトランジスタか
らなる半導体装置では、当初ＮウェルあるいはＰウェル
のどちらか一方を採用していたが、最近ではＮウェル並
びにＰウェルを採用する至っている。このため、ＭＯＳ
トランジスタからなる半導体装置でも、深いＰ−Ｎ接合
を有するＮウェル，Ｐウェルに対する素子分離領域が必
要となり、加えてラッチアップ対策からもＵ溝分離領域
の採用が検討されだした。更に、ＣＭＯＳトランジスタ
とバイポーラトランジスタとから構成されるＢｉＣＭＯ
Ｓトランジスタが脚光を浴ており、ＬＯＣＯＳ型のフィ
ールド酸化膜とＵ溝分離領域とから構成された素子分離
領域の重要性は大きくなっている。
おいては、主役の座はＰチャネルＭＯＳトランジスタか
らＮチャネルＭＯＳトランジスタ，さらにはＣＭＯＳト
ランジスタへと変遷してきた。ＣＭＯＳトランジスタか
らなる半導体装置では、当初ＮウェルあるいはＰウェル
のどちらか一方を採用していたが、最近ではＮウェル並
びにＰウェルを採用する至っている。このため、ＭＯＳ
トランジスタからなる半導体装置でも、深いＰ−Ｎ接合
を有するＮウェル，Ｐウェルに対する素子分離領域が必
要となり、加えてラッチアップ対策からもＵ溝分離領域
の採用が検討されだした。更に、ＣＭＯＳトランジスタ
とバイポーラトランジスタとから構成されるＢｉＣＭＯ
Ｓトランジスタが脚光を浴ており、ＬＯＣＯＳ型のフィ
ールド酸化膜とＵ溝分離領域とから構成された素子分離
領域の重要性は大きくなっている。
【０００５】ＬＯＣＯＳ型のフィールド酸化膜とＵ溝分
離領域とからなる従来の素子分離領域の構造を説明す
る。このような素子分離領域は、シリコン基板表面に設
けられたＬＯＣＯＳ法により形成されたフィールド酸化
膜と、フィールド酸化膜を貫通してシリコン基板中に至
るＵ溝と、Ｕ溝の底面におけるシリコン基板に設けられ
たチャネルストッパと、Ｕ溝表面のシリコン基板を覆う
絶縁膜と、Ｕ溝内に設けられた埋設物と、Ｕ溝の上端を
塞ぐ絶縁膜とから構成される。この埋設物には、一般に
多結晶シリコン膜が用いられている。この場合、Ｕ溝の
上端を塞ぐ絶縁膜はこの多結晶シリコン膜の熱酸化によ
り形成され、これはフィールド酸化膜と連結することに
なる。これらの２つの酸化膜が連結されることにより、
素子分離領域表面の平坦性はある程度（後述する）確保
される。Ｕ溝表面のシリコン基板を覆う絶縁膜は、例え
ばシリコン基板の表面を熱酸化したシリコン酸化膜から
なる。チャネルストッパは、Ｕ溝をエッチングにより形
成した後、Ｕ溝の底面におけるシリコン基板の導電型と
同じ不純物をイオン注入することにより形成される。
離領域とからなる従来の素子分離領域の構造を説明す
る。このような素子分離領域は、シリコン基板表面に設
けられたＬＯＣＯＳ法により形成されたフィールド酸化
膜と、フィールド酸化膜を貫通してシリコン基板中に至
るＵ溝と、Ｕ溝の底面におけるシリコン基板に設けられ
たチャネルストッパと、Ｕ溝表面のシリコン基板を覆う
絶縁膜と、Ｕ溝内に設けられた埋設物と、Ｕ溝の上端を
塞ぐ絶縁膜とから構成される。この埋設物には、一般に
多結晶シリコン膜が用いられている。この場合、Ｕ溝の
上端を塞ぐ絶縁膜はこの多結晶シリコン膜の熱酸化によ
り形成され、これはフィールド酸化膜と連結することに
なる。これらの２つの酸化膜が連結されることにより、
素子分離領域表面の平坦性はある程度（後述する）確保
される。Ｕ溝表面のシリコン基板を覆う絶縁膜は、例え
ばシリコン基板の表面を熱酸化したシリコン酸化膜から
なる。チャネルストッパは、Ｕ溝をエッチングにより形
成した後、Ｕ溝の底面におけるシリコン基板の導電型と
同じ不純物をイオン注入することにより形成される。
【０００６】このような素子分離領域の代表的な製造方
法は、２通りある。ＮＰＮバイポーラトタンジスタ用の
素子分離領域を例にして、これら２つの代表的な製造方
法を説明する。
法は、２通りある。ＮＰＮバイポーラトタンジスタ用の
素子分離領域を例にして、これら２つの代表的な製造方
法を説明する。
【０００７】第１の方法は、以下の工程からなる。Ｐ型
シリコン基体表面にＮ+ 型埋め込み層を形成し、Ｎ+ 型
埋め込み層を含むＰ型シリコン基体表面に、Ｎ型エピタ
キシャル層を形成する。エピタキシャル層表面に、ＬＯ
ＣＯＳ型のフィールド酸化膜を形成する。フィールド酸
化膜とＮ型エピタキシャル層とＮ+ 型埋め込み層とを貫
通するＵ溝を、エッチングにより形成する。Ｕ溝に露出
したＮ型エピタキシャル層，Ｎ+ 型埋め込み層，並びに
Ｐ型シリコン基体の表面を覆うシリコン酸化膜を、熱酸
化により形成する。Ｕ溝の底面のＰ型シリコン基体表面
に、ボロンのイオン注入によりＰ型のチャネルストッパ
を形成する。全面に、ＣＶＤ法によりノンドープ多結晶
シリコン膜を堆積する。多結晶シリコン膜に対するエッ
チバックにより、Ｕ溝内にのみ多結晶シリコン膜を残
す。この多結晶シリコン膜の上面に、熱酸化によりシリ
コン酸化膜を形成する。このシリコン酸化膜により、Ｕ
溝の上端は塞がれる。
シリコン基体表面にＮ+ 型埋め込み層を形成し、Ｎ+ 型
埋め込み層を含むＰ型シリコン基体表面に、Ｎ型エピタ
キシャル層を形成する。エピタキシャル層表面に、ＬＯ
ＣＯＳ型のフィールド酸化膜を形成する。フィールド酸
化膜とＮ型エピタキシャル層とＮ+ 型埋め込み層とを貫
通するＵ溝を、エッチングにより形成する。Ｕ溝に露出
したＮ型エピタキシャル層，Ｎ+ 型埋め込み層，並びに
Ｐ型シリコン基体の表面を覆うシリコン酸化膜を、熱酸
化により形成する。Ｕ溝の底面のＰ型シリコン基体表面
に、ボロンのイオン注入によりＰ型のチャネルストッパ
を形成する。全面に、ＣＶＤ法によりノンドープ多結晶
シリコン膜を堆積する。多結晶シリコン膜に対するエッ
チバックにより、Ｕ溝内にのみ多結晶シリコン膜を残
す。この多結晶シリコン膜の上面に、熱酸化によりシリ
コン酸化膜を形成する。このシリコン酸化膜により、Ｕ
溝の上端は塞がれる。
【０００８】第２の方法は、以下の工程からなる。Ｐ型
シリコン基体表面にＮ+ 型埋め込み層を形成し、Ｎ+ 型
埋め込み層を含むＰ型シリコン基体表面に、Ｎ型エピタ
キシャル層を形成する。エピタキシャル層表面に、エッ
チングマスク用のシリコン酸化膜を、ＣＶＤ法により形
成する。Ｕ溝を形成する領域のみこのシリコン酸化膜を
除去する。このシリコン酸化膜をマスクとして、Ｎ型エ
ピタキシャル層，Ｎ+ 型埋め込み層，およびＰ型シリコ
ン基体を順次エッチングし、Ｕ溝を形成する。Ｕ溝の底
面のＰ型シリコン基体表面に、ボロンのイオン注入によ
りＰ型のチャネルストッパを形成する。エッチングマス
ク用のシリコン酸化膜を除去する。Ｕ溝に露出したＮ+
型埋め込み層とＰ型シリコン基体との表面，およびＵ溝
に露出したＮ型エピタキシャル層を含むＮ型エピタキシ
ャル層の表面に、熱酸化によるシリコン酸化膜を形成す
る。全面に、ＣＶＤ法により、ノンドープ多結晶シリコ
ン膜を堆積する。これをエッチバックし、Ｕ溝内にのみ
多結晶シリコン膜を残す。全面にパッド酸化膜，シリコ
ン窒化膜を形成する。フィールド酸化膜を形成する領域
のシリコン窒化膜を除去する。ＬＯＣＯＳ法により、Ｎ
型エピタキシャル層表面にはフィールド酸化膜が形成さ
れ、Ｕ溝の上端には多結晶シリコン膜表面の熱酸化によ
るシリコン酸化膜が形成される。残されたシリコン窒化
膜，パッド酸化膜を除去する。
シリコン基体表面にＮ+ 型埋め込み層を形成し、Ｎ+ 型
埋め込み層を含むＰ型シリコン基体表面に、Ｎ型エピタ
キシャル層を形成する。エピタキシャル層表面に、エッ
チングマスク用のシリコン酸化膜を、ＣＶＤ法により形
成する。Ｕ溝を形成する領域のみこのシリコン酸化膜を
除去する。このシリコン酸化膜をマスクとして、Ｎ型エ
ピタキシャル層，Ｎ+ 型埋め込み層，およびＰ型シリコ
ン基体を順次エッチングし、Ｕ溝を形成する。Ｕ溝の底
面のＰ型シリコン基体表面に、ボロンのイオン注入によ
りＰ型のチャネルストッパを形成する。エッチングマス
ク用のシリコン酸化膜を除去する。Ｕ溝に露出したＮ+
型埋め込み層とＰ型シリコン基体との表面，およびＵ溝
に露出したＮ型エピタキシャル層を含むＮ型エピタキシ
ャル層の表面に、熱酸化によるシリコン酸化膜を形成す
る。全面に、ＣＶＤ法により、ノンドープ多結晶シリコ
ン膜を堆積する。これをエッチバックし、Ｕ溝内にのみ
多結晶シリコン膜を残す。全面にパッド酸化膜，シリコ
ン窒化膜を形成する。フィールド酸化膜を形成する領域
のシリコン窒化膜を除去する。ＬＯＣＯＳ法により、Ｎ
型エピタキシャル層表面にはフィールド酸化膜が形成さ
れ、Ｕ溝の上端には多結晶シリコン膜表面の熱酸化によ
るシリコン酸化膜が形成される。残されたシリコン窒化
膜，パッド酸化膜を除去する。
【０００９】第１の方法では、Ｕ溝の上端を塞ぐシリコ
ン酸化膜（Ｕ溝に埋め込まれた多結晶シリコン膜の上面
の熱酸化による）の上面とフィールド酸化膜の上面とが
一致しにくく、これらの連結点で段差が形成される。第
２の方法では、Ｕ溝の上端を塞ぐシリコン酸化膜とフィ
ールド酸化膜との連結点で窪みが形成される。すなわ
ち、２つの方法ともこの連結点において完全な平坦性を
得ることは困難となる。この場合、連結点上に形成され
る配線の断線が発生しやすくなる。
ン酸化膜（Ｕ溝に埋め込まれた多結晶シリコン膜の上面
の熱酸化による）の上面とフィールド酸化膜の上面とが
一致しにくく、これらの連結点で段差が形成される。第
２の方法では、Ｕ溝の上端を塞ぐシリコン酸化膜とフィ
ールド酸化膜との連結点で窪みが形成される。すなわ
ち、２つの方法ともこの連結点において完全な平坦性を
得ることは困難となる。この場合、連結点上に形成され
る配線の断線が発生しやすくなる。
【００１０】この問題を解決する第３の方法が、ワイ．
シー．シモン ユー等（Ｙ．−Ｃ．Ｓｉｍｏｎ Ｙｕ
ｅｔ ａｌ．）により、ジャーナル オブ エレクトロ
ケミカル ソサイティー，１３７巻，第６号，１９４２
−１９５０ページ，１９９０年（Ｊ．Ｅｌｅｃｔｒｏｃ
ｈｅｍ．Ｓｏｃ．，Ｖｏｌ．１３７，Ｎｏ．６，ｐｐ１
９４２−１９５０，１９９０）に提案された。この提案
を、図１２を参照して説明する。
シー．シモン ユー等（Ｙ．−Ｃ．Ｓｉｍｏｎ Ｙｕ
ｅｔ ａｌ．）により、ジャーナル オブ エレクトロ
ケミカル ソサイティー，１３７巻，第６号，１９４２
−１９５０ページ，１９９０年（Ｊ．Ｅｌｅｃｔｒｏｃ
ｈｅｍ．Ｓｏｃ．，Ｖｏｌ．１３７，Ｎｏ．６，ｐｐ１
９４２−１９５０，１９９０）に提案された。この提案
を、図１２を参照して説明する。
【００１１】Ｐ型シリコン基体２０１ａ表面に、Ｎ+ 型
埋め込み層２０２を形成する。Ｎ+ 型埋め込み層２０２
を含むＰ型シリコン基体２０１ａ表面に、Ｎ型エピタキ
シャル層２０３を形成する。エピタキシャル層２０３表
面に、パッド酸化膜２０７，およびシリコン窒化膜２０
８ａを形成する。Ｕ溝を形成する領域のシリコン窒化膜
２０８ａ，パッド酸化膜２０７を順次エッチング除去
し、さらにこの領域のＮ型エピタキシャル層２０３，Ｎ
+ 型埋め込み層２０２，およびＰ型シリコン基体２０１
ａを順次エッチングし、Ｕ溝２１２を形成する。これら
一連のエッチングにおいて、パッド酸化膜２０７はアン
ダーカットされる。Ｐ型シリコン基体２０１ａのＵ溝２
１２の底面にあたる部分に、ボロンのイオン注入により
Ｐ型のチャネルストッパ２１４を形成する。Ｕ溝２１２
に露出したＮ型エピタキシャル層２０３，Ｎ+ 型埋め込
み層２０２，並びにＰ型シリコン基体２０１ａの部分
に、熱酸化によるシリコン酸化膜２１３を形成する。こ
のシリコン酸化膜２１３は、Ｕ溝２１２の上端近傍にお
いて、パッド酸化膜２０７と連結する。全面に、ＣＶＤ
法によりノンドープ多結晶シリコン膜を堆積する。これ
をエッチバックし、Ｕ溝内にのみ多結晶シリコン膜２５
２を残す〔図１２（ａ）〕。シリコン窒化膜２０８ａを
マスクにしたＬＯＣＯＳ法により、多結晶シリコン膜２
５２の上面にフィールド酸化膜２１０ａを形成する〔図
１２（ｂ）〕。フィールド酸化膜２１０ａに隣接する所
定領域のシリコン窒化膜２０８ａをエッチング除去して
シリコン窒化膜２０８ｂを残す〔図１２（ｃ）〕。シリ
コン窒化膜２０８ｂをマスクにしたＬＯＣＯＳ法によ
り、Ｎ型エピタキシャル層表面も含めた領域にフィール
ド酸化膜２１０ｂを形成する〔図１２（ｄ）〕。このフ
ィールド酸化膜２１０ｂはフィールド酸化膜２１０ａを
内包することになり、Ｕ溝２１２上でのフィールド酸化
膜２１０ｂの表面には、段差，窪み等は形成されない。
この結果、ほぼ完全な平坦性を有する素子分離領域が得
られる。
埋め込み層２０２を形成する。Ｎ+ 型埋め込み層２０２
を含むＰ型シリコン基体２０１ａ表面に、Ｎ型エピタキ
シャル層２０３を形成する。エピタキシャル層２０３表
面に、パッド酸化膜２０７，およびシリコン窒化膜２０
８ａを形成する。Ｕ溝を形成する領域のシリコン窒化膜
２０８ａ，パッド酸化膜２０７を順次エッチング除去
し、さらにこの領域のＮ型エピタキシャル層２０３，Ｎ
+ 型埋め込み層２０２，およびＰ型シリコン基体２０１
ａを順次エッチングし、Ｕ溝２１２を形成する。これら
一連のエッチングにおいて、パッド酸化膜２０７はアン
ダーカットされる。Ｐ型シリコン基体２０１ａのＵ溝２
１２の底面にあたる部分に、ボロンのイオン注入により
Ｐ型のチャネルストッパ２１４を形成する。Ｕ溝２１２
に露出したＮ型エピタキシャル層２０３，Ｎ+ 型埋め込
み層２０２，並びにＰ型シリコン基体２０１ａの部分
に、熱酸化によるシリコン酸化膜２１３を形成する。こ
のシリコン酸化膜２１３は、Ｕ溝２１２の上端近傍にお
いて、パッド酸化膜２０７と連結する。全面に、ＣＶＤ
法によりノンドープ多結晶シリコン膜を堆積する。これ
をエッチバックし、Ｕ溝内にのみ多結晶シリコン膜２５
２を残す〔図１２（ａ）〕。シリコン窒化膜２０８ａを
マスクにしたＬＯＣＯＳ法により、多結晶シリコン膜２
５２の上面にフィールド酸化膜２１０ａを形成する〔図
１２（ｂ）〕。フィールド酸化膜２１０ａに隣接する所
定領域のシリコン窒化膜２０８ａをエッチング除去して
シリコン窒化膜２０８ｂを残す〔図１２（ｃ）〕。シリ
コン窒化膜２０８ｂをマスクにしたＬＯＣＯＳ法によ
り、Ｎ型エピタキシャル層表面も含めた領域にフィール
ド酸化膜２１０ｂを形成する〔図１２（ｄ）〕。このフ
ィールド酸化膜２１０ｂはフィールド酸化膜２１０ａを
内包することになり、Ｕ溝２１２上でのフィールド酸化
膜２１０ｂの表面には、段差，窪み等は形成されない。
この結果、ほぼ完全な平坦性を有する素子分離領域が得
られる。
【００１２】
【発明が解決しようとする課題】ＬＯＣＯＳ型のフィー
ルド酸化膜と多結晶シリコン膜が埋め込まれたＵ溝分離
領域とからなる従来の素子分離領域は、上述したよう
に、両分離領域の連結部を含めて、素子分離領域表面の
平坦性は確保される。しかしながら、フィールド絶縁膜
の構造，形成方法とは無関係に、多結晶シリコン膜が埋
め込まれたＵ溝分離領域には、別の大きな欠点がある。
これはＵ溝に埋め込まれた多結晶シリコン膜の上面を熱
酸化し、Ｕ溝の上端にシリコン酸化膜を形成する点にあ
る。この熱酸化の際に、１．５倍程度の体積膨張が起
り、これによりＵ溝の周辺のシリコン結晶に応力が加わ
って結晶欠陥が形成され、この結晶欠陥に起因するリー
ク電流が発生する。さらに、Ｕ溝を介して隣接する領域
（これらの領域はＵ溝によって分割されたものである）
の間の寄生容量は、Ｕ溝内に埋め込まれた多結晶シリコ
ン膜の存在により、小さくならない。この多結晶シリコ
ン膜はノンドープであるが、これに導電型不純物がドー
プされると、寄生容量は更に増大する。
ルド酸化膜と多結晶シリコン膜が埋め込まれたＵ溝分離
領域とからなる従来の素子分離領域は、上述したよう
に、両分離領域の連結部を含めて、素子分離領域表面の
平坦性は確保される。しかしながら、フィールド絶縁膜
の構造，形成方法とは無関係に、多結晶シリコン膜が埋
め込まれたＵ溝分離領域には、別の大きな欠点がある。
これはＵ溝に埋め込まれた多結晶シリコン膜の上面を熱
酸化し、Ｕ溝の上端にシリコン酸化膜を形成する点にあ
る。この熱酸化の際に、１．５倍程度の体積膨張が起
り、これによりＵ溝の周辺のシリコン結晶に応力が加わ
って結晶欠陥が形成され、この結晶欠陥に起因するリー
ク電流が発生する。さらに、Ｕ溝を介して隣接する領域
（これらの領域はＵ溝によって分割されたものである）
の間の寄生容量は、Ｕ溝内に埋め込まれた多結晶シリコ
ン膜の存在により、小さくならない。この多結晶シリコ
ン膜はノンドープであるが、これに導電型不純物がドー
プされると、寄生容量は更に増大する。
【００１３】エム．スギヤマ等（Ｍ．Ｓｕｇｉｙａｍａ
ｅｔ ａｌ．）によって、特にＵ溝分離領域における
体積膨張に起因するリーク電流の増大に対する解決方法
が、「１９８９ シンポジューム オン ヴイ．エル．
エス．アイ テクノロジィーダイジェスト ペーパー
ズ」の５９−６０ページ（１９８９ Ｓｙｍｐｏｓｉｕ
ｍｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓ
ｔ ｐａｐｅｒｓ，ｐｐ５９−６０）に提案された。
（この提案における素子分離領域には、ＬＯＣＯＳ型の
フィールド酸化膜は用いていない。Ｕ溝分離領域を形成
した後、シリコン基板表面にＣＶＤ法によるフィールド
絶縁膜を形成している。）ここでのＵ溝には、ＢＰＳＧ
膜が埋め込まれている。以下に図１３を参照して、この
ＢＰＳＧ膜が埋め込まれたＵ溝分離領域の形成方法の概
要を説明する。
ｅｔ ａｌ．）によって、特にＵ溝分離領域における
体積膨張に起因するリーク電流の増大に対する解決方法
が、「１９８９ シンポジューム オン ヴイ．エル．
エス．アイ テクノロジィーダイジェスト ペーパー
ズ」の５９−６０ページ（１９８９ Ｓｙｍｐｏｓｉｕ
ｍｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓ
ｔ ｐａｐｅｒｓ，ｐｐ５９−６０）に提案された。
（この提案における素子分離領域には、ＬＯＣＯＳ型の
フィールド酸化膜は用いていない。Ｕ溝分離領域を形成
した後、シリコン基板表面にＣＶＤ法によるフィールド
絶縁膜を形成している。）ここでのＵ溝には、ＢＰＳＧ
膜が埋め込まれている。以下に図１３を参照して、この
ＢＰＳＧ膜が埋め込まれたＵ溝分離領域の形成方法の概
要を説明する。
【００１４】シリコン基板２０１の所定箇所をエッチン
グしてＵ溝２１２を形成する。Ｕ溝２１２に露出したシ
リコン基板２０１部分を含めて、熱酸化によりシリコン
基板２０１表面にシリコン酸化膜２４１を形成する。シ
リコン酸化膜２４１表面にシリコン窒化膜２４２を堆積
する。全面に、ＣＶＤ法によるＢＰＳＧ膜２１５ａを堆
積する〔図１３（ａ）〕。熱処理を行ない、表面が平坦
化されたＢＰＳＧ膜２１５ｂを形成する〔図１３
（ｂ）〕。ＢＰＳＧ膜２１５ｂのエッチバックを行な
い、ＢＰＳＧ膜２１５ｃのみをＵ溝２１２内に残す。こ
のとき、ＢＰＳＧ膜２１５ｃの上面とＵ溝２１２の上端
とを概略一致させる〔図１３（ｃ）〕。ここで、シリコ
ン酸化膜２４１はシリコン窒化膜２４２の密着性を得る
ためである。シリコン窒化膜２４２はＢＰＳＧ膜２１５
ｂのエッチバックの際にシリコン基板２０１を保護する
ためである。また、シリコン酸化膜２４１，シリコン窒
化膜２４２はＢＰＳＧ膜２１５ａを熱処理する際に、Ｂ
ＰＳＧ膜２１５ａからシリコン基板２０１へのボロン，
燐の拡散を防ぐためである。この形成方法はＢＰＳＧ膜
の熱流動性を利用したものである。
グしてＵ溝２１２を形成する。Ｕ溝２１２に露出したシ
リコン基板２０１部分を含めて、熱酸化によりシリコン
基板２０１表面にシリコン酸化膜２４１を形成する。シ
リコン酸化膜２４１表面にシリコン窒化膜２４２を堆積
する。全面に、ＣＶＤ法によるＢＰＳＧ膜２１５ａを堆
積する〔図１３（ａ）〕。熱処理を行ない、表面が平坦
化されたＢＰＳＧ膜２１５ｂを形成する〔図１３
（ｂ）〕。ＢＰＳＧ膜２１５ｂのエッチバックを行な
い、ＢＰＳＧ膜２１５ｃのみをＵ溝２１２内に残す。こ
のとき、ＢＰＳＧ膜２１５ｃの上面とＵ溝２１２の上端
とを概略一致させる〔図１３（ｃ）〕。ここで、シリコ
ン酸化膜２４１はシリコン窒化膜２４２の密着性を得る
ためである。シリコン窒化膜２４２はＢＰＳＧ膜２１５
ｂのエッチバックの際にシリコン基板２０１を保護する
ためである。また、シリコン酸化膜２４１，シリコン窒
化膜２４２はＢＰＳＧ膜２１５ａを熱処理する際に、Ｂ
ＰＳＧ膜２１５ａからシリコン基板２０１へのボロン，
燐の拡散を防ぐためである。この形成方法はＢＰＳＧ膜
の熱流動性を利用したものである。
【００１５】エム．スギヤマ等はＢＰＳＧ膜が埋め込ま
れたこのＵ溝分離領域を用いてバイポーラトランジスタ
を形成し、エミッタとコレクタとの間のリーク電流を測
定した。多結晶シリコン膜が埋め込まれたＵ溝分離領域
によるバイポーラトランジスタに比べて、このリーク電
流は大幅に改善された。エム．スギヤマ等は着目してい
ないが、この構造の採用により、寄生容量の増加を抑制
できる。しかしながら、この提案の素子分離領域は、半
導体素子の微細化には不向きである。例えばバイポーラ
トランジスタを形成するとき、コレクタプラグ領域を形
成するためのフィールド絶縁膜の開口とベース領域並び
にエミッタ領域を形成するためのフィールド絶縁膜の開
口とを別々に行なうことになり、自己整合技術が利用で
きず、フォトリソグラフィ工程が増加し、フォトマスク
のアライメントマージンが増加することになる。ＭＯＳ
トランジスタを含む半導体装置の場合には、これらの問
題がさらに致命的になる。
れたこのＵ溝分離領域を用いてバイポーラトランジスタ
を形成し、エミッタとコレクタとの間のリーク電流を測
定した。多結晶シリコン膜が埋め込まれたＵ溝分離領域
によるバイポーラトランジスタに比べて、このリーク電
流は大幅に改善された。エム．スギヤマ等は着目してい
ないが、この構造の採用により、寄生容量の増加を抑制
できる。しかしながら、この提案の素子分離領域は、半
導体素子の微細化には不向きである。例えばバイポーラ
トランジスタを形成するとき、コレクタプラグ領域を形
成するためのフィールド絶縁膜の開口とベース領域並び
にエミッタ領域を形成するためのフィールド絶縁膜の開
口とを別々に行なうことになり、自己整合技術が利用で
きず、フォトリソグラフィ工程が増加し、フォトマスク
のアライメントマージンが増加することになる。ＭＯＳ
トランジスタを含む半導体装置の場合には、これらの問
題がさらに致命的になる。
【００１６】また、この提案によるＵ溝分離領域とＬＯ
ＣＯＳ型のフィールド酸化膜との単なる組み合せも困難
である。図１４を参照して、この点について説明する。
ＣＯＳ型のフィールド酸化膜との単なる組み合せも困難
である。図１４を参照して、この点について説明する。
【００１７】シリコン基板２０１表面にパッド酸化膜２
０７，シリコン窒化膜（図示せず）を形成する。フィル
ド酸化膜を形成する領域のシリコン窒化膜をエッチング
除去する。ＬＯＣＯＳ法によりフィールド酸化膜２１０
を形成する。Ｕ溝を形成する領域のフィールド酸化膜２
１０，シリコン基板２０１を順次エッチング除去し、Ｕ
溝２１２を形成する。熱酸化により、Ｕ溝２１２に露出
したシリコン基板２０１部分にシリコン酸化膜２１４を
形成する。全面に、ＣＶＤ法によりＢＰＳＧ膜を堆積す
る。熱処理を行ない、ＢＰＳＧ膜の表面を平坦化する。
次にＢＰＳＧ膜のエッチバックを行なう。ＢＰＳＧ膜２
１５ｃのみをＵ溝２１２内に残す。このとき、ＢＰＳＧ
膜２１５ｃの上面を概略Ｕ溝２１２の上端と一致させる
と、パッド酸化膜２０７上にもＢＰＳＧ膜２１５ｄが残
留することになる〔図１４（ａ）〕。パッド酸化膜２０
７上のＢＰＳＧ膜２１５ｄを完全に除去するまでエッチ
バックを行なうと、ＢＰＳＧ膜２１５ｅの上面はＵ溝２
１２の上端より低くなる〔図１４（ｂ）〕。この場合、
ＢＰＳＧ膜２１５ｅの上面を覆う絶縁膜を形成してもフ
ィールド酸化膜２１０とＢＰＳＧ膜２１５ｅとにより形
成された段差は残存し、Ｕ溝分離領域上を通過する配線
に断線が生じやすくなる。
０７，シリコン窒化膜（図示せず）を形成する。フィル
ド酸化膜を形成する領域のシリコン窒化膜をエッチング
除去する。ＬＯＣＯＳ法によりフィールド酸化膜２１０
を形成する。Ｕ溝を形成する領域のフィールド酸化膜２
１０，シリコン基板２０１を順次エッチング除去し、Ｕ
溝２１２を形成する。熱酸化により、Ｕ溝２１２に露出
したシリコン基板２０１部分にシリコン酸化膜２１４を
形成する。全面に、ＣＶＤ法によりＢＰＳＧ膜を堆積す
る。熱処理を行ない、ＢＰＳＧ膜の表面を平坦化する。
次にＢＰＳＧ膜のエッチバックを行なう。ＢＰＳＧ膜２
１５ｃのみをＵ溝２１２内に残す。このとき、ＢＰＳＧ
膜２１５ｃの上面を概略Ｕ溝２１２の上端と一致させる
と、パッド酸化膜２０７上にもＢＰＳＧ膜２１５ｄが残
留することになる〔図１４（ａ）〕。パッド酸化膜２０
７上のＢＰＳＧ膜２１５ｄを完全に除去するまでエッチ
バックを行なうと、ＢＰＳＧ膜２１５ｅの上面はＵ溝２
１２の上端より低くなる〔図１４（ｂ）〕。この場合、
ＢＰＳＧ膜２１５ｅの上面を覆う絶縁膜を形成してもフ
ィールド酸化膜２１０とＢＰＳＧ膜２１５ｅとにより形
成された段差は残存し、Ｕ溝分離領域上を通過する配線
に断線が生じやすくなる。
【００１８】本発明の目的は、上記のエム．スギヤマ等
の提案を基礎にして、ＢＰＳＧ膜等の熱流動性を有する
絶縁膜が埋め込まれてなるＵ溝分離領域とＬＯＣＯＳ型
のフィールド酸化膜との組み合せを可能にした素子分離
領域を提供することにある。
の提案を基礎にして、ＢＰＳＧ膜等の熱流動性を有する
絶縁膜が埋め込まれてなるＵ溝分離領域とＬＯＣＯＳ型
のフィールド酸化膜との組み合せを可能にした素子分離
領域を提供することにある。
【００１９】
【課題を解決するための手段】本発明の半導体装置は、
シリコン基板の表面に形成されたＬＯＣＯＳ型のフィー
ルド酸化膜と、前記フィールド酸化膜を貫通してその底
面が少なくとも前記シリコン基板に達するように設けら
れたＵ溝と、前記シリコン基板の前記底面に露出した部
分に設けられたチャネルストッパと、前記シリコン基板
の前記Ｕ溝に露出した部分に設けられた絶縁膜からなる
第１の膜と、前記Ｕ溝内部に埋め込まれた第２の膜と、
からなる素子分離領域を有する半導体装置において、
前記第１の膜が前記Ｕ溝露出部分の熱酸化によるシリコ
ン酸化膜からなり、前記第２の膜が熱流動性を有して前
記Ｕ溝に埋め込まれた絶縁膜からなることと、その上面
が前記フィールド酸化膜の上面と概略一致し、その底面
が前記第２の膜の上面と接続して前記Ｕ溝内部に埋め込
まれた非熱流動性を有する膜からなる第３の膜と、前記
Ｕ溝の上端において前記第３の膜の上面と接続し、前記
Ｕ溝の上端を覆う絶縁膜からなる第４の膜と、をさらに
備え、前記第２の膜の上面が前記フィールド酸化膜の上
面と前記フィールド酸化膜の底面との間に位置している
ことを特徴とする。好ましくは前記第３の膜がＣＶＤ法
によるシリコン酸化膜，あるいはＣＶＤ法によるノンド
ープ多結晶シリコン膜である。他の本願発明の半導体装
置は、シリコン基板の表面に形成されたＬＯＣＯＳ型の
フィールド酸化膜と、前記フィールド酸化膜を貫通して
その底面が少なくとも前記シリコン基板に達するように
設けられたＵ溝と、前記シリコン基板の前記底面に露出
した部分に設けられたチャネルストッパと、前記シリコ
ン基板の前記Ｕ溝に露出した部分に設けられた絶縁膜か
らなる第１の膜と、前記Ｕ溝内部に埋め込まれた第２の
膜と、からなる素子分離領域を有する半導体装置におい
て、 前記第１の膜が前記Ｕ溝露出部分の熱酸化による
シリコン酸化膜からなり、前記第２の膜が熱流動性を有
して前記Ｕ溝に埋め込まれた絶縁膜からなることと、そ
の上面が前記フィールド酸化膜の上面と概略一致し、そ
の底面が前記第２の膜の上面と接続して前記Ｕ溝内部に
埋め込まれたノンドープ多結晶シリコン膜からなる第３
の膜と、前記Ｕ溝の上端において前記第３の膜の上面と
接続し、前記Ｕ溝の上端を覆う絶縁膜からなる第４の膜
と、前記Ｕ溝に露出した前記フィールド酸化膜の部分並
びに前記第１の膜の表面を覆うＣＶＤ法によるシリコン
窒化膜からなる第５の膜をさらに備えている。さらにそ
の他の本願発明の半導体装置は、 シリコン基板の表面
に形成されたＬＯＣＯＳ型のフィールド酸化膜と、前記
フィールド酸化膜を貫通してその底面が少なくとも前記
シリコン基板に達するように設けられたＵ溝と、前記シ
リコン基板の前記底面に露出した部分に設けられたチャ
ネルストッパと、前記シリコン基板の前記Ｕ溝に露出し
た部分に設けられた絶縁膜からなる第１の膜と、前記Ｕ
溝内部に埋め込まれた第２の膜と、からなる素子分離領
域を有する半導体装置において、 前記第１の膜が前記
Ｕ溝露出部分の熱酸化によるシリコン酸化膜からなり、
前記第２の膜が熱流動性を有して前記Ｕ溝に埋め込まれ
た絶縁膜からなることと、その上面が前記フィールド酸
化膜の上面と概略一致し、その底面が前記第２の膜の上
面と接続して前記Ｕ溝内部に埋め込まれたノンドープ多
結晶シリコン膜からなる第３の膜と、前記Ｕ溝の上端に
おいて前記第３の膜の上面と接続し、前記Ｕ溝の上端を
覆う絶縁膜からなる第４の膜と、前記第２の膜の上面を
覆い，かつ前記第２の膜がない部分において前記Ｕ溝の
表面を覆うＣＶＤ法によるシリコン窒化膜からなる第６
の膜をさらに備えている。
シリコン基板の表面に形成されたＬＯＣＯＳ型のフィー
ルド酸化膜と、前記フィールド酸化膜を貫通してその底
面が少なくとも前記シリコン基板に達するように設けら
れたＵ溝と、前記シリコン基板の前記底面に露出した部
分に設けられたチャネルストッパと、前記シリコン基板
の前記Ｕ溝に露出した部分に設けられた絶縁膜からなる
第１の膜と、前記Ｕ溝内部に埋め込まれた第２の膜と、
からなる素子分離領域を有する半導体装置において、
前記第１の膜が前記Ｕ溝露出部分の熱酸化によるシリコ
ン酸化膜からなり、前記第２の膜が熱流動性を有して前
記Ｕ溝に埋め込まれた絶縁膜からなることと、その上面
が前記フィールド酸化膜の上面と概略一致し、その底面
が前記第２の膜の上面と接続して前記Ｕ溝内部に埋め込
まれた非熱流動性を有する膜からなる第３の膜と、前記
Ｕ溝の上端において前記第３の膜の上面と接続し、前記
Ｕ溝の上端を覆う絶縁膜からなる第４の膜と、をさらに
備え、前記第２の膜の上面が前記フィールド酸化膜の上
面と前記フィールド酸化膜の底面との間に位置している
ことを特徴とする。好ましくは前記第３の膜がＣＶＤ法
によるシリコン酸化膜，あるいはＣＶＤ法によるノンド
ープ多結晶シリコン膜である。他の本願発明の半導体装
置は、シリコン基板の表面に形成されたＬＯＣＯＳ型の
フィールド酸化膜と、前記フィールド酸化膜を貫通して
その底面が少なくとも前記シリコン基板に達するように
設けられたＵ溝と、前記シリコン基板の前記底面に露出
した部分に設けられたチャネルストッパと、前記シリコ
ン基板の前記Ｕ溝に露出した部分に設けられた絶縁膜か
らなる第１の膜と、前記Ｕ溝内部に埋め込まれた第２の
膜と、からなる素子分離領域を有する半導体装置におい
て、 前記第１の膜が前記Ｕ溝露出部分の熱酸化による
シリコン酸化膜からなり、前記第２の膜が熱流動性を有
して前記Ｕ溝に埋め込まれた絶縁膜からなることと、そ
の上面が前記フィールド酸化膜の上面と概略一致し、そ
の底面が前記第２の膜の上面と接続して前記Ｕ溝内部に
埋め込まれたノンドープ多結晶シリコン膜からなる第３
の膜と、前記Ｕ溝の上端において前記第３の膜の上面と
接続し、前記Ｕ溝の上端を覆う絶縁膜からなる第４の膜
と、前記Ｕ溝に露出した前記フィールド酸化膜の部分並
びに前記第１の膜の表面を覆うＣＶＤ法によるシリコン
窒化膜からなる第５の膜をさらに備えている。さらにそ
の他の本願発明の半導体装置は、 シリコン基板の表面
に形成されたＬＯＣＯＳ型のフィールド酸化膜と、前記
フィールド酸化膜を貫通してその底面が少なくとも前記
シリコン基板に達するように設けられたＵ溝と、前記シ
リコン基板の前記底面に露出した部分に設けられたチャ
ネルストッパと、前記シリコン基板の前記Ｕ溝に露出し
た部分に設けられた絶縁膜からなる第１の膜と、前記Ｕ
溝内部に埋め込まれた第２の膜と、からなる素子分離領
域を有する半導体装置において、 前記第１の膜が前記
Ｕ溝露出部分の熱酸化によるシリコン酸化膜からなり、
前記第２の膜が熱流動性を有して前記Ｕ溝に埋め込まれ
た絶縁膜からなることと、その上面が前記フィールド酸
化膜の上面と概略一致し、その底面が前記第２の膜の上
面と接続して前記Ｕ溝内部に埋め込まれたノンドープ多
結晶シリコン膜からなる第３の膜と、前記Ｕ溝の上端に
おいて前記第３の膜の上面と接続し、前記Ｕ溝の上端を
覆う絶縁膜からなる第４の膜と、前記第２の膜の上面を
覆い，かつ前記第２の膜がない部分において前記Ｕ溝の
表面を覆うＣＶＤ法によるシリコン窒化膜からなる第６
の膜をさらに備えている。
【００２０】好ましくは、第２の膜がＰＳＧ膜，あるい
はＢＰＳＧ膜である。好ましくは、第４の膜がＣＶＤ法
によるシリコン窒化膜，あるいは高温ＣＶＤ法によるシ
リコン酸化膜である。
はＢＰＳＧ膜である。好ましくは、第４の膜がＣＶＤ法
によるシリコン窒化膜，あるいは高温ＣＶＤ法によるシ
リコン酸化膜である。
【００２１】シリコン基板は、好ましくは一導電型シリ
コン基体並びに逆導電型ウェルから構成されている。こ
のとき、好ましくは、Ｕ溝は逆導電型ウェルの側面を貫
通してかつＵ溝の底面は逆導電型ウェルの底面より低い
位置にある。
コン基体並びに逆導電型ウェルから構成されている。こ
のとき、好ましくは、Ｕ溝は逆導電型ウェルの側面を貫
通してかつＵ溝の底面は逆導電型ウェルの底面より低い
位置にある。
【００２２】あるいは、シリコン基板は、好ましくは一
導電型シリコン基体並びに逆導電型ウェル並びに一導電
型ウェルから構成されている。このとき、好ましくは、
Ｕ溝は逆導電型ウェルおよび一導電型の側面を貫通し、
かつ、Ｕ溝の底面は逆導電型ウェルおよび一導電型の底
面より低い位置にある。
導電型シリコン基体並びに逆導電型ウェル並びに一導電
型ウェルから構成されている。このとき、好ましくは、
Ｕ溝は逆導電型ウェルおよび一導電型の側面を貫通し、
かつ、Ｕ溝の底面は逆導電型ウェルおよび一導電型の底
面より低い位置にある。
【００２３】あるいは、シリコン基板は、好ましくは一
導電型シリコン基体並びに逆導電型埋め込み層並びに逆
導電型エピタキシャル層から構成されている。このと
き、好ましくは、Ｕ溝は逆導電型埋め込み層を貫通して
いる。
導電型シリコン基体並びに逆導電型埋め込み層並びに逆
導電型エピタキシャル層から構成されている。このと
き、好ましくは、Ｕ溝は逆導電型埋め込み層を貫通して
いる。
【００２４】あるいは、シリコン基板は、好ましくは一
導電型シリコン基体並びに逆導電型埋め込み層並びに一
導電型埋め込み層並びに逆導電型エピタキシャル層から
構成されている。このとき、好ましくは、Ｕ溝は逆導電
型埋め込み層および一導電型埋め込み層を貫通してい
る。
導電型シリコン基体並びに逆導電型埋め込み層並びに一
導電型埋め込み層並びに逆導電型エピタキシャル層から
構成されている。このとき、好ましくは、Ｕ溝は逆導電
型埋め込み層および一導電型埋め込み層を貫通してい
る。
【００２５】あるいは、シリコン基板は、好ましくは一
導電型シリコン基体並びに逆導電型埋め込み層並びに一
導電型埋め込み層並びに逆導電型エピタキシャル層並び
に一導電型埋め込み層に接続しかつこの上の逆導電型エ
ピタキシャル層に設けられた一導電型ウェルから構成さ
れている。このとき、好ましくは、Ｕ溝は一導電型ウェ
ルの側面を貫通し、かつ、逆導電型埋め込み層および一
導電型埋め込み層を貫通している。
導電型シリコン基体並びに逆導電型埋め込み層並びに一
導電型埋め込み層並びに逆導電型エピタキシャル層並び
に一導電型埋め込み層に接続しかつこの上の逆導電型エ
ピタキシャル層に設けられた一導電型ウェルから構成さ
れている。このとき、好ましくは、Ｕ溝は一導電型ウェ
ルの側面を貫通し、かつ、逆導電型埋め込み層および一
導電型埋め込み層を貫通している。
【００２６】あるいは、シリコン基板は、好ましくは一
導電型シリコン基体並びに逆導電型埋め込み層並びに一
導電型埋め込み層並びに逆導電型エピタキシャル層並び
に一導電型埋め込み層に接続しかつこの上の逆導電型エ
ピタキシャル層の上に設けられた一導電型ウェル並びに
逆導電型埋め込み層の一部において逆導電型埋め込み層
に接続しかつこの上の逆導電型エピタキシャル層のに設
けられた逆導電型ウェルから構成されている。このと
き、好ましくは、Ｕ溝は一導電型ウェルおよび逆導電型
ウェルの側面を貫通し、かつ、逆導電型埋め込み層およ
び一導電型埋め込み層を貫通している。
導電型シリコン基体並びに逆導電型埋め込み層並びに一
導電型埋め込み層並びに逆導電型エピタキシャル層並び
に一導電型埋め込み層に接続しかつこの上の逆導電型エ
ピタキシャル層の上に設けられた一導電型ウェル並びに
逆導電型埋め込み層の一部において逆導電型埋め込み層
に接続しかつこの上の逆導電型エピタキシャル層のに設
けられた逆導電型ウェルから構成されている。このと
き、好ましくは、Ｕ溝は一導電型ウェルおよび逆導電型
ウェルの側面を貫通し、かつ、逆導電型埋め込み層およ
び一導電型埋め込み層を貫通している。
【００２７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２８】本発明の第１の実施例の構成を説明するた
めの略平面図，および略断面図をそれぞれ示す図１
（ａ），および（ｂ）を参照すると、本発明の半導体装
置は、Ｐ型シリコン基体１０１とＰ型シリコン基体１０
１の表面に形成されたＮ+ 型埋め込み層１０２とＮ+ 型
埋め込み層１０２を含むＰ型シリコン基体１０１の表面
上に形成されたＮ型エピタキシャル層１０３とからなる
シリコン基板において、ＬＯＣＯＳ型のフィールド酸化
膜１１０とＵ溝分離領域とからなる素子分離領域を有し
ている。
めの略平面図，および略断面図をそれぞれ示す図１
（ａ），および（ｂ）を参照すると、本発明の半導体装
置は、Ｐ型シリコン基体１０１とＰ型シリコン基体１０
１の表面に形成されたＮ+ 型埋め込み層１０２とＮ+ 型
埋め込み層１０２を含むＰ型シリコン基体１０１の表面
上に形成されたＮ型エピタキシャル層１０３とからなる
シリコン基板において、ＬＯＣＯＳ型のフィールド酸化
膜１１０とＵ溝分離領域とからなる素子分離領域を有し
ている。
【００２９】ＬＯＣＯＳ型のフィールド酸化膜１１０は
Ｎ型エピタキシャル層１０３の表面に選択的に形成され
ており、フィールド酸化膜１１０が形成されていない部
分のＮ型エピタキシャル層１０３の表面にはパッド酸化
膜１０７ａ，１０７ｂ，１０７ｃ等が形成されている。
Ｐ型シリコン基体１０１の不純物濃度は１×１０15〜１
×１０16ｃｍ-3である。Ｎ+ 型埋め込み層１０２の不純
物濃度は１×１０20〜１×１０21ｃｍ-3である。Ｎ型エ
ピタキシャル層１０３の不純物濃度は１×１０15〜１×
１０17ｃｍ-3であり、これの膜厚は０．５〜２．０μｍ
である。フィールド酸化膜１１０の膜厚は４００〜８０
０ｎｍである。
Ｎ型エピタキシャル層１０３の表面に選択的に形成され
ており、フィールド酸化膜１１０が形成されていない部
分のＮ型エピタキシャル層１０３の表面にはパッド酸化
膜１０７ａ，１０７ｂ，１０７ｃ等が形成されている。
Ｐ型シリコン基体１０１の不純物濃度は１×１０15〜１
×１０16ｃｍ-3である。Ｎ+ 型埋め込み層１０２の不純
物濃度は１×１０20〜１×１０21ｃｍ-3である。Ｎ型エ
ピタキシャル層１０３の不純物濃度は１×１０15〜１×
１０17ｃｍ-3であり、これの膜厚は０．５〜２．０μｍ
である。フィールド酸化膜１１０の膜厚は４００〜８０
０ｎｍである。
【００３０】Ｕ溝分離領域は、Ｕ溝１１２，第１の膜で
あるところの熱酸化により形成されたシリコン酸化膜１
１３，Ｐ型のチャネルストッパ１１４，第２の膜である
ところのＣＶＤ法により形成されたＢＰＳＧ膜１１５
ｃ，第３の膜であるところのＣＶＤ法により形成された
シリコン酸化膜１１６ｃ，および第４の膜であるところ
のＣＶＤ法により形成されたシリコン窒化膜１１７から
構成される。
あるところの熱酸化により形成されたシリコン酸化膜１
１３，Ｐ型のチャネルストッパ１１４，第２の膜である
ところのＣＶＤ法により形成されたＢＰＳＧ膜１１５
ｃ，第３の膜であるところのＣＶＤ法により形成された
シリコン酸化膜１１６ｃ，および第４の膜であるところ
のＣＶＤ法により形成されたシリコン窒化膜１１７から
構成される。
【００３１】Ｕ溝１１２はフィールド酸化膜１１０，Ｎ
型エピタキシャル層１０３，およびＮ型エピタキシャル
層１０３を貫通し、その底面はＰ型シリコン基体１０１
中に形成されており、その幅は０．６〜１．２μｍ，深
さは３〜６μｍである。
型エピタキシャル層１０３，およびＮ型エピタキシャル
層１０３を貫通し、その底面はＰ型シリコン基体１０１
中に形成されており、その幅は０．６〜１．２μｍ，深
さは３〜６μｍである。
【００３２】第１の膜であるシリコン酸化膜はＵ溝１１
２に露出したシリコン基板（Ｎ型エピタキシャル層１０
３，Ｎ+ 型埋め込み層１０２，およびＰ型シリコン基体
１０１）の表面を熱酸化することにより形成される。シ
リコン酸化膜１１３の膜厚は２０〜２００ｎｍである。
このシリコン酸化膜は、ＢＰＳＧ膜を堆積した後の各種
の熱処理においてＢＰＳＧ膜からのボロン，燐がシリコ
ン基板中に拡散されるのを防ぐためのものであり、その
ことから２０ｎｍ以上の膜厚が必要になる。この膜厚が
２００ｎｍより厚くなると、体積膨張による応力の発生
が顕著になるので好ましくない。
２に露出したシリコン基板（Ｎ型エピタキシャル層１０
３，Ｎ+ 型埋め込み層１０２，およびＰ型シリコン基体
１０１）の表面を熱酸化することにより形成される。シ
リコン酸化膜１１３の膜厚は２０〜２００ｎｍである。
このシリコン酸化膜は、ＢＰＳＧ膜を堆積した後の各種
の熱処理においてＢＰＳＧ膜からのボロン，燐がシリコ
ン基板中に拡散されるのを防ぐためのものであり、その
ことから２０ｎｍ以上の膜厚が必要になる。この膜厚が
２００ｎｍより厚くなると、体積膨張による応力の発生
が顕著になるので好ましくない。
【００３３】第２の膜であるＢＰＳＧ膜１１５ｃの底面
と側面とは直接にシリコン酸化膜１１３と接触してい
る。これの上面はフィールド酸化膜１１０の上面と底面
との間に位置していることが好ましい。この場合には、
後工程で加えられる各種の熱処理に際して、Ｕ溝１１２
と接するシリコン基板表面に、熱膨張率の不連続性に起
因する応力を与えることが避けられるため、よりリーク
電流の低減ができる。ＢＰＳＧ膜１１５ｃの燐，および
ボロンの濃度は３〜７ｍｏｌ％，７〜１５ｍｏｌ％であ
る。ＢＰＳＧ膜１１５ｃは８００〜９５０℃程度で熱流
動性が得られる。第２の膜としてはＢＰＳＧ膜の他にＰ
ＳＧ膜でもよい。
と側面とは直接にシリコン酸化膜１１３と接触してい
る。これの上面はフィールド酸化膜１１０の上面と底面
との間に位置していることが好ましい。この場合には、
後工程で加えられる各種の熱処理に際して、Ｕ溝１１２
と接するシリコン基板表面に、熱膨張率の不連続性に起
因する応力を与えることが避けられるため、よりリーク
電流の低減ができる。ＢＰＳＧ膜１１５ｃの燐，および
ボロンの濃度は３〜７ｍｏｌ％，７〜１５ｍｏｌ％であ
る。ＢＰＳＧ膜１１５ｃは８００〜９５０℃程度で熱流
動性が得られる。第２の膜としてはＢＰＳＧ膜の他にＰ
ＳＧ膜でもよい。
【００３４】第３の膜であるところのシリコン酸化膜１
１６ａの底面は直接にＢＰＳＧ膜１１５ｃの上面と接触
しており、これの側面はＵ溝１１２に露出したフィール
ド酸化膜１１０の表面と直接に接触しており、これの上
面は概略Ｕ溝１１２の上端（フィールド酸化膜１１０の
上面）と一致している。このシリコン酸化膜１１６ａの
存在により、フィールド酸化膜１１０の上面とＵ溝分離
領域の上端との連続した平坦性が得られる。このシリコ
ン酸化膜１１６ａは、後工程で加えられる各種の熱処理
の際のＢＰＳＧ膜１１５ｃからの燐，ボロンのアウトデ
ィヒュージョンを防止し、後工程で加えられる各種のエ
ッチングの際にＢＰＳＧ膜１１５ｃに対する保護膜とし
て働く。シリコン酸化膜１１６ａは熱流動性を有さない
ため、後工程で加えられる各種の熱処理の際に、ＢＰＳ
Ｇ膜１１５ｃの流失を防ぐことができる。
１６ａの底面は直接にＢＰＳＧ膜１１５ｃの上面と接触
しており、これの側面はＵ溝１１２に露出したフィール
ド酸化膜１１０の表面と直接に接触しており、これの上
面は概略Ｕ溝１１２の上端（フィールド酸化膜１１０の
上面）と一致している。このシリコン酸化膜１１６ａの
存在により、フィールド酸化膜１１０の上面とＵ溝分離
領域の上端との連続した平坦性が得られる。このシリコ
ン酸化膜１１６ａは、後工程で加えられる各種の熱処理
の際のＢＰＳＧ膜１１５ｃからの燐，ボロンのアウトデ
ィヒュージョンを防止し、後工程で加えられる各種のエ
ッチングの際にＢＰＳＧ膜１１５ｃに対する保護膜とし
て働く。シリコン酸化膜１１６ａは熱流動性を有さない
ため、後工程で加えられる各種の熱処理の際に、ＢＰＳ
Ｇ膜１１５ｃの流失を防ぐことができる。
【００３５】第４の膜であるシリコン窒化膜１１７の膜
厚は５０〜２００ｎｍである。このシリコン窒化膜１１
７は、後工程で加えられる各種のエッチング工程，イオ
ン注入工程に際し、第３の膜であるシリコン酸化膜１１
６ａを保護する。なお、このシリコン窒化膜１１７は、
この段階では鋭い段部を有しているが、後工程で加えら
れる各種の成膜工程，エッチバック工程により、実質的
にはこの段部がなだらかになる。
厚は５０〜２００ｎｍである。このシリコン窒化膜１１
７は、後工程で加えられる各種のエッチング工程，イオ
ン注入工程に際し、第３の膜であるシリコン酸化膜１１
６ａを保護する。なお、このシリコン窒化膜１１７は、
この段階では鋭い段部を有しているが、後工程で加えら
れる各種の成膜工程，エッチバック工程により、実質的
にはこの段部がなだらかになる。
【００３６】詳細は後述するが、本実施例でのＵ溝分離
領域の形成の際の主なる加熱工程は、熱流動性を有する
ＢＰＳＧ膜に加えられる工程である。このため、体積膨
張は発生せず、これによる応力起因のリーク電流の発生
はない。また、Ｕ溝におけるシリコン基板の領域に埋め
込まれた膜が絶縁膜であることから、寄生容量の増大要
因は除去される。素子分離領域上の平坦性，および半導
体素子の微細化の可能性については、本実施例の適用例
の項で詳述する。
領域の形成の際の主なる加熱工程は、熱流動性を有する
ＢＰＳＧ膜に加えられる工程である。このため、体積膨
張は発生せず、これによる応力起因のリーク電流の発生
はない。また、Ｕ溝におけるシリコン基板の領域に埋め
込まれた膜が絶縁膜であることから、寄生容量の増大要
因は除去される。素子分離領域上の平坦性，および半導
体素子の微細化の可能性については、本実施例の適用例
の項で詳述する。
【００３７】次に、上述の第１の実施例の半導体装置の
製造方法を示す図２，および図３を併せて参照すると、
まず、Ｐ型シリコン基体１０１の表面に、Ｎ+ 型埋め込
み層１０２が形成される。本実施例ではＰ型シリコン基
体１０１の表面の全面にＮ+ 型埋め込み層１０２が形成
されるが、このＮ+ 型埋め込み層１０２は島状に形成さ
れることもある。（本実施例はバイポーラトランジスタ
からなる半導体装置用である。）Ｎ+ 型埋め込み層１０
２の表面上に、Ｎ型エピタキシャル層１０３が形成され
る。Ｎ型エピタキシャル層１０３の表面を熱酸化してパ
ッド酸化膜が形成され、パッド酸化膜上にＣＶＤ法によ
るシリコン窒化膜（図示せず）が形成される。このシリ
コン窒化膜はＬＯＣＯＳ法のマスクに用いる。フィール
ド酸化膜を形成する領域のシリコン窒化膜をエッチング
除去し、ＬＯＣＯＳ法によるフィールド酸化膜１１０が
形成される。このシリコン窒化膜をエッチング除去す
る。パッド酸化膜１０７ａ，１０７ｂ等が残される。全
面に、ＣＶＤ法により、膜厚１００〜２００ｎｍのシリ
コン窒化膜１１１が堆積される〔図２（ａ）〕。
製造方法を示す図２，および図３を併せて参照すると、
まず、Ｐ型シリコン基体１０１の表面に、Ｎ+ 型埋め込
み層１０２が形成される。本実施例ではＰ型シリコン基
体１０１の表面の全面にＮ+ 型埋め込み層１０２が形成
されるが、このＮ+ 型埋め込み層１０２は島状に形成さ
れることもある。（本実施例はバイポーラトランジスタ
からなる半導体装置用である。）Ｎ+ 型埋め込み層１０
２の表面上に、Ｎ型エピタキシャル層１０３が形成され
る。Ｎ型エピタキシャル層１０３の表面を熱酸化してパ
ッド酸化膜が形成され、パッド酸化膜上にＣＶＤ法によ
るシリコン窒化膜（図示せず）が形成される。このシリ
コン窒化膜はＬＯＣＯＳ法のマスクに用いる。フィール
ド酸化膜を形成する領域のシリコン窒化膜をエッチング
除去し、ＬＯＣＯＳ法によるフィールド酸化膜１１０が
形成される。このシリコン窒化膜をエッチング除去す
る。パッド酸化膜１０７ａ，１０７ｂ等が残される。全
面に、ＣＶＤ法により、膜厚１００〜２００ｎｍのシリ
コン窒化膜１１１が堆積される〔図２（ａ）〕。
【００３８】次に、Ｕ溝を形成する領域に開口部を有す
るフォトレジスト膜（図示せず）が形成される。このフ
ォトレジスト膜をマスクにして、まず、ＣＨＦ3 ＋
Ｏ3 ，あるいはＣＦ4 ＋Ｏ2 を用いたＲＩＥ法により、
シリコン窒化膜１１１とフィールド酸化膜１１０とがエ
ッチングされる。続いて、再びこのフォトレジスト膜を
マスクにして、ＣＣｌ4 ＋ＢＣｌ3 を用いたＲＩＥ法に
より、Ｎ型エピタキシャル層１０３，Ｎ+ 型埋め込み層
１０２，Ｐ型シリコン基体１０１が順次エッチングされ
る。これら一連のエッチングにより、Ｕ溝１１２が形成
される。このフォトレジスト膜を除去した後、熱酸化に
より、Ｕ溝１１２に露出したＮ型エピタキシャル層１０
３，Ｎ+ 型埋め込み層１０２，およびＰ型シリコン基体
１０１の部分に第１の膜であるシリコン酸化膜１１３が
形成される。３０〜５０ｋｅＶのエネルギー，１×１０
13〜１×１０14ｃｍ-2のドーズ量でＢＦ2 のイオン注入
が行なわれ、Ｐ型のチャネルストッパ１１４が形成され
る〔図２（ｂ）〕。
るフォトレジスト膜（図示せず）が形成される。このフ
ォトレジスト膜をマスクにして、まず、ＣＨＦ3 ＋
Ｏ3 ，あるいはＣＦ4 ＋Ｏ2 を用いたＲＩＥ法により、
シリコン窒化膜１１１とフィールド酸化膜１１０とがエ
ッチングされる。続いて、再びこのフォトレジスト膜を
マスクにして、ＣＣｌ4 ＋ＢＣｌ3 を用いたＲＩＥ法に
より、Ｎ型エピタキシャル層１０３，Ｎ+ 型埋め込み層
１０２，Ｐ型シリコン基体１０１が順次エッチングされ
る。これら一連のエッチングにより、Ｕ溝１１２が形成
される。このフォトレジスト膜を除去した後、熱酸化に
より、Ｕ溝１１２に露出したＮ型エピタキシャル層１０
３，Ｎ+ 型埋め込み層１０２，およびＰ型シリコン基体
１０１の部分に第１の膜であるシリコン酸化膜１１３が
形成される。３０〜５０ｋｅＶのエネルギー，１×１０
13〜１×１０14ｃｍ-2のドーズ量でＢＦ2 のイオン注入
が行なわれ、Ｐ型のチャネルストッパ１１４が形成され
る〔図２（ｂ）〕。
【００３９】次に、温度７００〜８００℃，０．８〜
１．５Ｔｏｒｒの条件でのＬＰＣＶＤ法により、全面
に、膜厚１〜２μｍのＢＰＳＧ膜１１５ａが堆積され
る。このとき、Ｕ溝内には、空洞１５３が形成されるこ
とがある〔図２（ｃ）〕。
１．５Ｔｏｒｒの条件でのＬＰＣＶＤ法により、全面
に、膜厚１〜２μｍのＢＰＳＧ膜１１５ａが堆積され
る。このとき、Ｕ溝内には、空洞１５３が形成されるこ
とがある〔図２（ｃ）〕。
【００４０】次に、８００〜９５０℃の窒素雰囲気で熱
処理することにより、ＢＰＳＧ膜１１５ａが流動化し、
表面が平坦化されたＢＰＳＧ膜１１５ｂが得られる。こ
のとき、空洞１５３は消滅する〔図２（ｄ）〕。またこ
の熱処理に際しては、ＢＰＳＧ膜の有する熱流動性によ
り、応力の発生は低く抑えられる。この段階で、フィー
ルド酸化膜の膜厚が例えば５００ｎｍの場合、フィール
ド酸化膜１１０上とパッド酸化膜１０７上とでのＢＰＳ
Ｇ膜１１５ｂの膜厚の差は、２７０ｎｍである。
処理することにより、ＢＰＳＧ膜１１５ａが流動化し、
表面が平坦化されたＢＰＳＧ膜１１５ｂが得られる。こ
のとき、空洞１５３は消滅する〔図２（ｄ）〕。またこ
の熱処理に際しては、ＢＰＳＧ膜の有する熱流動性によ
り、応力の発生は低く抑えられる。この段階で、フィー
ルド酸化膜の膜厚が例えば５００ｎｍの場合、フィール
ド酸化膜１１０上とパッド酸化膜１０７上とでのＢＰＳ
Ｇ膜１１５ｂの膜厚の差は、２７０ｎｍである。
【００４１】次に、ＢＰＳＧ膜１１５ｂがエッチバック
され、Ｕ溝１１２にのみ、埋め込まれた状態のＢＰＳＧ
膜１１５ｃが残される〔図３（ａ）〕。このエッチバッ
クは、バッファードＨＦによるウェットエッチング，も
しくはＣＦ4＋Ｏ2 を用いたＲＩＥ法（２００Ｗ，０．
３５Ｔｏｒｒ）により行なう。このとき、シリコン窒化
膜１１１は、このエッチバックのストッパとして働き、
フィールド酸化膜１１０，およびパッド酸化膜１０７ｂ
等に対する保護膜となる。フィールド酸化膜の膜厚が例
えば５００ｎｍの場合、ＢＰＳＧ膜１１５ｃの上面はフ
ィールド酸化膜１１０の底面より２００ｎｍ程度まで高
くすることが可能であるが、フィールド酸化膜１１０の
底面より低くても大きな支障はない。
され、Ｕ溝１１２にのみ、埋め込まれた状態のＢＰＳＧ
膜１１５ｃが残される〔図３（ａ）〕。このエッチバッ
クは、バッファードＨＦによるウェットエッチング，も
しくはＣＦ4＋Ｏ2 を用いたＲＩＥ法（２００Ｗ，０．
３５Ｔｏｒｒ）により行なう。このとき、シリコン窒化
膜１１１は、このエッチバックのストッパとして働き、
フィールド酸化膜１１０，およびパッド酸化膜１０７ｂ
等に対する保護膜となる。フィールド酸化膜の膜厚が例
えば５００ｎｍの場合、ＢＰＳＧ膜１１５ｃの上面はフ
ィールド酸化膜１１０の底面より２００ｎｍ程度まで高
くすることが可能であるが、フィールド酸化膜１１０の
底面より低くても大きな支障はない。
【００４２】次に、全面に、ＣＶＤ法により、シリコン
酸化膜１１６が堆積される〔図３（ｂ）〕。シリコン酸
化膜１１６の膜厚は、Ｕ溝１１２の幅の１／２以上であ
ることが好ましい。例えば、Ｕ溝１１２の幅が１．０μ
ｍの場合、シリコン酸化膜１１６の膜厚は０．５μｍ以
上である。なお、シリコン酸化膜１１６の代りに、シリ
コン窒化膜を用いることも考えられる。しかし、シリコ
ン窒化膜は、０．５μｍ程度以上の膜厚になると加熱工
程によりクラックが発生しやすくなるため、不適当であ
る。
酸化膜１１６が堆積される〔図３（ｂ）〕。シリコン酸
化膜１１６の膜厚は、Ｕ溝１１２の幅の１／２以上であ
ることが好ましい。例えば、Ｕ溝１１２の幅が１．０μ
ｍの場合、シリコン酸化膜１１６の膜厚は０．５μｍ以
上である。なお、シリコン酸化膜１１６の代りに、シリ
コン窒化膜を用いることも考えられる。しかし、シリコ
ン窒化膜は、０．５μｍ程度以上の膜厚になると加熱工
程によりクラックが発生しやすくなるため、不適当であ
る。
【００４３】次に、シリコン酸化膜１１６がエッチバッ
クされ、その上面がフィールド酸化膜の上面と概略一致
するシリコン酸化膜１１６ａがＵ溝１１２に埋め込まれ
る。この工程でも、シリコン窒化膜１１１はこのエッチ
バックとして働き、フィールド酸化膜１１０，およびパ
ッド酸化膜１０７ｂ等に対する保護膜となる。シリコン
窒化膜１１１がウェットエッチング（例えば熱燐酸）に
より除去される〔図３（ｃ）〕。
クされ、その上面がフィールド酸化膜の上面と概略一致
するシリコン酸化膜１１６ａがＵ溝１１２に埋め込まれ
る。この工程でも、シリコン窒化膜１１１はこのエッチ
バックとして働き、フィールド酸化膜１１０，およびパ
ッド酸化膜１０７ｂ等に対する保護膜となる。シリコン
窒化膜１１１がウェットエッチング（例えば熱燐酸）に
より除去される〔図３（ｃ）〕。
【００４４】次に、ＣＶＤ法により、全面に膜厚５０〜
２００ｎｍのシリコン窒化膜が堆積される。このシリコ
ン窒化膜をエッチング加工して、シリコン窒化膜１１７
が形成される〔図１（ａ），（ｂ）〕。なお、第４の膜
としてシリコン窒化膜１１７の代りに高温ＣＶＤ法によ
り形成したシリコン酸化膜を用いてもよい。ただしこの
場合には、このシリコン酸化膜の膜厚は２００ｎｍ以上
必要である。
２００ｎｍのシリコン窒化膜が堆積される。このシリコ
ン窒化膜をエッチング加工して、シリコン窒化膜１１７
が形成される〔図１（ａ），（ｂ）〕。なお、第４の膜
としてシリコン窒化膜１１７の代りに高温ＣＶＤ法によ
り形成したシリコン酸化膜を用いてもよい。ただしこの
場合には、このシリコン酸化膜の膜厚は２００ｎｍ以上
必要である。
【００４５】次に、本実施例の効果を説明する。本実施
例の素子分離領域を用いて、バイポーラトランジスタを
形成した。図１（ａ），（ｂ）において、Ｎ+ 型コレク
タプラグ領域はパッド酸化膜１０７ｃの位置のＮ型エピ
タキシャル層１０３に形成され、Ｐ型ベース領域，Ｐ+
型グラフトベース領域，およびＮ+ 型エミッタ領域はパ
ッド酸化膜１０７ｂの位置のＮ型エピタキシャル層１０
３に形成される。エミッタ領域は１×５μｍ2 ，ｈFE＝
１００，Ｕ溝１１２の周囲長は５０μｍである。測定の
必要から、パッド酸化膜１０７ａの位置のＮ型エピタキ
シャル層１０３にもＮ+ 型拡散層を形成してある。従来
の構造の素子分離領域との比較のため、図１（ａ），
（ｂ）におけるＢＰＳＧ膜１１５ｃ，シリコン酸化膜１
１６ａ，およびシリコン窒化膜１１７のみが多結晶シリ
コン膜およびシリコン酸化膜（これらは図１２（ｂ）に
おける多結晶シリコン膜２５２，フィールド酸化膜２１
０ａに相当する）に置換された構造の素子分離領域を形
成し、上記と同一のバイポーラトランジスタを作成し
た。
例の素子分離領域を用いて、バイポーラトランジスタを
形成した。図１（ａ），（ｂ）において、Ｎ+ 型コレク
タプラグ領域はパッド酸化膜１０７ｃの位置のＮ型エピ
タキシャル層１０３に形成され、Ｐ型ベース領域，Ｐ+
型グラフトベース領域，およびＮ+ 型エミッタ領域はパ
ッド酸化膜１０７ｂの位置のＮ型エピタキシャル層１０
３に形成される。エミッタ領域は１×５μｍ2 ，ｈFE＝
１００，Ｕ溝１１２の周囲長は５０μｍである。測定の
必要から、パッド酸化膜１０７ａの位置のＮ型エピタキ
シャル層１０３にもＮ+ 型拡散層を形成してある。従来
の構造の素子分離領域との比較のため、図１（ａ），
（ｂ）におけるＢＰＳＧ膜１１５ｃ，シリコン酸化膜１
１６ａ，およびシリコン窒化膜１１７のみが多結晶シリ
コン膜およびシリコン酸化膜（これらは図１２（ｂ）に
おける多結晶シリコン膜２５２，フィールド酸化膜２１
０ａに相当する）に置換された構造の素子分離領域を形
成し、上記と同一のバイポーラトランジスタを作成し
た。
【００４６】図４は、Ｕ溝の幅を変数としたとき、Ｕ溝
分離領域により分断されたコレクタ領域間の寄生容量を
示すグラフである。具体的には、上述のバイポーラトラ
ンジスタにおいて、Ｎ+ 型コレクタプラグ領域（パッド
酸化膜１０７ｃの位置）とＮ+ 型拡散層（パッド酸化膜
１０７ａの位置）との間の容量を測定した。同図におい
て、線Ａ１は本実施例の測定結果であり、線Ｂ１は従来
構造での測定結果である。これより、本実施例は従来構
造に比較して、寄生容量が大幅に低減されたことが明か
となる。なお、線Ｂ１が示すように、従来構造では、Ｕ
溝の幅が増加すると寄生容量は増加する。Ｕ溝の幅の増
加は埋め込まれた多結晶シリコン膜の影響が支配的にな
るためと考えられる。
分離領域により分断されたコレクタ領域間の寄生容量を
示すグラフである。具体的には、上述のバイポーラトラ
ンジスタにおいて、Ｎ+ 型コレクタプラグ領域（パッド
酸化膜１０７ｃの位置）とＮ+ 型拡散層（パッド酸化膜
１０７ａの位置）との間の容量を測定した。同図におい
て、線Ａ１は本実施例の測定結果であり、線Ｂ１は従来
構造での測定結果である。これより、本実施例は従来構
造に比較して、寄生容量が大幅に低減されたことが明か
となる。なお、線Ｂ１が示すように、従来構造では、Ｕ
溝の幅が増加すると寄生容量は増加する。Ｕ溝の幅の増
加は埋め込まれた多結晶シリコン膜の影響が支配的にな
るためと考えられる。
【００４７】図５は、Ｎ+ 型コレクタプラグ領域にプラ
スの電圧を印加することにより測定したコレクタ領域と
Ｐ型シリコン基体１０１との間のリーク電流を示すグラ
フである。同図において、線Ａ２は本実施例の測定結果
であり、線Ｂ２は従来構造での測定結果である。これよ
り、本実施例は従来構造に比較して、リーク電流が大幅
に低減されたことが明かとなる。なお、線Ａ２における
１１Ｖ近辺での急激なリーク電流の増加は、Ｎ+ 型埋め
込み層１０２とＰ型シリコン基体１０１との間の接合耐
圧破壊に対応する。従来構造において発生する接合耐圧
より低い印加電圧でのリーク電流の増加は、多結晶シリ
コン膜の熱酸化により生じた結晶欠陥がＮ+ 型埋め込み
層にまで達することを示している。Ｕ溝分離領域とベー
ス領域等の浅いＰ−Ｎ接合からなる拡散層とＵ溝分離領
域との間隔に関しても、この体積膨張に起因する結晶欠
陥の配慮が必要がある。図示は省略するが、従来構造で
はこの間隔として２．５μｍ以上必要であったが、本実
施例では１．０μｍまでは正常であることが確認されて
いる。この点からも、本実施例の素子分離領域は半導体
素子の微細化（素子分離領域の微細化）に適しているこ
とが明かになる。
スの電圧を印加することにより測定したコレクタ領域と
Ｐ型シリコン基体１０１との間のリーク電流を示すグラ
フである。同図において、線Ａ２は本実施例の測定結果
であり、線Ｂ２は従来構造での測定結果である。これよ
り、本実施例は従来構造に比較して、リーク電流が大幅
に低減されたことが明かとなる。なお、線Ａ２における
１１Ｖ近辺での急激なリーク電流の増加は、Ｎ+ 型埋め
込み層１０２とＰ型シリコン基体１０１との間の接合耐
圧破壊に対応する。従来構造において発生する接合耐圧
より低い印加電圧でのリーク電流の増加は、多結晶シリ
コン膜の熱酸化により生じた結晶欠陥がＮ+ 型埋め込み
層にまで達することを示している。Ｕ溝分離領域とベー
ス領域等の浅いＰ−Ｎ接合からなる拡散層とＵ溝分離領
域との間隔に関しても、この体積膨張に起因する結晶欠
陥の配慮が必要がある。図示は省略するが、従来構造で
はこの間隔として２．５μｍ以上必要であったが、本実
施例では１．０μｍまでは正常であることが確認されて
いる。この点からも、本実施例の素子分離領域は半導体
素子の微細化（素子分離領域の微細化）に適しているこ
とが明かになる。
【００４８】上記第１の実施例の適用例を、その製造方
法に沿って説明するための工程順の略断面図である図
６，図７，および図８を参照すると、本適用例における
ＢｉＣＭＯＳトランジスタは以下のように形成される。
法に沿って説明するための工程順の略断面図である図
６，図７，および図８を参照すると、本適用例における
ＢｉＣＭＯＳトランジスタは以下のように形成される。
【００４９】まず、Ｐ型シリコン基体１０１の表面に、
Ｎ+ 型埋め込み層１０２ａ，１０２ｂ，およびＰ+ 型埋
め込み層１０４がそれぞれ選択的に島状に形成される。
Ｐ+ 型埋め込み層１０４の不純物濃度は１×１０18〜５
×１０18ｃｍ-3である。Ｎ+ 型埋め込み層１０２ａ，１
０２ｂ，およびＰ+ 型埋め込み層１０４の表面を含めた
Ｐ型シリコン基体１０１の表面に、Ｎ型エピタキシャル
層１０３が形成される。Ｎ型エピタキシャル層１０３の
表面からＮ+ 型埋め込み層１０２ｂに達するＮウェル１
０５が、１００〜１５０ｋｅＶのエネルギー，５×１０
12〜１×１０13ｃｍ-2のドーズ量の燐のイオン注入によ
り形成される。これと前後して、Ｎ型エピタキシャル層
１０３の表面からＰ+ 型埋め込み層１０４に達するＰウ
ェル１０６が、１００〜１５０ｋｅＶのエネルギー，５
×１０12〜１×１０13ｃｍ-2のドーズ量のボロンのイオ
ン注入により形成される。Ｎウェル１０５，およびＰウ
ェル１０６の表面を含めたＮ型エピタキシャル層１０３
の表面が熱酸化され、パッド酸化膜１０７が形成され
る。パッド酸化膜１０７の表面に、ＣＶＤ法によるシリ
コン窒化膜１０８が堆積される。フィールド酸化膜を形
成する領域に開口部を有するフォトレジスト膜１５１が
シリコン窒化膜１０８の表面に形成される〔図６
（ａ）〕。
Ｎ+ 型埋め込み層１０２ａ，１０２ｂ，およびＰ+ 型埋
め込み層１０４がそれぞれ選択的に島状に形成される。
Ｐ+ 型埋め込み層１０４の不純物濃度は１×１０18〜５
×１０18ｃｍ-3である。Ｎ+ 型埋め込み層１０２ａ，１
０２ｂ，およびＰ+ 型埋め込み層１０４の表面を含めた
Ｐ型シリコン基体１０１の表面に、Ｎ型エピタキシャル
層１０３が形成される。Ｎ型エピタキシャル層１０３の
表面からＮ+ 型埋め込み層１０２ｂに達するＮウェル１
０５が、１００〜１５０ｋｅＶのエネルギー，５×１０
12〜１×１０13ｃｍ-2のドーズ量の燐のイオン注入によ
り形成される。これと前後して、Ｎ型エピタキシャル層
１０３の表面からＰ+ 型埋め込み層１０４に達するＰウ
ェル１０６が、１００〜１５０ｋｅＶのエネルギー，５
×１０12〜１×１０13ｃｍ-2のドーズ量のボロンのイオ
ン注入により形成される。Ｎウェル１０５，およびＰウ
ェル１０６の表面を含めたＮ型エピタキシャル層１０３
の表面が熱酸化され、パッド酸化膜１０７が形成され
る。パッド酸化膜１０７の表面に、ＣＶＤ法によるシリ
コン窒化膜１０８が堆積される。フィールド酸化膜を形
成する領域に開口部を有するフォトレジスト膜１５１が
シリコン窒化膜１０８の表面に形成される〔図６
（ａ）〕。
【００５０】次に、フォトレジスト膜１５１をマスクに
して、シリコン窒化膜１０８のエッチングを行なう。さ
らにＰウェル１０６を囲む領域に開口部を有するフォト
レジスト膜（図示せず）を、フォトレジスト膜１５１に
重ねて形成する。このフォトレジスト膜とフォトレジス
ト膜１５１とをマスクとして、１５０ｋｅＶ程度のエネ
ルギー，１×１０13ｃｍ-2程度のドーズ量のボロンのイ
オン注入により、Ｐ型のチャネルストッパ１０９を形成
する。このフォトレジスト膜とフォトレジスト膜１５１
とを除去した後、ＬＯＣＯＳ法によりフィールド酸化膜
１１０が形成される。この段階で、パッド酸化膜１０７
ｂ，１０７ｃ，１０７ｄ，１０７ｅ等がそれぞれ島状に
取残される〔図６（ｂ）〕。
して、シリコン窒化膜１０８のエッチングを行なう。さ
らにＰウェル１０６を囲む領域に開口部を有するフォト
レジスト膜（図示せず）を、フォトレジスト膜１５１に
重ねて形成する。このフォトレジスト膜とフォトレジス
ト膜１５１とをマスクとして、１５０ｋｅＶ程度のエネ
ルギー，１×１０13ｃｍ-2程度のドーズ量のボロンのイ
オン注入により、Ｐ型のチャネルストッパ１０９を形成
する。このフォトレジスト膜とフォトレジスト膜１５１
とを除去した後、ＬＯＣＯＳ法によりフィールド酸化膜
１１０が形成される。この段階で、パッド酸化膜１０７
ｂ，１０７ｃ，１０７ｄ，１０７ｅ等がそれぞれ島状に
取残される〔図６（ｂ）〕。
【００５１】次に、シリコン窒化膜１０８がエッチング
除去される。この後、前述の方法により、Ｕ溝１１２が
形成され、Ｕ溝１１２，シリコン酸化膜１１３，Ｐ型の
チャネルストッパ１１４，ＢＰＳＧ膜１１５ｃ，シリコ
ン酸化膜１１６ａ，およびシリコン窒化膜１１７からな
るＵ溝分離領域が形成される〔図６（ｃ）〕。このＵ溝
分離領域により、Ｎ型エピタキシャル層１０３，Ｎウェ
ル１０５，およびＰウェル１０６がそれぞれ分離される
ことになる。
除去される。この後、前述の方法により、Ｕ溝１１２が
形成され、Ｕ溝１１２，シリコン酸化膜１１３，Ｐ型の
チャネルストッパ１１４，ＢＰＳＧ膜１１５ｃ，シリコ
ン酸化膜１１６ａ，およびシリコン窒化膜１１７からな
るＵ溝分離領域が形成される〔図６（ｃ）〕。このＵ溝
分離領域により、Ｎ型エピタキシャル層１０３，Ｎウェ
ル１０５，およびＰウェル１０６がそれぞれ分離される
ことになる。
【００５２】次に、パッド酸化膜１０７ｂ，１０７ｃ，
１０７ｄ，１０７ｅ等のパッド酸化膜がエッチング除去
され、それらが存在した場所に、熱酸化により膜厚８〜
１５ｎｍのゲート酸化膜１１８が形成される。パッド酸
化膜１０７ｃが存在した場所に、７０ｋｅＶ程度のエネ
ルギー，１×１０16〜３×１０16ｃｍ-2のドーズ量の燐
のイオン注入が行なわれ、Ｎ型エピタキシャル層１０３
の表面からＮ+ 型埋め込み層１０２ａに達するＮ+ 型コ
レクタプラグ領域１１９が形成される。Ｎ+ 型コレクタ
プラグ領域１１９上のゲート酸化膜１１８のみを除去し
た後、全面にＮ+ 型多結晶シリコン膜，およびタングス
テンシリサイド膜が堆積される。タングステンシリサイ
ド膜，およびＮ+ 型多結晶シリコン膜が順次エッチング
加工され、Ｎ+ 型多結晶シリコン膜１２０ａとタングス
テンシリサイド膜１２１ａとからなるゲート電極１２２
ａ，Ｎ+ 型多結晶シリコン膜１２０ｂとタングステンシ
リサイド膜１２１ｂとからなるゲート電極１２２ｂ，お
よびＮ+ 型多結晶シリコン膜１２０ｃとタングステンシ
リサイド膜１２１ｃとからなるコレクタ引き出し電極１
２３が形成される〔図７（ａ）〕。
１０７ｄ，１０７ｅ等のパッド酸化膜がエッチング除去
され、それらが存在した場所に、熱酸化により膜厚８〜
１５ｎｍのゲート酸化膜１１８が形成される。パッド酸
化膜１０７ｃが存在した場所に、７０ｋｅＶ程度のエネ
ルギー，１×１０16〜３×１０16ｃｍ-2のドーズ量の燐
のイオン注入が行なわれ、Ｎ型エピタキシャル層１０３
の表面からＮ+ 型埋め込み層１０２ａに達するＮ+ 型コ
レクタプラグ領域１１９が形成される。Ｎ+ 型コレクタ
プラグ領域１１９上のゲート酸化膜１１８のみを除去し
た後、全面にＮ+ 型多結晶シリコン膜，およびタングス
テンシリサイド膜が堆積される。タングステンシリサイ
ド膜，およびＮ+ 型多結晶シリコン膜が順次エッチング
加工され、Ｎ+ 型多結晶シリコン膜１２０ａとタングス
テンシリサイド膜１２１ａとからなるゲート電極１２２
ａ，Ｎ+ 型多結晶シリコン膜１２０ｂとタングステンシ
リサイド膜１２１ｂとからなるゲート電極１２２ｂ，お
よびＮ+ 型多結晶シリコン膜１２０ｃとタングステンシ
リサイド膜１２１ｃとからなるコレクタ引き出し電極１
２３が形成される〔図７（ａ）〕。
【００５３】次に、１５〜４０ｋｅＶのエネルギー，１
×１０13〜５×１０13ｃｍ-2の燐のイオン注入をゲート
電極１２２ｂをマスクにしてＰウェル１０６に行ない、
Ｎ- 型ソース・ドレイン領域１２４を形成する。これと
前後して、１５〜４０ｋｅＶのエネルギー，１×１０13
〜５×１０13ｃｍ-2のボロンのイオン注入をゲート電極
１２２ａをマスクにしてＮウェル１０５に行ない、Ｐ-
型ソース・ドレイン領域１２５ａを形成する。さらに、
１０〜３０ｋｅＶのエネルギー，１×１０13〜５×１０
13ｃｍ-2のボロンのイオン注入をＮ型エピタキシャル層
１０３に行ない、Ｐ型ベース領域１２５ｂを形成する。
全面に、ＣＶＤ法による膜厚１００〜３００ｎｍのシリ
コン酸化膜１２６が堆積される〔図７（ｂ）〕。
×１０13〜５×１０13ｃｍ-2の燐のイオン注入をゲート
電極１２２ｂをマスクにしてＰウェル１０６に行ない、
Ｎ- 型ソース・ドレイン領域１２４を形成する。これと
前後して、１５〜４０ｋｅＶのエネルギー，１×１０13
〜５×１０13ｃｍ-2のボロンのイオン注入をゲート電極
１２２ａをマスクにしてＮウェル１０５に行ない、Ｐ-
型ソース・ドレイン領域１２５ａを形成する。さらに、
１０〜３０ｋｅＶのエネルギー，１×１０13〜５×１０
13ｃｍ-2のボロンのイオン注入をＮ型エピタキシャル層
１０３に行ない、Ｐ型ベース領域１２５ｂを形成する。
全面に、ＣＶＤ法による膜厚１００〜３００ｎｍのシリ
コン酸化膜１２６が堆積される〔図７（ｂ）〕。
【００５４】次に、シリコン酸化膜１２６のエッチバッ
クを行ない、ゲート電極１２２ａ，１２２ｂ，およびコ
レクタ引き出し電極１２３の側面にスペーサ１２６ａを
形成する。このとき、ゲート電極１２２ａ，１２２ｂ，
およびスペーサ１２６ａの直下にのみゲート酸化膜１１
８が残り、他の部分でのゲート酸化膜１１８はエッチン
グ除去される。さらに、シリコン窒化膜１１７も多少エ
ッチングされ、膜厚が減少するとともに段部が削られた
形状のシリコン窒化膜１１７ａが得られる〔図７
（ｃ）〕。この形状のため、層間絶縁膜等を介してシリ
コン窒化膜１１７ａ上に配線が形成されても、この部分
での配線の断線の危惧はない。
クを行ない、ゲート電極１２２ａ，１２２ｂ，およびコ
レクタ引き出し電極１２３の側面にスペーサ１２６ａを
形成する。このとき、ゲート電極１２２ａ，１２２ｂ，
およびスペーサ１２６ａの直下にのみゲート酸化膜１１
８が残り、他の部分でのゲート酸化膜１１８はエッチン
グ除去される。さらに、シリコン窒化膜１１７も多少エ
ッチングされ、膜厚が減少するとともに段部が削られた
形状のシリコン窒化膜１１７ａが得られる〔図７
（ｃ）〕。この形状のため、層間絶縁膜等を介してシリ
コン窒化膜１１７ａ上に配線が形成されても、この部分
での配線の断線の危惧はない。
【００５５】次に、全面に、ＣＶＤ法による膜厚２０ｎ
ｍ程度のシリコン酸化膜１２７が堆積される。なお、図
面の煩雑さを避けるため（このシリコン酸化膜１２７は
薄いことからも）、シリコン面に堆積された部分のみ図
示してある。このシリコン酸化膜１２６は、高ドーズ量
のイオン注入の際に、シリコン基板の表面に生じる結晶
性の乱れ，ダメージの発生等を防ぐためである。Ｐウェ
ル１０６を囲む領域に開口部を有するフォトレジスト膜
（図示せず）が形成された後、３０〜７０ｋｅＶのエネ
ルギー，１×１０15〜５×１０15ｃｍ-2のドーズ量の砒
素のイオン注入によりＮ+ 型ソース・ドレイン領域１２
４が形成され、ＮチャネルＭＯＳトランジスタの作成が
終了する。このフォトレジスト膜を除去した後、Ｐ+ 型
グラフトベース領域を形成する領域，並びにＮウェル１
０５を囲む領域に開口部を有する別のフォトレジスト膜
（図示せず）が形成された後、３０〜７０ｋｅＶのエネ
ルギー，１×１０15〜５×１０15ｃｍ-2のドーズ量のＢ
Ｆ2 のイオン注入が行なわれ、Ｐ+ 型グラフトベース領
域１２５ｂ，並びにＰ+ 型ソース・ドレイン領域１２５
ａが形成される。このイオン注入によりＰチャネルＭＯ
Ｓトランジスタの作成が終了する〔図８（ａ）〕。
ｍ程度のシリコン酸化膜１２７が堆積される。なお、図
面の煩雑さを避けるため（このシリコン酸化膜１２７は
薄いことからも）、シリコン面に堆積された部分のみ図
示してある。このシリコン酸化膜１２６は、高ドーズ量
のイオン注入の際に、シリコン基板の表面に生じる結晶
性の乱れ，ダメージの発生等を防ぐためである。Ｐウェ
ル１０６を囲む領域に開口部を有するフォトレジスト膜
（図示せず）が形成された後、３０〜７０ｋｅＶのエネ
ルギー，１×１０15〜５×１０15ｃｍ-2のドーズ量の砒
素のイオン注入によりＮ+ 型ソース・ドレイン領域１２
４が形成され、ＮチャネルＭＯＳトランジスタの作成が
終了する。このフォトレジスト膜を除去した後、Ｐ+ 型
グラフトベース領域を形成する領域，並びにＮウェル１
０５を囲む領域に開口部を有する別のフォトレジスト膜
（図示せず）が形成された後、３０〜７０ｋｅＶのエネ
ルギー，１×１０15〜５×１０15ｃｍ-2のドーズ量のＢ
Ｆ2 のイオン注入が行なわれ、Ｐ+ 型グラフトベース領
域１２５ｂ，並びにＰ+ 型ソース・ドレイン領域１２５
ａが形成される。このイオン注入によりＰチャネルＭＯ
Ｓトランジスタの作成が終了する〔図８（ａ）〕。
【００５６】次に、上記のフォトレジスト膜を除去した
後、全面にＣＶＤ法による膜厚２００ｎｍ程度のシリコ
ン酸化膜１３０が堆積される。Ｎ+ 型エミッタ領域とな
る領域のシリコン酸化膜１３０，１２７がエッチング除
去され、砒素が添加されたＮ+ 型の多結晶シリコン膜が
全面に形成される。このＮ+ 型の多結晶シリコン膜がエ
ッチング加工されてポリシリエミッタ電極１３１が形成
される。窒素雰囲気での熱処理を行なうことにより、ポ
リシリエミッタ電極１３１から砒素がＰ型ベース領域１
２５ｂに拡散され、Ｎ+ 型エミッタ領域１３２が形成さ
れる〔図８（ｂ）〕。これにより、縦型のＮＰＮバイポ
ーラトランジスタの作成が終了し、ＢｉＣＭＯＳトラン
ジスタの作成が終了する。
後、全面にＣＶＤ法による膜厚２００ｎｍ程度のシリコ
ン酸化膜１３０が堆積される。Ｎ+ 型エミッタ領域とな
る領域のシリコン酸化膜１３０，１２７がエッチング除
去され、砒素が添加されたＮ+ 型の多結晶シリコン膜が
全面に形成される。このＮ+ 型の多結晶シリコン膜がエ
ッチング加工されてポリシリエミッタ電極１３１が形成
される。窒素雰囲気での熱処理を行なうことにより、ポ
リシリエミッタ電極１３１から砒素がＰ型ベース領域１
２５ｂに拡散され、Ｎ+ 型エミッタ領域１３２が形成さ
れる〔図８（ｂ）〕。これにより、縦型のＮＰＮバイポ
ーラトランジスタの作成が終了し、ＢｉＣＭＯＳトラン
ジスタの作成が終了する。
【００５７】本発明の第２の実施例をその製造方法に沿
って説明するための略断面図である図９を参照すると、
本実施例は、まず、図２（ｂ）に示した工程までは第１
の実施例と同じに形成する。次に、Ｕ溝１１２並びにシ
リコン窒化膜１１１の表面に、ＣＶＤ法により膜厚２０
〜１００ｎｍのシリコン窒化膜１４２を形成する〔図９
（ａ）〕。次に、第１の実施例と同じ方法（図２
（ｃ），（ｄ），および図３（ａ）参照）により、Ｕ溝
１１２内にＢＰＳＧ膜１１５ｃを形成する〔図９
（ｂ）〕。次に、全面に、ＣＶＤ法によるノンドープ多
結晶シリコン膜１５４が堆積される。このノンドープ多
結晶シリコン膜１５４の膜厚はＵ溝１１２の幅の１／２
以上であることが好ましい〔図９（ｃ）〕。次に、ＳＦ
6 によるドライエッチにより、このノンドープ多結晶シ
リコン膜１５４がエッチバックされ、Ｕ溝１１２内にノ
ンドープ多結晶シリコン膜１５４ａが埋め込まれる。シ
リコン窒化膜１４２，１１１が例えばウェトエッチによ
り除去される。続いて、第１の実施例と同様に（図１参
照）、シリコン窒化膜１１７ａが形成され、本実施例の
素子分離領域が得られる〔図９（ｃ）〕。本実施例は、
リーク電流等において、第１の実施例と同様の効果が得
られる。
って説明するための略断面図である図９を参照すると、
本実施例は、まず、図２（ｂ）に示した工程までは第１
の実施例と同じに形成する。次に、Ｕ溝１１２並びにシ
リコン窒化膜１１１の表面に、ＣＶＤ法により膜厚２０
〜１００ｎｍのシリコン窒化膜１４２を形成する〔図９
（ａ）〕。次に、第１の実施例と同じ方法（図２
（ｃ），（ｄ），および図３（ａ）参照）により、Ｕ溝
１１２内にＢＰＳＧ膜１１５ｃを形成する〔図９
（ｂ）〕。次に、全面に、ＣＶＤ法によるノンドープ多
結晶シリコン膜１５４が堆積される。このノンドープ多
結晶シリコン膜１５４の膜厚はＵ溝１１２の幅の１／２
以上であることが好ましい〔図９（ｃ）〕。次に、ＳＦ
6 によるドライエッチにより、このノンドープ多結晶シ
リコン膜１５４がエッチバックされ、Ｕ溝１１２内にノ
ンドープ多結晶シリコン膜１５４ａが埋め込まれる。シ
リコン窒化膜１４２，１１１が例えばウェトエッチによ
り除去される。続いて、第１の実施例と同様に（図１参
照）、シリコン窒化膜１１７ａが形成され、本実施例の
素子分離領域が得られる〔図９（ｃ）〕。本実施例は、
リーク電流等において、第１の実施例と同様の効果が得
られる。
【００５８】図１０を参照して、本実施例に使用したＳ
Ｆ6 によるドライエッチの説明を行なう。同図は、ＳＦ
6 の流量に対するノンドープ多結晶シリコン膜，および
シリコン窒化膜のエッチングレイトを示すグラフであ
る。このエッチングは、窒素ガスの流量が５０ｓｃｃ
ｍ，２５０Ｗ，２５０ｍＴｏｒｒの条件下で行なわれ
る。同図から明かなように、ノンドープ多結晶シリコン
膜のエッチングレイトは、シリコン窒化膜のエッチング
レイトの２０〜３０倍ある。このことから、上記のエッ
チバックは精度良く行なえる。このエッチバックの精度
は、第１の実施例におけるシリコン酸化膜１１６ａの加
工精度より高い。本実施例において、ノンドープ多結晶
シリコン膜１５４ａを用いた理由の１つは、この加工性
にある。
Ｆ6 によるドライエッチの説明を行なう。同図は、ＳＦ
6 の流量に対するノンドープ多結晶シリコン膜，および
シリコン窒化膜のエッチングレイトを示すグラフであ
る。このエッチングは、窒素ガスの流量が５０ｓｃｃ
ｍ，２５０Ｗ，２５０ｍＴｏｒｒの条件下で行なわれ
る。同図から明かなように、ノンドープ多結晶シリコン
膜のエッチングレイトは、シリコン窒化膜のエッチング
レイトの２０〜３０倍ある。このことから、上記のエッ
チバックは精度良く行なえる。このエッチバックの精度
は、第１の実施例におけるシリコン酸化膜１１６ａの加
工精度より高い。本実施例において、ノンドープ多結晶
シリコン膜１５４ａを用いた理由の１つは、この加工性
にある。
【００５９】本実施例において、不純物をドープした多
結晶シリコン膜ではなくノンドープ多結晶シリコン膜１
５４ａを用いた理由は、埋め込まれた多結晶シリコン膜
に不純物が添加されているとこれがフローティング配線
となり、これを避けるためである。シリコン窒化膜１４
２は、後工程における熱酸化等において、Ｈ2 ，Ｏ2 等
がフィールド酸化膜１１０を通過してノンドープ多結晶
シリコン膜１５４ａに侵入し、これを酸化するのを防ぐ
ためである。
結晶シリコン膜ではなくノンドープ多結晶シリコン膜１
５４ａを用いた理由は、埋め込まれた多結晶シリコン膜
に不純物が添加されているとこれがフローティング配線
となり、これを避けるためである。シリコン窒化膜１４
２は、後工程における熱酸化等において、Ｈ2 ，Ｏ2 等
がフィールド酸化膜１１０を通過してノンドープ多結晶
シリコン膜１５４ａに侵入し、これを酸化するのを防ぐ
ためである。
【００６０】本発明の第３の実施例をその製造方法に沿
って説明するための略断面図である図１１を参照する
と、本実施例は、まず、図３（ａ）に示した工程までは
第１の実施例と同じに形成する。次に、ＢＰＳＧ膜１１
５ｃの上面を含むＵ溝１１２の表面並びにシリコン窒化
膜１１１の表面に、ＣＶＤ法により膜厚２０〜１００ｎ
ｍのシリコン窒化膜１４３を形成する〔図１１
（ａ）〕。次に、全面に、ＣＶＤ法によるノンドープ多
結晶シリコン膜１５４が堆積される。このノンドープ多
結晶シリコン膜１５４の膜厚はＵ溝１１２の幅の１／２
以上であることが好ましい〔図１１（ｂ）〕。次に、第
２の実施例と同様に、ＳＦ6 によるドライエッチによ
り、このノンドープ多結晶シリコン膜１５４がエッチバ
ックされ、Ｕ溝１１２内にノンドープ多結晶シリコン膜
１５４ａが埋め込まれる。シリコン窒化膜１４３，１１
１が例えばウェトエッチにより除去される。続いて、第
１の実施例と同様に（図１参照）、シリコン窒化膜１１
７ａが形成され、本実施例の素子分離領域が得られる
〔図１１（ｃ）〕。本実施例は、リーク電流等におい
て、第１，第２の実施例と同様の効果が得られる。
って説明するための略断面図である図１１を参照する
と、本実施例は、まず、図３（ａ）に示した工程までは
第１の実施例と同じに形成する。次に、ＢＰＳＧ膜１１
５ｃの上面を含むＵ溝１１２の表面並びにシリコン窒化
膜１１１の表面に、ＣＶＤ法により膜厚２０〜１００ｎ
ｍのシリコン窒化膜１４３を形成する〔図１１
（ａ）〕。次に、全面に、ＣＶＤ法によるノンドープ多
結晶シリコン膜１５４が堆積される。このノンドープ多
結晶シリコン膜１５４の膜厚はＵ溝１１２の幅の１／２
以上であることが好ましい〔図１１（ｂ）〕。次に、第
２の実施例と同様に、ＳＦ6 によるドライエッチによ
り、このノンドープ多結晶シリコン膜１５４がエッチバ
ックされ、Ｕ溝１１２内にノンドープ多結晶シリコン膜
１５４ａが埋め込まれる。シリコン窒化膜１４３，１１
１が例えばウェトエッチにより除去される。続いて、第
１の実施例と同様に（図１参照）、シリコン窒化膜１１
７ａが形成され、本実施例の素子分離領域が得られる
〔図１１（ｃ）〕。本実施例は、リーク電流等におい
て、第１，第２の実施例と同様の効果が得られる。
【００６１】本実施例において、シリコン窒化膜１４３
を用いることにより、ＢＰＳＧ膜１１５ｃからノンドー
プ多結晶シリコン膜１５４ａへの不純物の拡散を完全に
防ぐことができる。
を用いることにより、ＢＰＳＧ膜１１５ｃからノンドー
プ多結晶シリコン膜１５４ａへの不純物の拡散を完全に
防ぐことができる。
【００６２】
【発明の効果】以上説明したように本発明の半導体装置
は、ＬＯＣＯＳ型のフィールド酸化膜とＵ溝分離領域と
からなる素子分離領域を有するため、半導体素子の微細
化が容易になる。また、本発明の半導体装置は、熱酸化
によるシリコン酸化膜からなる第１の膜により、第２の
膜からシリコン基板への導電型不純物の拡散が防げる。
第２の膜が熱流動性を有することにより、平坦化のため
の熱処理に際しての応力の発生は緩和され、Ｕ溝近傍の
シリコン基板における結晶欠陥を発生が抑制される。こ
のため、従来の多結晶シリコン膜が埋め込まれたＵ溝分
離領域に比べて、リーク電流の発生は低減される。ま
た、本発明の半導体装置は、第２の膜として絶縁膜を用
いることにより、従来の多結晶シリコン膜が埋め込まれ
たＵ溝分離領域に比べて、Ｕ溝分離領域を介して隣接す
る領域（これらの領域はＵ溝によって分割されたもので
ある）の間の寄生容量が低減される。さらに、本発明の
半導体装置は、第２の膜の上に第３の膜を設けることに
より、Ｕ溝分離領域の上面が概略フィールド酸化膜の上
面と一致して素子分離領域の表面が平坦化される。さら
に第３の膜の存在により、第２の膜からのアウトディヒ
ュージョンが防止され、かつ、後工程による各種のエッ
チングに際して第２の膜の保護膜となる。さらにまた、
本発明の半導体装置は、第４の膜が後工程による各種の
エッチング，拡散に対して第３の膜を保護する。第４の
膜は形成時点において段部が鋭いが、後工程のエッチン
グ，層間絶縁膜等の堆積により、実質的にこの段部はな
だらかになり、これの上部に設けられる配線の断線は発
生しない。
は、ＬＯＣＯＳ型のフィールド酸化膜とＵ溝分離領域と
からなる素子分離領域を有するため、半導体素子の微細
化が容易になる。また、本発明の半導体装置は、熱酸化
によるシリコン酸化膜からなる第１の膜により、第２の
膜からシリコン基板への導電型不純物の拡散が防げる。
第２の膜が熱流動性を有することにより、平坦化のため
の熱処理に際しての応力の発生は緩和され、Ｕ溝近傍の
シリコン基板における結晶欠陥を発生が抑制される。こ
のため、従来の多結晶シリコン膜が埋め込まれたＵ溝分
離領域に比べて、リーク電流の発生は低減される。ま
た、本発明の半導体装置は、第２の膜として絶縁膜を用
いることにより、従来の多結晶シリコン膜が埋め込まれ
たＵ溝分離領域に比べて、Ｕ溝分離領域を介して隣接す
る領域（これらの領域はＵ溝によって分割されたもので
ある）の間の寄生容量が低減される。さらに、本発明の
半導体装置は、第２の膜の上に第３の膜を設けることに
より、Ｕ溝分離領域の上面が概略フィールド酸化膜の上
面と一致して素子分離領域の表面が平坦化される。さら
に第３の膜の存在により、第２の膜からのアウトディヒ
ュージョンが防止され、かつ、後工程による各種のエッ
チングに際して第２の膜の保護膜となる。さらにまた、
本発明の半導体装置は、第４の膜が後工程による各種の
エッチング，拡散に対して第３の膜を保護する。第４の
膜は形成時点において段部が鋭いが、後工程のエッチン
グ，層間絶縁膜等の堆積により、実質的にこの段部はな
だらかになり、これの上部に設けられる配線の断線は発
生しない。
【図１】分図（ａ）は本発明の第１の実施例を説明する
ための略平面図、分図（ｂ）は分図（ａ）のＸＹ線での
略断面図である。
ための略平面図、分図（ｂ）は分図（ａ）のＸＹ線での
略断面図である。
【図２】上記第１の実施例の半導体装置の製造方法を説
明するための工程順の略断面図である。
明するための工程順の略断面図である。
【図３】上記第１の実施例の半導体装置の製造方法を説
明するための工程順の略断面図である。
明するための工程順の略断面図である。
【図４】上記第１の実施例の効果を説明するための図で
あり、Ｕ溝の幅に対する寄生容量の変化を示すグラフで
ある。
あり、Ｕ溝の幅に対する寄生容量の変化を示すグラフで
ある。
【図５】上記第１の実施例の効果を説明するための図で
あり、印加電圧に対するリーク電流の変化を示すグラフ
である。
あり、印加電圧に対するリーク電流の変化を示すグラフ
である。
【図６】上記第１の実施例の適用列を説明するための図
であり、ＢｉＣＭＯＳトランジスタからなる半導体装置
を製造方法に沿って説明するための工程順の略断面図で
ある。
であり、ＢｉＣＭＯＳトランジスタからなる半導体装置
を製造方法に沿って説明するための工程順の略断面図で
ある。
【図７】上記第１の実施例の適用列を説明するための図
であり、ＢｉＣＭＯＳトランジスタからなる半導体装置
を製造方法に沿って説明するための工程順の略断面図で
ある。
であり、ＢｉＣＭＯＳトランジスタからなる半導体装置
を製造方法に沿って説明するための工程順の略断面図で
ある。
【図８】上記第１の実施例の適用列を説明するための図
であり、ＢｉＣＭＯＳトランジスタからなる半導体装置
を製造方法に沿って説明するための工程順の略断面図で
ある。
であり、ＢｉＣＭＯＳトランジスタからなる半導体装置
を製造方法に沿って説明するための工程順の略断面図で
ある。
【図９】本発明の第２の実施例を製造方法に沿って説明
するための工程順の断面図である。
するための工程順の断面図である。
【図１０】上記第２の実施例の製造に用するエッチング
を説明するための図であり、エッチングガスであるＳＦ
6 の流量とエッチングレイトとの関係を示すグラフであ
る。
を説明するための図であり、エッチングガスであるＳＦ
6 の流量とエッチングレイトとの関係を示すグラフであ
る。
【図１１】本発明の第３の実施例を製造方法に沿って説
明するための工程順の断面図である。
明するための工程順の断面図である。
【図１２】従来のＬＯＣＯＳ型のフィールド酸化膜と多
結晶シリコン膜が埋め込まれたＵ溝分離領域とからなる
半導体装置の素子分離領域を形成方法に沿って説明する
ための工程順の略断面図である。
結晶シリコン膜が埋め込まれたＵ溝分離領域とからなる
半導体装置の素子分離領域を形成方法に沿って説明する
ための工程順の略断面図である。
【図１３】従来のＢＰＳＧ膜が埋め込まれたＵ溝分離領
域を含む半導体装置の素子分離領域の形成方法を説明す
るための工程順の略断面図である。
域を含む半導体装置の素子分離領域の形成方法を説明す
るための工程順の略断面図である。
【図１４】ＬＯＣＯＳ型のフィールド酸化膜と従来のＢ
ＰＳＧ膜が埋め込まれたＵ溝分離領域とを組み合せたと
きの問題点を説明するための略断面図である。
ＰＳＧ膜が埋め込まれたＵ溝分離領域とを組み合せたと
きの問題点を説明するための略断面図である。
１０１，２０１ａ Ｐ型シリコン基体 １０２，１０２ａ，１０２ｂ，２０２ Ｎ+ 型埋め込
み層 １０３，２０３ Ｎ型エピタキシャル層 １０４ Ｐ+ 型埋め込み層 １０５ Ｎウェル １０６ Ｐウェル １０７，１０７ａ，１０７ｂ，１０７ｃ，１０７ｄ，１
０７ｅ，２０７ パッド酸化膜 １０８，１１１，１１７，１４２，１４３，２４１，２
４２ シリコン窒化膜 １０９，１１４，２１４ チャネルストッパ １１０，２１０，２１０ａ，２１０ｂ フィールド酸
化膜 １１２，２１２ Ｕ溝 １１３，１１６，１１６ａ，１２６，１２７，１３０，
２１３ シリコン酸化膜 １１５ａ，１１５ｂ，１１５ｃ，２１５ａ，２１５ｂ，
２１５ｃ，２１５ｄ，２１５ｅ ＢＰＳＧ膜 １１８ ゲート酸化膜 １１９ Ｎ+ 型コレクタトプラグ領域 １２０ａ，１２０ｂ，１２０ｃ Ｎ+ 型多結晶シリコ
ン膜 １２１ａ，１２１ｂ，１２１ｃ タングステンシリサ
イド膜 １２２ａ，１２２ｂ ゲート電極 １２３ コレクタ引き出し電極 １２４ Ｎ- 型ソース・ドレイン領域 １２５ａ Ｐ- 型ソース・ドレイン領域 １２５ｂ Ｐ型ベース領域 １２６ａ スペーサ １２８ Ｎ+ 型ソース・ドレイン領域 １２９ａ Ｐ+ 型ソース・ドレイン領域 １２９ｂ Ｐ+ 型グラフトベース領域 １３１ ポリシリエミッタ電極 １３２ Ｎ+ 型エミッタ領域 １５１ フォトレジスト膜 １５２，１５４，１５４ａ ノンドープ多結晶シリコ
ン膜 １５３ 空洞 ２０１ シリコン基板
み層 １０３，２０３ Ｎ型エピタキシャル層 １０４ Ｐ+ 型埋め込み層 １０５ Ｎウェル １０６ Ｐウェル １０７，１０７ａ，１０７ｂ，１０７ｃ，１０７ｄ，１
０７ｅ，２０７ パッド酸化膜 １０８，１１１，１１７，１４２，１４３，２４１，２
４２ シリコン窒化膜 １０９，１１４，２１４ チャネルストッパ １１０，２１０，２１０ａ，２１０ｂ フィールド酸
化膜 １１２，２１２ Ｕ溝 １１３，１１６，１１６ａ，１２６，１２７，１３０，
２１３ シリコン酸化膜 １１５ａ，１１５ｂ，１１５ｃ，２１５ａ，２１５ｂ，
２１５ｃ，２１５ｄ，２１５ｅ ＢＰＳＧ膜 １１８ ゲート酸化膜 １１９ Ｎ+ 型コレクタトプラグ領域 １２０ａ，１２０ｂ，１２０ｃ Ｎ+ 型多結晶シリコ
ン膜 １２１ａ，１２１ｂ，１２１ｃ タングステンシリサ
イド膜 １２２ａ，１２２ｂ ゲート電極 １２３ コレクタ引き出し電極 １２４ Ｎ- 型ソース・ドレイン領域 １２５ａ Ｐ- 型ソース・ドレイン領域 １２５ｂ Ｐ型ベース領域 １２６ａ スペーサ １２８ Ｎ+ 型ソース・ドレイン領域 １２９ａ Ｐ+ 型ソース・ドレイン領域 １２９ｂ Ｐ+ 型グラフトベース領域 １３１ ポリシリエミッタ電極 １３２ Ｎ+ 型エミッタ領域 １５１ フォトレジスト膜 １５２，１５４，１５４ａ ノンドープ多結晶シリコ
ン膜 １５３ 空洞 ２０１ シリコン基板
Claims (12)
- 【請求項１】 シリコン基板の表面に形成されたＬＯＣ
ＯＳ型のフィールド酸化膜と、前記フィールド酸化膜を
貫通してその底面が少なくとも前記シリコン基板に達す
るように設けられたＵ溝と、前記シリコン基板の前記底
面に露出した部分に設けられたチャネルストッパと、前
記シリコン基板の前記Ｕ溝に露出した部分に設けられた
絶縁膜からなる第１の膜と、前記Ｕ溝内部に埋め込まれ
た第２の膜と、からなる素子分離領域を有する半導体装
置において、 前記第１の膜が前記Ｕ溝露出部分の熱酸
化によるシリコン酸化膜からなり、前記第２の膜が熱流
動性を有して前記Ｕ溝に埋め込まれた絶縁膜からなるこ
とと、その上面が前記フィールド酸化膜の上面と概略一
致し、その底面が前記第２の膜の上面と接続して前記Ｕ
溝内部に埋め込まれた非熱流動性を有する膜からなる第
３の膜と、前記Ｕ溝の上端において前記第３の膜の上面
と接続し、前記Ｕ溝の上端を覆う絶縁膜からなる第４の
膜と、をさらに備え、前記第２の膜の上面が前記フィー
ルド酸化膜の上面と前記フィールド酸化膜の底面との間
に位置していることを特徴とする半導体装置。 - 【請求項２】 前記第３の膜がＣＶＤ法によるシリコン
酸化膜，あるいはＣＶＤ法によるノンドープ多結晶シリ
コン膜であることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 シリコン基板の表面に形成されたＬＯＣ
ＯＳ型のフィールド酸化膜と、前記フィールド酸化膜を
貫通してその底面が少なくとも前記シリコン基板に達す
るように設けられたＵ溝と、前記シリコン基板の前記底
面に露出した部分に設けられたチャネルストッパと、前
記シリコン基板の前記Ｕ溝に露出した部分に設けられた
絶縁膜からなる第１の膜と、前記Ｕ溝内部に埋め込まれ
た第２の膜と、からなる素子分離領域を有する半導体装
置において、 前記第１の膜が前記Ｕ溝露出部分の熱酸
化によるシリコン酸化膜からなり、前記第２の膜が熱流
動性を有して前記Ｕ溝に埋め込まれた絶縁膜からなるこ
とと、その上面が前記フィールド酸化膜の上面と概略一
致し、その底面が前記第２の膜の上面と接続して前記Ｕ
溝内部に埋め込まれたノンドープ多結晶シリコン膜から
なる第３の膜と、前記Ｕ溝の上端において前記第３の膜
の上面と接続し、前記Ｕ溝の上端を覆う絶縁膜からなる
第４の膜と、前記Ｕ溝に露出した前記フィールド酸化膜
の部分並びに前記第１の膜の表面を覆うＣＶＤ法による
シリコン窒化膜からなる第５の膜をさらに備えることを
特徴とする半導体装置。 - 【請求項４】 シリコン基板の表面に形成されたＬＯＣ
ＯＳ型のフィールド酸化膜と、前記フィールド酸化膜を
貫通してその底面が少なくとも前記シリコン基板に達す
るように設けられたＵ溝と、前記シリコン基板の前記底
面に露出した部分に設けられたチャネルストッパと、前
記シリコン基板の前記Ｕ溝に露出した部分に設けられた
絶縁膜からなる第１の膜と、前記Ｕ溝内部に埋め込まれ
た第２の膜と、からなる素子分離領域を有する半導体装
置において、 前記第１の膜が前記Ｕ溝露出部分の熱酸
化によるシリコン酸化膜からなり、前記第２の膜が熱流
動性を有して前記Ｕ溝に埋め込まれた絶縁膜からなるこ
とと、その上面が前記フィールド酸化膜の上面と概略一
致し、その底面が前記第２の膜の上面と接続して前記Ｕ
溝内部に埋め込まれたノンドープ多結晶シリコン膜から
なる第３の膜と、前記Ｕ溝の上端において前記第３の膜
の上面と接続し、前記Ｕ溝の上端を覆う絶縁膜からなる
第４の膜と、前記第２の膜の上面を覆い，かつ前記第２
の膜がない部分において前記Ｕ溝の表面を覆うＣＶＤ法
によるシリコン窒化膜からなる第６の膜をさらに備える
ことを特徴とする半導体装置。 - 【請求項５】 前記第２の膜がＰＳＧ膜，あるいはＢＰ
ＳＧ膜であることを特徴とする請求項１、請求項２、請
求項３、あるいは請求項４記載の半導体装置。 - 【請求項６】 前記第４の膜がＣＶＤ法によるシリコン
窒化膜，あるいは高温ＣＶＤ法によるシリコン酸化膜で
あることを特徴とする請求項１，請求項２，請求項３，
請求項４、あるいは請求項５記載の半導体装置。 - 【請求項７】 前記シリコン基板が一導電型シリコン基
体並びに逆導電型ウェルから構成され、前記Ｕ溝が前記
逆導電型ウェルの側面を貫通し、かつ、前記Ｕ溝の底面
が前記逆導電型ウェルの底面より低い位置にあるあるこ
とを特徴とする請求項１，請求項２，請求項３，請求項
４，請求項５，あるいは請求項６記載の半導体装置。 - 【請求項８】 前記シリコン基板が一導電型シリコン基
体並びに逆導電型ウェル並びに一導電型ウェルから構成
され、前記Ｕ溝が前記逆導電型ウェルおよび前記一導電
型の側面を貫通し、かつ、前記Ｕ溝の底面が前記逆導電
型ウェルおよび前記一導電型の底面より低い位置にある
ことを特徴とする請求項１，請求項２，請求項３，請求
項４，請求項５，あるいは請求項６記載の半導体装置。 - 【請求項９】 前記シリコン基板が一導電型シリコン基
体並びに逆導電型埋め込み層並びに逆導電型エピタキシ
ャル層から構成され、前記Ｕ溝が前記逆導電型埋め込み
層を貫通していることを特徴とする請求項１，請求項
２，請求項３，請求項４，請求項５，あるいは請求項６
記載の半導体装置。 - 【請求項１０】 前記シリコン基板が一導電型シリコン
基体並びに逆導電型埋め込み層並びに一導電型埋め込み
層並びに逆導電型エピタキシャル層から構成され、前記
Ｕ溝は前記逆導電型埋め込み層および前記一導電型埋め
込み層を貫通していることを特徴とする請求項１，請求
項２，請求項３，請求項４，請求項５，あるいは請求項
６記載の半導体装置。 - 【請求項１１】 前記シリコン基板が一導電型シリコン
基体並びに逆導電型埋め込み層並びに一導電型埋め込み
層並びに逆導電型エピタキシャル層並びに前記一導電型
埋め込み層に接続しかつ前記一導電型埋め込み層の上の
前記逆導電型エピタキシャル層に設けられた一導電型ウ
ェルから構成され、前記Ｕ溝が前記一導電型ウェルの側
面，前記逆導電型埋め込み層，および前記一導電型埋め
込み層を貫通していることを特徴とする請求項１，請求
項２，請求項３，請求項４，請求項５，あるいは請求項
６記載の半導体装置。 - 【請求項１２】 前記シリコン基板が一導電型シリコン
基体並びに逆導電型埋め込み層並びに一導電型埋め込み
層並びに逆導電型エピタキシャル層並びに前記一導電型
埋め込み層に接続しかつ前記一導電型埋め込み層の上の
前記逆導電型エピタキシャル層の上に設けられた一導電
型ウェル並びに前記逆導電型埋め込み層の一部において
前記逆導電型埋め込み層に接続しかつ前記逆導電型埋め
込み層の上の前記逆導電型エピタキシャル層のに設けら
れた逆導電型ウェルから構成され、前記Ｕ溝が前記一導
電型ウェルおよび前記逆導電型ウェルの側面を貫通しか
つ前記逆導電型埋め込み層および前記一導電型埋め込み
層を貫通していることを特徴とする請求項１，請求項
２，請求項３，請求項４，請求項５，あるいは請求項６
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03264361A JP3134406B2 (ja) | 1990-10-22 | 1991-10-14 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-284733 | 1990-10-22 | ||
| JP28473390 | 1990-10-22 | ||
| JP03264361A JP3134406B2 (ja) | 1990-10-22 | 1991-10-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH053246A JPH053246A (ja) | 1993-01-08 |
| JP3134406B2 true JP3134406B2 (ja) | 2001-02-13 |
Family
ID=26546480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03264361A Expired - Fee Related JP3134406B2 (ja) | 1990-10-22 | 1991-10-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134406B2 (ja) |
Families Citing this family (3)
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|---|---|---|---|---|
| US5679602A (en) * | 1996-01-29 | 1997-10-21 | United Microelectronics Corporation | Method of forming MOSFET devices with heavily doped local channel stops |
| JPH118295A (ja) | 1997-06-16 | 1999-01-12 | Nec Corp | 半導体装置及びその製造方法 |
| JP4541980B2 (ja) * | 2005-06-27 | 2010-09-08 | シャープ株式会社 | 半導体装置 |
-
1991
- 1991-10-14 JP JP03264361A patent/JP3134406B2/ja not_active Expired - Fee Related
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|---|---|
| JPH053246A (ja) | 1993-01-08 |
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