CN109727905A - 浅沟槽隔离结构的凹陷区处理方法及半导体元器件 - Google Patents

浅沟槽隔离结构的凹陷区处理方法及半导体元器件 Download PDF

Info

Publication number
CN109727905A
CN109727905A CN201711049448.2A CN201711049448A CN109727905A CN 109727905 A CN109727905 A CN 109727905A CN 201711049448 A CN201711049448 A CN 201711049448A CN 109727905 A CN109727905 A CN 109727905A
Authority
CN
China
Prior art keywords
depressed area
isolation structure
groove isolation
plough groove
fleet plough
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201711049448.2A
Other languages
English (en)
Inventor
张松
梁志彬
刘涛
金炎
王德进
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CSMC Technologies Corp
Original Assignee
CSMC Technologies Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CSMC Technologies Corp filed Critical CSMC Technologies Corp
Priority to CN201711049448.2A priority Critical patent/CN109727905A/zh
Priority to PCT/CN2018/112839 priority patent/WO2019085919A1/zh
Publication of CN109727905A publication Critical patent/CN109727905A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及一种浅沟槽隔离结构的凹陷区处理方法及半导体元器件，所述方法包括：提供在衬底上形成有浅沟槽隔离结构的晶圆，且浅沟槽隔离结构上表面在与有源区交界处形成有凹陷区；在晶圆表面淀积氧化硅，且氧化硅填满凹陷区；干法刻蚀淀积的所述氧化硅，通过控制刻蚀深度使得既能露出衬底的有源区表面、又能尽量保留凹陷区内填充的氧化硅；在有源区表面热氧化生长栅氧化层。本发明通过淀积氧化硅填充浅沟槽隔离结构上表面在边界处形成的divot，因此不会留出较大的空间导致多晶硅填入凹陷区内；且热氧化生长栅氧化层时，有源区的侧壁由于被淀积的氧化硅覆盖，因此侧壁不会生长栅氧化层，divot也就不会形成寄生晶体管，能够避免该寄生晶体管导致的漏电。

Description

浅沟槽隔离结构的凹陷区处理方法及半导体元器件
技术领域
本发明涉及半导体制造领域，特别是涉及一种浅沟槽隔离(Shallow TrenchIsolation,STI)结构的凹陷区处理方法，还涉及一种半导体元器件。
背景技术
在当前的亚微米工艺中，浅沟槽隔离技术被普遍应用。STI技术明显缩减了隔离区域的面积，提供了极小的有源区侵入及更平坦的表面。但由于局部应力集中，很容易会在STI界面处(SiO2接近硅的有源区域)的角边缘过度腐蚀填充的氧化层而形成一凹陷区，一般称为“Divot”。这种“Divot”现象导致晶体管栅极在跨越STI与有源区域时，组成栅极的多晶硅会填入STI SiO2表面divot的区域，而在该处产生一个寄生器件(Parasitic device)，参见图6。因为这个寄生晶体管的开启电压Vt比原来设计的正常晶体管Vt低很多，在正常晶体管操作时会产生额外的漏电。这种“Divot”现象也会造成晶体管栅极腐蚀时更容易出现residue(残留物)缺陷等。
基本上，当STI的顶角圆化效果越好时，divot的现象就越轻微。影响顶角圆化的因素包括沟渠的斜角角度、垫氧化层(Pad Oxide)及亲底氧化层(Liner Oxide)的膜厚度和亲底氧化层氧化步骤的温度等。还会受STI填充的SiO2的品质影响，最重要的是HF对该SiO2的湿蚀刻速率。该SiO2层被HF蚀刻的速率越低，则divot现象会越轻微。影响SiO2层品质的因素主要有该SiO2层淀积工艺的选择，及后续SiO2层的回火(Anneal)条件，如温度、时间及环境等。同样，STI SiO2层的CMP，也不能出现盘凹的现象，否则也会让SiO2divot的问题恶化。
当前的深亚微米集成电路工艺在这方面已经形成一套复杂的工艺方法，一个新的工艺会在已有的多种方法中仔细的选择并通过多次的实验来减少divot的影响、直到可接受的程度。例如从STI的顶角圆化、STI填充的SiO2的品质、SiO2层的CMP厚度控制，工艺中湿法腐蚀的量等多个步骤小心地控制来减少divot，常常需要通过多次的实验甚至推倒重来，但往往仍不能完全解决divot的问题，同时又需要花费大量的时间与成本，并可能带来其它不可预测的副作用。
发明内容
基于此，有必要提供一种浅沟槽隔离结构的凹陷区处理方法和一种半导体元器件。
一种浅沟槽隔离结构的凹陷区处理方法，包括：提供在衬底上形成有浅沟槽隔离结构的晶圆，且浅沟槽隔离结构上表面在与有源区交界处形成有凹陷区；在所述晶圆表面淀积氧化硅，且所述氧化硅填满所述凹陷区；干法刻蚀淀积的所述氧化硅，通过控制刻蚀深度使得既能露出衬底的有源区表面、又能尽量保留所述凹陷区内填充的氧化硅；在所述有源区表面热氧化生长栅氧化层。
在其中一个实施例中，所述在所述有源区表面热氧化生长栅氧化层的步骤之后，还包括在所述晶圆表面淀积多晶硅的步骤。
在其中一个实施例中，还包括刻蚀所述多晶硅形成多晶硅栅的步骤。
在其中一个实施例中，所述在所述晶圆表面淀积氧化硅的步骤，是淀积高温氧化膜。
在其中一个实施例中，所述在所述晶圆表面淀积氧化硅的步骤中，淀积的氧化硅厚度为所述凹陷区深度的40％以上。
在其中一个实施例中，所述厚度为所述凹陷区深度的40％～60％。
在其中一个实施例中，所述厚度为所述凹陷区深度的一半。
上述浅沟槽隔离结构的凹陷区处理方法，通过淀积氧化硅填充浅沟槽隔离结构上表面在边界处形成的凹陷区(divot)，因此不会留出较大的空间导致多晶硅填入凹陷区内；且热氧化生长栅氧化层时，有源区的侧壁由于被淀积的氧化硅覆盖，因此侧壁不会生长栅氧化层，凹陷区也就不会形成寄生晶体管，能够避免该寄生晶体管导致的漏电。
一种半导体元器件，包括衬底、衬底上的浅沟槽隔离结构、衬底的有源区表面上的栅氧化层、以及栅氧化层上的多晶硅栅，所述浅沟槽隔离结构上表面在与有源区交界处形成有凹陷区，所述凹陷区内被氧化硅填充。
在其中一个实施例中，所述氧化硅是通过淀积工艺形成。
在其中一个实施例中，所述淀积工艺是淀积高温氧化膜。
上述半导体元器件，浅沟槽隔离结构上表面在边界处形成的凹陷区(divot)内填充有氧化硅，因此凹陷区内不会有大量的多晶硅填入，从而不会在凹陷区形成寄生晶体管，能够避免该寄生晶体管导致的漏电。
附图说明
图1是一实施例中浅沟槽隔离结构的凹陷区处理方法的流程图；
图2为图1步骤S110完成时晶圆的剖面结构示意图；
图3为图1步骤S120完成时晶圆的剖面结构示意图；
图4为图1步骤S140完成时晶圆的剖面结构示意图；
图5为淀积多晶硅后晶圆的剖面结构示意图；
图6为传统技术中栅极多晶硅填入Divot形成寄生晶体管的示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本说明书所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
图1是一实施例中浅沟槽隔离结构的凹陷区处理方法的流程图，包括下列步骤：
S110，提供在衬底上形成有STI及Divot的晶圆。
参见图2，衬底10上形成有浅沟槽隔离结构20。因工艺水平的限制，浅沟槽隔离结构20上表面在与有源区A的交界处形成了凹陷区(Divot)21。在一个实施例中，与图6中的结构一样，形成的元器件是横向结构的，凹陷区21是形成于X轴方向的两侧，而元器件的源极和漏极的连线方向是Y轴，即凹陷区21之间的连线方向垂直于源漏之间的连线方向。
S120，在晶圆表面淀积氧化硅，且氧化硅填满凹陷区。
参见图3，淀积合适厚度的氧化硅，使得凹陷区21(图3中未标示)被氧化硅30填满。
S130，干法刻蚀淀积的氧化硅，露出衬底的有源区表面且尽量保留凹陷区内填充的氧化硅。
为了尽量保证凹陷区21内填充的氧化硅30不被刻蚀掉，采用干法刻蚀工艺。通过控制刻蚀深度使得氧化硅30被刻蚀后，既能保证衬底10的有源区A表面露出，又能尽量保留凹陷区21内填充的氧化硅30。
在一个实施例中，通过控制干法刻蚀的刻蚀时间，来控制刻蚀深度。
S140，在有源区表面热氧化生长栅氧化层。
参见图4，热氧化生长栅氧化层40时，有源区A两边的侧壁由于氧化硅30的存在，不会生长栅氧化层。
上述浅沟槽隔离结构的凹陷区处理方法，通过淀积氧化硅填充浅沟槽隔离结构20上表面在边界处形成的凹陷区21，因此不会留出较大的空间导致多晶硅填入凹陷区21内；且热氧化生长栅氧化层40时，有源区A的侧壁由于被淀积的氧化硅30覆盖，不会暴露在空气中，因此侧壁不会生长栅氧化层，凹陷区21也就不会形成寄生晶体管，能够避免该寄生晶体管导致的漏电。
在一个实施例中，步骤S140之后还包括在晶圆表面淀积多晶硅的步骤。参见图5，凹陷区21(图5中未标示)被氧化硅30填充。可以理解的，实际生产中氧化硅30表面靠中间的部分可能没办法完全填满、形成缝隙，少量的多晶硅50会填入该缝隙中。但由于缝隙很小，不会对元器件造成明显影响。淀积多晶硅之后，还包括刻蚀多晶硅形成多晶硅栅的步骤。
在一个实施例中，步骤S120是淀积高温氧化膜(HTO)。很多半导体器件在制造工艺的前段包括HTO的步骤，因此采用HTO工艺容易与现有的制造工艺兼容、节约成本。而且HTO为炉管生成，缺陷(defect)较少，这也使得采用HTO与多数工艺的兼容性较好。在另一个实施例中，步骤S120也可以采用其他淀积工艺，例如采用TEOS(正硅酸乙酯)做气体源进行淀积。
在一个实施例中，步骤S120淀积的氧化硅30的厚度h为凹陷区21深度的40％以上。优选的，厚度h为凹陷区21深度的40％～60％，通常设置为凹陷区21深度的一半左右。
本发明还相应提供一种半导体元器件，包括衬底、衬底上的浅沟槽隔离结构、衬底的有源区表面上的栅氧化层、以及栅氧化层上的多晶硅栅，浅沟槽隔离结构上表面在与有源区交界处形成有凹陷区(Divot)，凹陷区内被氧化硅填充。
上述半导体元器件，浅沟槽隔离结构上表面在边界处形成的凹陷区(divot)内填充有氧化硅，因此凹陷区内不会有大量的多晶硅填入，从而不会在凹陷区形成寄生晶体管，能够避免该寄生晶体管导致的漏电。
在一个实施例中，凹陷区内的氧化硅是通过淀积工艺形成。在一个实施例中，该淀积工艺是淀积高温氧化膜。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种浅沟槽隔离结构的凹陷区处理方法，包括：
提供在衬底上形成有浅沟槽隔离结构的晶圆，且浅沟槽隔离结构上表面在与有源区交界处形成有凹陷区；
在所述晶圆表面淀积氧化硅，且所述氧化硅填满所述凹陷区；
干法刻蚀淀积的所述氧化硅，通过控制刻蚀深度使得既能露出衬底的有源区表面、又能尽量保留所述凹陷区内填充的氧化硅；
在所述有源区表面热氧化生长栅氧化层。
2.根据权利要求1所述的浅沟槽隔离结构的凹陷区处理方法，其特征在于，所述在所述有源区表面热氧化生长栅氧化层的步骤之后，还包括在所述晶圆表面淀积多晶硅的步骤。
3.根据权利要求2所述的浅沟槽隔离结构的凹陷区处理方法，其特征在于，还包括刻蚀所述多晶硅形成多晶硅栅的步骤。
4.根据权利要求1所述的浅沟槽隔离结构的凹陷区处理方法，其特征在于，所述在所述晶圆表面淀积氧化硅的步骤，是淀积高温氧化膜。
5.根据权利要求1-4中任意一项所述的浅沟槽隔离结构的凹陷区处理方法，其特征在于，所述在所述晶圆表面淀积氧化硅的步骤中，淀积的氧化硅厚度为所述凹陷区深度的40％以上。
6.根据权利要求5所述的浅沟槽隔离结构的凹陷区处理方法，其特征在于，所述厚度为所述凹陷区深度的40％～60％。
7.根据权利要求5所述的浅沟槽隔离结构的凹陷区处理方法，其特征在于，所述厚度为所述凹陷区深度的一半。
8.一种半导体元器件，包括衬底、衬底上的浅沟槽隔离结构、衬底的有源区表面上的栅氧化层、以及栅氧化层上的多晶硅栅，其特征在于，所述浅沟槽隔离结构上表面在与有源区交界处形成有凹陷区，所述凹陷区内被氧化硅填充。
9.根据权利要8所述的半导体元器件，其特征在于，所述氧化硅是通过淀积工艺形成。
10.根据权利要9所述的半导体元器件，其特征在于，所述淀积工艺是淀积高温氧化膜。
CN201711049448.2A 2017-10-31 2017-10-31 浅沟槽隔离结构的凹陷区处理方法及半导体元器件 Pending CN109727905A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201711049448.2A CN109727905A (zh) 2017-10-31 2017-10-31 浅沟槽隔离结构的凹陷区处理方法及半导体元器件
PCT/CN2018/112839 WO2019085919A1 (zh) 2017-10-31 2018-10-31 浅沟槽隔离结构的凹陷区处理方法及半导体元器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711049448.2A CN109727905A (zh) 2017-10-31 2017-10-31 浅沟槽隔离结构的凹陷区处理方法及半导体元器件

Publications (1)

Publication Number Publication Date
CN109727905A true CN109727905A (zh) 2019-05-07

Family

ID=66293306

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711049448.2A Pending CN109727905A (zh) 2017-10-31 2017-10-31 浅沟槽隔离结构的凹陷区处理方法及半导体元器件

Country Status (2)

Country Link
CN (1) CN109727905A (zh)
WO (1) WO2019085919A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113964199A (zh) * 2020-07-21 2022-01-21 中国科学院微电子研究所 金属氧化物半导体场效应管、制造方法及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6689665B1 (en) * 2002-10-11 2004-02-10 Taiwan Semiconductor Manufacturing, Co., Ltd Method of forming an STI feature while avoiding or reducing divot formation
CN1518089A (zh) * 2003-01-16 2004-08-04 ���ǵ�����ʽ���� 具有多栅极绝缘层的半导体装置及其制造方法
CN101154616A (zh) * 2006-09-30 2008-04-02 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的形成方法
CN104835774A (zh) * 2014-02-08 2015-08-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH118295A (ja) * 1997-06-16 1999-01-12 Nec Corp 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6689665B1 (en) * 2002-10-11 2004-02-10 Taiwan Semiconductor Manufacturing, Co., Ltd Method of forming an STI feature while avoiding or reducing divot formation
CN1518089A (zh) * 2003-01-16 2004-08-04 ���ǵ�����ʽ���� 具有多栅极绝缘层的半导体装置及其制造方法
CN101154616A (zh) * 2006-09-30 2008-04-02 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的形成方法
CN104835774A (zh) * 2014-02-08 2015-08-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113964199A (zh) * 2020-07-21 2022-01-21 中国科学院微电子研究所 金属氧化物半导体场效应管、制造方法及电子设备

Also Published As

Publication number Publication date
WO2019085919A1 (zh) 2019-05-09

Similar Documents

Publication Publication Date Title
US6524929B1 (en) Method for shallow trench isolation using passivation material for trench bottom liner
CN103400840B (zh) 一种超势垒整流器及其制备方法
JPH05152429A (ja) 半導体装置の製造方法
CN104425388A (zh) 一种半浮栅器件的制造方法及器件
JP5137384B2 (ja) 活性半導体領域の下全面に存在し、応力を発生する誘電体エレメントを有するトランジスタ
US6521510B1 (en) Method for shallow trench isolation with removal of strained island edges
JP2009010040A (ja) 半導体装置の製造方法
US6583488B1 (en) Low density, tensile stress reducing material for STI trench fill
CN109727905A (zh) 浅沟槽隔离结构的凹陷区处理方法及半导体元器件
US6486038B1 (en) Method for and device having STI using partial etch trench bottom liner
CN109065496A (zh) Fdsoi工艺中混合外延硅的制造方法
JP2005129654A (ja) 半導体装置の製造方法
CN103928386A (zh) 一种浅沟槽隔离结构的制造方法
US20020094665A1 (en) Method for manufacturing an SOI wafer
CN106856189A (zh) 浅沟槽隔离结构及其形成方法
CN106783565B (zh) 改善有源区点状腐蚀缺陷的方法
WO2021228269A1 (zh) 埋入式字线结构制备方法
JP3719854B2 (ja) 半導体装置の製造方法
CN109216256A (zh) 沟槽隔离结构及其制造方法
CN109767986B (zh) 半导体器件及其制造方法
US20020014676A1 (en) Process for forming deep and shallow insulative regions of an integrated circuit
CN108122836A (zh) 多尺寸硅沟槽的填充方法
US20240030282A1 (en) Bulk semiconductor substrate with fully isolated single-crystalline silicon islands and the method for forming the same
JP2006210463A (ja) 半導体装置及びその製造方法
CN104347471A (zh) 半导体器件的制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20190507

RJ01 Rejection of invention patent application after publication