CN1518089A - 具有多栅极绝缘层的半导体装置及其制造方法 - Google Patents
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Abstract
本发明提供制造具有多栅极绝缘层的半导体装置的方法以及由此制造的半导体装置。该方法包括在半导体衬底的第一区域和第二区域分别形成垫绝缘层和初始高电压栅极绝缘层。穿过垫绝缘层并掩埋在半导体衬底中的第一隔离层被形成以定义第一区域中的第一有源区，而穿过初始高电压绝缘层并掩埋在半导体衬底中的第二隔离层被形成以定义第二区域中的第二有源区。随后垫绝缘层被去除以露出第一有源区。低电压绝缘层形成在露出的第一有源区上。因此，可以使得在去除垫绝缘层以便在邻近第一隔离层的有源区上形成低电压栅极绝缘层的过程中形成在第一隔离层边缘处的凹陷区域(凹槽区域)的深度被最小化，并且它能够防止凹槽区域形成在第二隔离层的边缘处。
Description
本申请要求分别于2003年1月16日和2003年8月1日提交的韩国专利申请第2003-3093号和第2003-53551号的优先权，通过引用将上述两个韩国专利申请的全部内容结合在此。
技术领域
本公开涉及半导体装置的制造方法，更具体地，涉及具有多栅极(multi-gate)绝缘层的半导体装置的制造方法及利用该方法制造的半导体装置。
背景技术
随着半导体装置日趋高度集成化，沟槽隔离技术被广泛使用，以便隔离相邻的分立元件。沟槽隔离技术包括刻蚀半导体衬底的预定区域以形成沟槽区域，并形成填充沟槽区域的隔离层。
图1至图3为显示传统沟槽隔离技术的剖视图。
请参照图1，垫(pad)氧化层3和垫氮化层5依序形成在半导体衬底1上。半导体衬底1具有低电压MOS晶体管区域A和高电压MOS晶体管区域B。低电压MOS晶体管区域A可以是闪存装置中单元阵列的一部分，或者是闪存装置中外围电路区域的一部分。垫氮化层5和垫氧化层3被图形化，以露出半导体衬底1的预定区域。所露出的半导体衬底1使用作为刻蚀掩模的被图形化的垫氮化层5加以刻蚀。结果，第一沟槽区域9a形成在低电压MOS晶体管区域A中，而第二沟槽区域9b形成在高电压MOS晶体管区域B中。第一沟槽区域9a定义了低电压MOS晶体管区域A中的第一有源区7a，而第二沟槽区域9b定义了高电压MOS晶体管区域B中的第二有源区7b。第一和第二隔离层11a和11b分别形成在第一和第二沟槽区域A和B中。第一和第二隔离层11a和11b由氧化硅层形成。
请参照图2，图1中所示的图形化的垫氮化层5和图形化的垫氧化层3使用湿法刻蚀去除，从而露出第一和第二有源区7a和7b。结果，第一凹陷区域13，也即凹槽区域形成在第一和第二隔离层11a和11b的边缘。随后，具有第一凹陷区域13的衬底被热氧化，以在露出的有源区7a和7b上形成第一栅极氧化层15。即使进行后续工艺，位于第二有源区7b上的第一栅极氧化层15仍然存在，并且用作高电压MOS晶体管的栅极绝缘层。第一栅极氧化层15越厚，位于第二有源区7b的边角处的第一栅极氧化层相对地越薄。这种现象称为“薄化效应”。
请参照图3，低电压MOS晶体管中的第一栅极氧化层15被有选择地去除，以露出第一有源区7a。结果，比第一凹陷区域13深的第二凹陷区域13a形成在第一隔离层11a的边缘。具有第二凹陷区域13a的衬底被热氧化，以在第一有源区7a上形成比第一栅极氧化层15薄的第二栅极氧化层17。在形成第二栅极氧化层17的形成过程中，第二有源区7b上的第一栅极氧化层15几乎不生长。因此，第一栅极氧化层15具有与其初始厚度相同的厚度。然而，第一凹陷区域13仍然存在于第二隔离层11b的边缘处，并且比第一凹陷区域13深的第二凹陷区域13a也存在于第一隔离层11a的边缘处。
栅极导电层19形成在包括第二栅极氧化层17的半导体衬底的整个表面上。结果，第一栅极氧化层15用作高电压MOS晶体管的栅极绝缘层，而第二栅极氧化层17用作低电压MOS晶体管的栅极绝缘层。随后，栅极导电层19被图形化，以形成跨过第一有源区7a的第一栅极电极(未示出)和跨过第二有源区7b的第二栅极电极(未示出)。
根据前述的传统工艺，第一凹陷区域形成在高电压MOS晶体管区域中第二隔离层的边缘，而比第一凹陷区域深的第二凹陷区域形成在低电压MOS晶体管区域中第一隔离层的边缘。因此，高电压MOS晶体管和低电压MOS晶体管的次阈值特性明显变差。特别是，由于覆盖第二有源区7b的边角的第一栅极氧化层15比第二有源区7b中心区域上的第一栅极氧化层1 5相对较薄，所以高电压MOS晶体管的栅极氧化层的击穿电压明显降低。结果，高电压MOS晶体管的可靠性变差。
为了解决这个问题，已提出了自对准隔离技术以便防止形成凹陷区域。在授予Nakamura等人的、发明名称为“半导体装置及其制造方法”的美国专利第6,222,225号中教导了该自对准隔离技术。
图4至图7为说明美国专利第6,222,225号中描述的自对准隔离技术的剖视图，图8为一俯视图，显示了在根据美国专利第6,222,225号的自对准隔离技术中可能产生的问题。
请参照图4，栅极绝缘层、第一浮动栅极层和氮化硅层被依序形成在半导体衬底21上。氮化硅层、第一浮动栅极层和栅极绝缘层被相继图形化，以露出半导体衬底21的预定区域。有选择地刻蚀所露出的半导体衬底21，以形成定义有源区22的沟槽区域23。结果，依序堆叠的隧道氧化层25、第一浮动栅极图形26a和抛光截止层图形41被形成在每个有源区22上。绝缘层24形成在沟槽区域23中和抛光截止层图形41上。
请参照图5，绝缘层24被平面化，直到露出抛光截止层图形41为止，从而在沟槽区域23中形成隔离层24a。所露出抛光截止层图形41被有选择地去除，以露出第一浮动栅极图形26a。结果，隔离层24a相对地从第一浮动栅极图形41的顶表面突出出来。此外，突出的隔离层24a具有负坡度侧壁，如图5所示。换言之，该突出部分的侧壁呈现倒置的梯形形状。所述负坡度侧壁可能造成后续工艺困难。
请参照图6，隔离层24a被各向同性地刻蚀，以将它们的侧壁轮廓转变成正坡度形状。结果，在隔离层24a的边缘处形成凹陷区域R。这里，各向同性刻蚀被适当地进行，以便凹陷区域R不会露出隧道氧化层25。因而，凹陷区域R不会影线MOS晶体管的次阈值特性。
请参照图7，第二浮动栅极层被形成在具有凹陷区域R的衬底的整个表面上。第二浮动栅极层被图形化，以形成覆盖有源区22的第二浮动栅极图形26b。依序堆叠在每个有源区22上的第一和第二浮动栅极图形26a和26b构成浮动栅极图形26。栅间介电层27和控制栅极电极层被依序形成在具有浮动栅极图形26的整个表面上。
随后，控制栅极电极层、栅间介电层27和浮动栅极图形26被相继图形化，以形成跨过有源区22和浮动栅极26的控制栅极电极28，浮动栅极26置于控制栅极28和有源区22之间。在形成控制栅极电极28和浮动栅极26过程中，条状物(stringer)S可以形成在相邻控制栅极电极28之间的隔离层24a的边缘处，如图8所示。条状物S形成在图6所示的凹陷区域中。也就是说，条状物对应于第二浮动栅极图形26b的残留物。
如上所述，根据传统沟槽隔离技术和传统自对准沟槽隔离技术制造的隔离层可能具有各种问题。
本发明的实施例解决现有技术中的这些和其他局限性。
发明内容
本发明的实施例提供具有多栅极绝缘层的半导体装置的制造方法以及由此制造的半导体装置，所述方法可以防止凹陷区域形成在邻近高电压MOS晶体管栅极绝缘层的隔离层边缘。
本发明的实施例还提供一种具有多栅极绝缘层的半导体装置的制造方法以及由此制造的半导体装置，该方法可以使形成在邻近低电压MOS晶体管栅极绝缘层的隔离层边缘的凹陷区域深度最小化。
本发明再提供一种具有多栅极绝缘层的半导体装置的制造方法，该方法基本上可以防止凹陷区域形成在隔离层的边缘。
附图说明
结合附图，通过以下对本发明特定实施例的详细描述，本发明的其他特点和优势将更加易于理解，其中：
图1至图3为用于说明一种传统沟槽隔离技术的剖视图；
图4至图7为用于说明另一种传统沟槽隔离技术的剖视图；
图8为用于说明图7中所示的传统沟槽隔离技术的问题的俯视图；
图9至图13为用于说明根据本发明一实施例的半导体装置的制造方法的剖视图；
图14至图18为用于说明根据本发明另一实施例的半导体装置的制造方法的剖视图；以及
图19至图28为用于说明根据本发明再一实施例的半导体装置的制造方法的剖视图。
具体实施方式
现在将参照附图更全面地对本发明加以描述，在附图中显示了本发明的优选实施例。然而，本发明可以以不同形式来体现，不应该认为本发明局限于这里提出的实施例。相反，提供这些实施例使得本公开彻底而完整，并将本发明的范围传达给本领域技术人员。在附图中，为了清楚的目的，各层和各区域的厚度可能被放大。还应该理解的是，当指出一个层位于另一层或者衬底“上”时，它可以是直接位于该另一层或者衬底上，亦或可能还存在有中间层。在本说明书中，相同的标记表示相同的元件。
图9至图13为用于说明根据本发明一实施例的半导体装置的制造方法的剖视图。
请参照图9，提供具有低电压区域C和高电压区域D的半导体衬底51。举例而言，低电压区域C可以对应于存储单元阵列区域，而高电压区域D可以对应于外围电路区域的高电压MOS晶体管区域。或者，低电压区域C可以对应于外围电路区域的低电压MOS晶体管区域。半导体衬底51可以为硅晶片。具有第一厚度T1的初始高电压栅极绝缘层53形成在半导体衬底51的整个表面上。初始高电压栅极绝缘层53优选地由热氧化层形成。第一厚度T1优选地大于它的最终厚度。例如，如果要求具有最终厚度为400埃的高电压栅极绝缘层，那么第一厚度T1优选地形成在大约450埃到500埃的范围内。这是因为高电压栅极绝缘层53可能在后续湿法刻蚀工艺中被刻蚀。
初始高电压栅极绝缘层53被有选择地图形化，以露出低电压区域C中的半导体衬底51。图形化初始高电压栅极绝缘层53的工艺包括：形成有选择地覆盖高电压区域D中的初始高电压栅极绝缘层53的光致抗蚀剂图形(未示出)；使用光致抗蚀剂图形作为刻蚀掩模来刻蚀低电压区域C中的初始高电压栅极绝缘层53；以及去除光致抗蚀剂图形。这里，优选地使用湿法刻蚀技术来刻蚀初始高电压栅极绝缘层53。
垫绝缘层55形成在低电压区域C中露出的半导体衬底51上。垫绝缘层55优选地形成第二厚度T2，第二厚度T2小于第一厚度T1。例如，当第一厚度T1为大约450埃时，第二厚度T2优选地小于100埃。此外，垫绝缘层55优选地由热氧化层形成。在形成垫氧化层55过程中，初始高电压栅极绝缘层53的厚度(例如，第一厚度T1)几乎不增加。这是因为由于初始高电压栅极绝缘层53的存在，高电压区域D中的半导体衬底51的氧化速率非常低。
硬掩模层60形成在衬底的形成有垫绝缘层55的整个表面上。通过依序堆叠下部硬掩模层57和上部硬掩模层59形成硬掩模层60。在这种情况下，下部硬掩模层57优选地由第一材料层形成，该第一材料层相对垫绝缘层55、初始高电压栅极绝缘层53和半导体衬底51具有刻蚀选择性，而上部硬掩模层59优选地由第二材料层形成，该第二材料层相对半导体衬底51具有刻蚀选择性。举例而言，第一和第二材料层分别由氧化硅层和氮化硅层形成。
或者，硬掩模层60可以由相对垫绝缘层55、初始高电压栅极绝缘层53和半导体衬底51具有刻蚀选择性的材料的单层来形成。换言之，硬掩模层60可以只由下部硬掩模层57形成。也就是说，可以省略形成上部硬掩模层59的工艺。
请参照图10，硬掩模层60被图形化成多个硬掩模图形60a。结果，每个硬掩模图形60a由依序堆叠的下部硬掩模图形57a和上部硬掩模图形59a组成，或者只由下部硬掩模图形57a组成。随后使用硬掩模图形60a作刻蚀掩模来刻蚀初始高电压栅极绝缘层53、垫绝缘层55和半导体衬底51，由此分别在低电压区域C和高电压区域D中形成第一沟槽区域61c和第二沟槽区域61d。第一沟槽区域61c在低电压区域C中定义了第一有源区63c，而第二沟槽区域61d在高电压区域D中定义了第二有源区63d。优选地，具有沟槽区域61c和61d的衬底被热氧化，以在沟槽区域61c和61d的内壁处形成热氧化层65。进行用于形成热氧化层65的工艺，以便消除形成沟槽区域61c和61d过程中施加到沟槽区域61c和61d内壁的刻蚀损伤。
请参照图11，绝缘层形成在具有第一和第二沟槽区域61c和61d的衬底上。绝缘层优选地由CVD(化学汽相沉积)氧化层形成，例如HDP(高密度等离子体)氧化层或HTO(高温氧化层)。此外，绝缘层优选地形成为完全填充沟槽区域61c和61d。绝缘层被平面化，直到露出硬掩模图形60a为止，由此分别在第一和第二沟槽区域61c和61d中形成第一隔离层67c和第二隔离层67d。优选地，使用化学机械抛光(CMP)技术来进行平面化工艺。在这种情况下，上部硬掩模图形59a可以在CMP工艺中被去除。结果，下部硬掩模图形57a用作CMP工艺过程中的抛光截止层。
请参照图12，使用磷酸(H3PO4)来有选择地去除下部硬掩模图形57a，以露出初始高电压栅极绝缘层53和垫绝缘层55。随后去除露出的垫绝缘层55，以露出第一有源区63c。因此，第一隔离层67c可以被过刻。结果，凹槽区域69可以形成在第一绝缘层67c的边缘处，如图12所示。但是，在本实施例中，凹槽区域69与现有技术相比相对较浅。这是因为第一隔离层67c只在去除具有100埃或更小的厚度的垫绝缘层55时被刻蚀。
如果初始高电压栅极绝缘层53和垫绝缘层55由氧化硅层形成，例如热氧化层，那么垫绝缘层55可以使用例如缓冲氧化物刻蚀剂(BOE)或氢氟酸(HF)溶液的氧化物刻蚀剂加以刻蚀。在这种情况下，初始高电压栅极绝缘层53也被刻蚀。因而，具有小于第一厚度T1的第三厚度T3的最终高电压栅极绝缘层53a存在于第二有源区63d上。
第一和第二隔离层67c和67d的顶表面高于初始高电压栅极绝缘层53的顶表面。因此，台阶区域F存在于最终高电压栅极绝缘层53a和第二隔离层67d之间的边界区域。特别是，第一和第二隔离层67c和67d在去除垫绝缘层55的过程中被沿垂直方向和横向方向刻蚀。因而，台阶区域F从位于第二有源区63d的边角E上方的位置横向移动到邻近边角E的第二隔离层67d中。结果，最终高电压栅极绝缘层53a的顶表面具有比位于其下方的第二有源区63d更大的宽度。此外，在去除垫绝缘层55的过程中在第二隔离层67d的边缘没有形成凹槽区域。这是因为初始高电压栅极绝缘层53比垫绝缘层55厚得多。
请参照图13，比初始高电压栅极绝缘层53薄的低电压栅极绝缘层71形成在第一有源区63c上。更具体地，低电压栅极绝缘层71比最终高电压栅极绝缘层53a薄。此外，优选地，低电压栅极绝缘层71由热氧化层形成。在这种情况下，最终高电压栅极绝缘层53a的厚度(例如，第三厚度T3)几乎不变。第一导电层形成在具有低电压栅极绝缘层71的衬底的整个表面上。
当低电压区域C对应于闪存装置的单元阵列区域并且高电压区域D对应于闪存装置外围电路区域中的高电压MOS晶体管区域时，低电压栅极绝缘层71为隧道氧化层。在这种情况下，第一导电层被图形化，以形成覆盖第一有源区63c的浮动栅极图形和覆盖高电压区域D的主栅极图形。栅间介电层75和第二导电层依序形成在具有浮动栅极图形和主栅极图形的衬底的整个表面上。第二导电层、栅间介电层75、浮动栅极图形和主栅极图形随后被图形化，以形成跨过第一有源区63c和浮动栅极73c的控制栅极电极77c，浮动栅极73c置于控制栅极电极77c与低电压栅极绝缘层71之间。同时，依序堆叠的主栅极电极73d和虚设栅极电极77d形成在高电压区域D中。主栅极电极73d和虚设栅极电极77d被形成为跨过第二有源区63d。
同时，当低电压区域C对应于非存储半导体装置的低电压MOS晶体管区域并且高电压区域D对应于非存储半导体装置的高电压MOS晶体管区域时，第一导电层被图形化，以形成跨过第一有源区63c的低电压栅极电极(图13中的73c)和跨过第二有源区63d的高电压栅极电极(图13中的73d)。在这种情况下，省略了用于形成栅间介电层75和第二导电层的工艺。
现在将描述根据本发明上述实施例制造的半导体装置。
请再参照图13，半导体衬底51具有低电压区域C和高电压区域D。第一隔离层67c被置于低电压区域C中的半导体衬底51的预定区域。此外，第二隔离层67d被置于高电压区域D中的半导体衬底51的预定区域。第一隔离层67c定义了低电压区域C中的第一有源区63c，而第二隔离层67d定义了高电压区域D中的第二有源区63d。第一有源区63c被低电压栅极绝缘层71覆盖。相似地，第二有源区63d被高电压栅极绝缘层53a覆盖，高电压栅极绝缘层53a比低电压栅极绝缘层71厚。第一和第二隔离层67c和67d的顶表面高于低电压栅极绝缘层71和高电压栅极绝缘层53a的顶表面。结果，台阶区域F存在于高电压栅极绝缘层53a和第二隔离层67d之间的边界区域处。
如图13所示，台阶区域F位于距离穿过第二有源区63d的垂直轴79一定间隔而朝向邻近垂直轴79的第二隔离层67d的位置处。换言之，高电压栅极绝缘层53a的顶表面具有比位于其下方的第二有源区63d更大的宽度。此外，台阶区域F，例如第二隔离层67d的边缘区域，不具有任何比高电压栅极绝缘层53a的顶表面低的凹槽区域。相反，第一隔离层67c可能具有形成在其边缘区域的浅凹槽区域。换言之，第一隔离层67c的边缘区域可以低于低电压栅极绝缘层71的顶表面。
当低电压区域C对应于闪存装置的单元阵列区域并且高电压区域D对应于闪存装置外围电路区域中的高电压MOS晶体管区域时，控制栅极电极77c被置于第一有源区63c上，而浮动栅极73c被置于控制栅极电极77c和低电压栅极绝缘层71之间。此外，依序堆叠的主栅极电极73d和虚设栅极电极77d被置于高电压栅极绝缘层53a上。主栅极电极73d和虚设栅极电极77d跨过第二有源区63d。栅间介电层75被置于浮动栅极73c和控制栅极电极77c之间。此外，栅间介电层75被置于主栅极电极73d和虚设栅极电极77d之间。在高电压区域D中，虚设栅极电极77d可以与主栅极电极73d直接接触。
同时，当低电压区域C对应于非存储半导体装置的低电压MOS晶体管区域并且高电压区域D对应于非存储半导体装置的高电压MOS晶体管区域时，跨过第一有源区63c的低电压栅极电极(图13中的73c)被置于低电压栅极绝缘层63c上，而高电压栅极电极(图13中的73d)被置于高电压栅极绝缘层53a上。在这种情况下，实施例将不包括图13所示的栅间介电层75、控制栅极电极77c或者虚设栅极电极77d。
此外，热氧化层65可以置于隔离层67c和67d与半导体衬底5 1之间。
图14至图18为用于说明根据本发明另一实施例的半导体装置的制造方法的剖视图。
请参照图14，使用与以上实施例相同的方法在包括低电压区域C和高电压区域D的衬底上形成具有第一厚度T1的初始高电压栅极绝缘层103、具有小于第一厚度T1的第二厚度T2的垫绝缘层105以及硬掩模层110。硬掩模层110也是使用上述方法来形成。换言之，硬掩模层110可以通过依序堆叠下部硬掩模层107和上部硬掩模层109来形成或者只由下部硬掩模层107形成。
请参照图15，硬掩模层110被图形化，以在低电压区域C和高电压区域D中形成多个硬掩模图形110a。因此，每个硬掩模图形110a可以由下部硬掩模图形107a和上部硬掩模图形109a组成或者只由下部硬掩模图形107a组成。中间层111可以形成在硬掩模图形110a的侧壁上。中间层111可以由氧化硅层或氮化硅层形成。使用硬掩模图形110a作刻蚀掩模来刻蚀垫绝缘层105、初始高电压栅极绝缘层103和半导体衬底101，从而分别在低电压区域C和高电压区域D中形成第一沟槽区域113c和第二沟槽区域113d。因此，第一有源区115c被定义在低电压区域C中，而第二有源区115d被定义在高电压区域D中。
请参照图16，中间层111被去除。中间层111优选地使用湿法刻蚀技术被去除。使用如上所述的方法，热氧化层117被形成在沟槽区域113c和113d的内壁处，而第一隔离层119c和第二隔离层119d分别形成在第一和第二沟槽区域113c和113d中。结果，露出下部硬掩模图形107a。在这种情况下，如图16所示第一有源区115c的边缘区域被第一隔离层119c覆盖。相似地，如图16所示第二有源区115d的边缘区域被第二隔离层119d覆盖。也就是说，每个第一隔离层119c的顶部区域比利用其填充的第一沟槽区域113c宽，而每个第二隔离层119d的顶部区域比利用其填充的第二沟槽区域113d宽。
请参照图17，使用如上所述的方法去除露出的下部硬掩模图形107a和垫绝缘层105。结果，露出第一有源区115c，并且最终高电压栅极绝缘层103a存在于第二有源区115d上。最终高电压栅极绝缘层103a具有小于第一厚度T1的第三厚度T3。此时，没有凹槽区域形成在第二隔离层119d和第一隔离层119c的边缘区域处。这是因为如上所述在去除垫绝缘层105之前第一和第二有源区115c和115d的边缘区域被第一和第二隔离层119c和119d覆盖。
请参照图18，去除了垫绝缘层处的衬底被热氧化以在第一有源区115c上形成低电压栅极绝缘层121。低电压栅极绝缘层121被形成得比最终高电压栅极绝缘层103a薄。第一导电层形成在具有低电压栅极绝缘层121的衬底的整个表面上。第一导电层被图形化，以形成跨过第一有源区115c的低电压栅极电极123c和跨过第二有源区115d的高电压栅极电极123d。
或者，尽管图中未示出，浮动栅极和控制栅极电极可以形成在低电压区域C中，而主栅极电极和虚设栅极电极可以形成在高电压区域D中。可以使用与参照图9至图13描述的实施例相同的方法形成浮动栅极、控制栅极电极、主栅极电极和虚设栅极电极。
图19至图28为用于说明根据本发明再一实施例的半导体装置的制造方法的剖视图。
请参照图19，使用图9描述的方法在具有低电压区域C和高电压区域D的半导体衬底上形成初始高电压栅极绝缘层153、垫绝缘层155和硬掩模层160。因此，初始高电压栅极绝缘层153具有第一厚度T1，而垫绝缘层155具有小于第一厚度T1的第二厚度T2。此外，硬掩模层160可以通过依序堆叠下部硬掩模层157和上部硬掩模层159来形成。或者，硬掩模层160可以只由下部硬掩模层157形成。
请参照图20，硬掩模层160被图形化，以在低电压区域C和高电压区域D中形成多个硬掩模图形160a。因而，每个硬掩模图形160a可以由依序堆叠的下部硬掩模图形157a和上部硬掩模图形159a形成或者只由下部硬掩模图形157a形成。随后，使用硬掩模图形160a作刻蚀掩模来刻蚀初始高电压栅极绝缘层153、垫绝缘层155和半导体衬底151，从而分别在低电压区域C和高电压区域D中形成第一凹陷区域161c和第二凹陷区域161d。由于垫绝缘层155比初始高电压栅极绝缘层153薄，所以第一凹陷区域161c的第一深度R1可以大于第二凹陷区域161d的第二深度R2。举例而言，第一和第二深度R1和R2可以在大约20到500埃的范围内。随后中间层163被形成在凹陷区域161c和161d以及硬掩模图形160a的侧壁上。中间层163可以形成为具有大约100到300埃的宽度。中间层163可以由热氧化层、CVD氧化层或者CVD氮化层形成。
请参照图21，使用硬掩模图形160a和中间层163作刻蚀掩模来刻蚀半导体衬底151，从而分别在低电压区域C和高电压区域D中形成第一沟槽区域165c。结果，第一和第二有源区被分别定义在低电压区域C和高电压区域D中。
请参照图22，使用刻蚀工艺去除中间层163。当中间层163由热氧化层或者CVD氧化层形成时，可以使用缓冲氧化物抗蚀剂(BOE)进行湿法刻蚀工艺。去除了中间层163处的衬底可以被热氧化以在凹陷区域161c和161d以及沟槽区域165c和165d处形成热氧化层167。经过热氧化工艺，第一有源区的边角区域K1和第二有源区的边角区域K2具有圆形的边角EC1和边角EC2，分别如图23恶化24的放大剖视图中所示。
图23和24中，短划线L1和L2代表预氧化轮廓。请参照图23和24，由于热氧化工艺导致的圆化效应，第一和第二有源区的初始边缘点P1和P2朝它们的中心区域移动。结果，第一和第二有源区分别具有新的边缘点P1’和P2’。同时，第一和第二沟槽区域165c和165d的边角TC1和TC2由于减薄效应可能表现出相对尖锐的形状，如图23和24所示。
请参照图25，使用图11和12描述的方法，第一和第二隔离层169c和169d分别形成在被热氧化层167包围的第一和第二沟槽区域165c和165d中。因此，露出下部硬掩模图形157a。
请参照图26，使用上述方法去除下部硬掩模图形157a和垫绝缘层155。结果，露出第一有源区，并且具有小于第一厚度T1的第三厚度T3的最终高电压栅极绝缘层153a保留在第二有源区上。在这种情况下，凹槽没有形成在第一和第二隔离层169c和169d的边缘处，如参照图17的文字部分所述的。
去除了垫绝缘层155处的衬底被热氧化以在第一有源区上形成低电压栅极绝缘层171。低电压栅极绝缘层171形成得比最终高电压栅极绝缘层153a薄。低电压区域C对应于闪存装置的单元阵列区域并且高电压区域D对应于闪存装置外围电路区域中的高电压MOS晶体管区域时，使用第一实施例描述的方法来形成跨过第一有源区的控制栅极电极177c、置于控制栅极电极177c和低电压栅极绝缘层171之间的浮动栅极173c以及置于控制栅极电极177c和浮动栅极173c之间的栅间介电层175。同时，主栅极电极173d和虚设栅极电极177d被形成在高电压区域D中。主栅极电极173d和虚设栅极电极177d被依序堆叠形成并跨过第二有源区。
同时，当低电压区域C对应于非存储半导体装置的低电压MOS晶体管区域并且高电压区域D对应于非存储半导体装置的高电压MOS晶体管区域时，使用本发明第一实施例描述的方法来形成跨过第一有源区的低电压栅极电极(图26中的173c)和跨过第二有源区的高电压栅极电极(图26中的173d)。在这种情况下，省略了用于形成栅间介电层175、控制栅极电极177c和虚设栅极电极177d的工艺。
图27和28为分别示出图26的第一和第二有源区的边角区域K1’和K2’的放大剖视图。图27和28中，短划线表示形成低电压栅极绝缘层171之前衬底的表面轮廓。
请参照图27和28，当使用热氧化工艺在露出的第一有源区上形成低电压栅极绝缘层171时，在第一有源区的中心区域热生长的低电压栅极绝缘层171被形成得比在第一有源区的边缘处热生长的低电压栅极绝缘层171厚。结果，具有凸起表面轮廓的凸起P被形成在第一有源区的边缘处。换言之，低电压栅极绝缘层171的“减薄效应”产生在第一有源区的边缘处。因此，当低电压栅极绝缘层171相应于闪存装置的隧道氧化层时，由于第一有源区的凸起P的存在闪存装置的写入(program)速度和/或擦除速度可以得以改善。这是因为当隧道氧化层变薄时，闪存单元的耦合比例减小，但流过隧道氧化层的隧道电流呈指数地增加。
此外，由于第一凹陷区域(图20中的161c)产生的具有第一倾斜形状的第一倾斜区域SL1被形成在第一沟槽顶角TC1和凸起P之间的区域中。穿过低电压栅极绝缘层171的顶表面边缘的第一垂直轴线VA1位于第一倾斜区域SL1中。因此，第一沟槽区域的顶角TC1和浮动栅极173c的底角(或者低电压栅极电极)之间的距离大于低电压栅极绝缘层171的厚度。结果，即使次阈值电压被施加到低电压栅极电极173c上，仍可以防止寄生沟道形成在第一有源区的边缘侧壁处。
同时，即使使用热氧化工艺形成低电压栅极绝缘层171，第二有源区仍然具有平坦的表面轮廓。这是因为在形成低电压栅极绝缘层171之前第二有源区被最终高电压栅极绝缘层153a覆盖。由于第二凹陷区域(图20中的161d)产生的具有第二倾斜形状的第二倾斜区域SL2被形成在第二沟槽顶角TC2和第二边角EC2之间的区域中。第二倾斜形状可以不比第一倾斜面更倾斜。可以理解的是，这是因为第二凹陷区域161d比第一凹陷区域161c浅。穿过高电压栅极绝缘层153a的顶表面边缘的第二垂直轴线VA2位于第二倾斜区域SL2中。
为了达成本发明的上述特征，提供了具有多栅极绝缘层的半导体装置的制造方法及利用该方法制造的半导体装置。该方法可以包括分别形成在半导体衬底的第一区域和第二区域上的垫绝缘层和厚度小于垫绝缘层的初始高电压栅极绝缘层，以及分别形成在第一区域的半导体衬底中和第二区域的半导体衬底中的通过垫绝缘层的第一隔离层和通过高电压栅极绝缘层的第二隔离层。因此，它能够使得在去除垫绝缘层以便在邻近第一隔离层的有源区上形成低电压栅极绝缘层的过程中形成在第一隔离层边缘处的凹陷区域(凹槽区域)的深度被最小化，并且它能够防止凹槽区域形成在第二隔离层的边缘处。
根据本发明的一个方面，该方法包括制备具有低电压区域和高电压区域的半导体衬底。初始高电压栅极绝缘层和比初始高电压栅极绝缘层薄的垫绝缘层分别形成在高电压区域中的半导体衬底上和低电压区域中的半导体衬底上。硬掩模图形形成在垫绝缘层和初始高电压栅极绝缘层上。使用硬掩模图形作刻蚀掩模刻蚀垫绝缘层、初始高电压栅极绝缘层和半导体衬底，从而分别在低电压区域和高电压区域中形成第一沟槽区域和第二沟槽区域。第一隔离层和第二隔离层分别形成在第一和第二沟槽区域中。硬掩模图形和垫绝缘层被有选择地去除以露出第一有源区和初始高电压栅极绝缘层。随后在露出的第一有源区上形成比初始高电压栅极绝缘层薄的低电压栅极绝缘层。
低电压区域对应于低电压MOS晶体管区域，而高电压区域对应于高电压MOS晶体管区域。或者，低电压区域可以对应于存储单元阵列区域，而高电压区域可以对应于外围电路区域的高电压MOS晶体管区域。
优选地，形成初始高电压栅极绝缘层和垫绝缘层包括在半导体衬底的整个表面上形成初始高电压栅极氧化层；有选择地去除初始高电压栅极氧化层；以及热氧化初始高电压栅极氧化层被有选择地去除处的衬底，以便在露出的半导体衬底上形成垫氧化层。初始高电压栅极氧化层可以由热氧化层形成。
通过在具有初始高电压栅极绝缘层和垫绝缘层的衬底的整个表面上沉积硬掩模层并图形化该硬掩模层来形成硬掩模层图形。硬掩模层可以通过依序堆叠下部硬掩模层和上部硬掩模层来形成。在这种情况下，下部硬掩模层优选地由相对初始高电压栅极绝缘层、垫绝缘层和半导体衬底具有刻蚀选择性的第一材料层形成，而上部硬掩模层优选地由相对半导体衬底具有刻蚀选择性的第二材料层形成。第一材料层可以由氮化硅层形成，而第二材料层可以由氧化硅层形成。
或者，硬掩模层可以由具有相对初始高电压栅极绝缘层、垫绝缘层和半导体衬底的刻蚀选择性的单层材料层形成。该单层材料层优选地由氮化硅层形成。
第一和第二隔离层可以通过在包括第一和第二沟槽区域的衬底上沉积填充沟槽区域的绝缘层并平面化该绝缘层直到露出硬掩模层为止来形成。
在形成第一和第二隔离层之前，热氧化层可以额外形成在第一和第二沟槽区域的内壁上。
低电压栅极绝缘层可以由热氧化层形成。
本发明实施例可以还包括在低电压绝缘层和高电压绝缘层上分别形成低电压栅极电极和高电压栅极电极。低电压栅极电极被形成为跨过第一有源区，而高电压栅极电极被形成为跨过第二有源区。
或者，本发明实施例可以还包括形成覆盖低电压栅极绝缘层的浮动栅极图形和覆盖高电压区域的主栅极图形；随后在具有浮动栅极图形和主栅极图形的衬底上形成栅间介电层和导电层；以及图形化所述导电层、栅间介电层、浮动栅极图形和主栅极图形，以形成跨过低电压区域中的控制栅极电极和置于控制栅极电极与低电压栅极绝缘层之间的浮动栅极的控制栅极电极，并同时形成依序堆叠并跨过高电压区域中第二有源区的主栅极电极和虚设栅极电极。
而且，本发明的一些实施例可以还包括在形成第一和第二沟槽区域之前在硬掩模图形的侧壁上形成中间层。在这种情况下，通过使用硬掩模图形和中间层作刻蚀掩模刻蚀半导体衬底来形成第一和第二沟槽区域，并且在形成第一和第二沟槽区域之前中间层被去除。
根据本发明另一实施例，提供具有多栅极绝缘层的半导体衬底。半导体装置包括具有低电压区域和高电压区域的半导体衬底。第一隔离层被沉积在低电压区域中半导体衬底的预定区域处，而第二隔离层被沉积在高电压区域中半导体衬底的预定区域处。第一和第二隔离层分别定义了第一有源区和第二有源区。低电压栅极绝缘层被堆叠在第一有源区上，而比低电压栅极绝缘层厚的高电压栅极绝缘层被堆叠在第二有源区上。第二隔离层的顶表面高于高电压栅极绝缘层的顶表面。因而，台阶区域存在于高电压栅极绝缘层和第二隔离层之间的边界区域中。台阶区域不具有任何比高电压栅极绝缘层低的凹陷区域。台阶区域位于距离穿过第二有源区的垂直轴线一定间隔而朝向邻近垂直轴的第二隔离层的位置处。
此外，本发明实施例还包括形成在低电压栅极绝缘层上的低电压栅极电极和形成在高电压栅极绝缘层上的高电压栅极电极。低电压栅极电极跨过第一有源区，而高电压栅极电极跨过第二有源区。
或者，本发明的一些实施例可以还包括形成在低电压栅极绝缘层上方的的控制栅极电极；置于控制栅极电极和低电压栅极绝缘层之间的浮动栅极；以及依序堆叠在高电压栅极绝缘层上的主栅极电极和虚设栅极电极。控制栅极电极跨过第一有源区，而主栅极电极跨过第二有源区。此外，栅间介电层被置于浮动栅极和控制栅极电极之间以及主栅极电极和虚设栅极电极之间。
另外，热氧化层可以被置于第一隔离层和半导体衬底之间。此外，热氧化层可以被置于第二隔离层和半导体衬底之间。
根据本发明实施例，该半导体装置包括具有低电压区域和高电压区域的半导体衬底。定义第一有源区的第一沟槽区域被置于低电压区域中半导体衬底的预定区域。第一有源区在其边缘处具有凸起。该凸起具有凸起的表面轮廓。第一倾斜区域被置于第一有源区和第一沟槽区域之间。第一倾斜区域具有从第一有源区的凸起向下延伸的第一倾斜形状。定义第二有源区的第二沟槽区域被置于高电压区域中半导体衬底的预定区域。第二有源区具有平坦的表面。第二倾斜区域被置于第二有源区和第二沟槽区域之间。第二倾斜区域具有从第二有源区的边角向下延伸的第二倾斜形状。第一沟槽区域被第一隔离层填充，并且第一隔离层覆盖第一倾斜面。相似地，第二沟槽区域被第二隔离层填充，并且第二隔离层覆盖第二倾斜面。第一有源区被低电压栅极绝缘层覆盖。低电压栅极绝缘层具有比第一隔离层顶表面低的顶表面。第二有源区被高电压栅极绝缘层覆盖。高电压栅极绝缘层具有比第二隔离层顶表面低的顶表面。高电压栅极绝缘层比低电压栅极绝缘层厚。低电压栅极绝缘层和高电压栅极绝缘层的顶表面具有不带任何凹陷的凹槽的轮廓。
根据上述实施例，可以防止凹槽区域形成在高电压区域中隔离层的边缘区域处。因而，能够实现可靠的高电压MOS晶体管。此外，尽管凹槽区域形成在低电压区域中隔离层的边缘区域处，但相对现有技术凹槽区域的深度仍可以被减小。因此，可以使条状物保留在相邻低电压栅极电极之间或者相邻浮动栅极之间的隔离层的边缘区域上的概率最小化。
Claims (36)
1.一种制造半导体衬底的方法，包括：
在半导体衬底的低电压区域上形成初始高电压栅极绝缘层；
在半导体衬底的高电压区域上形成垫绝缘层，垫绝缘层被形成得比初始高电压栅极绝缘层薄；
在垫绝缘层和初始高电压栅极绝缘层上形成多个掩模图形；
使用硬掩模图形作刻蚀掩模刻蚀垫绝缘层、初始高电压栅极绝缘层和半导体衬底，以在低电压区域和高电压区域中分别形成第一和第二沟槽区域，第一和第二沟槽区域分别定义第一有源区和第二有源区；
在第一和第二沟槽区域中分别形成第一和第二隔离层；
去除硬掩模图形和垫绝缘层，以露出第一有源区和初始高电压栅极绝缘层；以及
在露出的第一有源区上形成低电压栅极绝缘层，低电压栅极绝缘层被形成得比初始高电压栅极绝缘层薄。
2.如权利要求1所述的方法，其中低电压区域对应于低电压MOS晶体管区域，而高电压区域对应于高电压MOS晶体管区域。
3.如权利要求1所述的方法，其中低电压区域对应于单元阵列区域，而高电压区域对应于外围电路区域的高电压MOS晶体管区域。
4.如权利要求1所述的方法，其中形成初始高电压绝缘层和垫绝缘层包括：
在半导体衬底的整个表面上形成初始高电压栅极氧化层；
选择性地去除低电压区域中的初始高电压栅极氧化层，以露出低电压区域中的半导体衬底；以及
热氧化去除了低电压区域中的初始高电压栅极氧化层处的衬底，以便在露出的半导体衬底上形成垫氧化层，垫氧化层被形成得比初始高电压栅极氧化层薄。
5.如权利要求4所述的方法，其中形成初始高电压栅极氧化层包括热氧化。
6.如权利要求1所述的方法，其中形成硬掩模图形包括：
在具有初始高电压栅极绝缘层和垫绝缘层的衬底的整个表面上形成硬掩模层；以及
图形化该硬掩模层。
7.如权利要求6所述的方法，其中形成硬掩模层包括依序堆叠下部硬掩模层和上部硬掩模层。
8.如权利要求7所述的方法，其中下部硬掩模层由相对初始高电压栅极绝缘层、垫绝缘层和半导体衬底具有刻蚀选择性的第一材料层形成，而上部硬掩模层由相对半导体衬底具有刻蚀选择性的第二材料层形成。
9.如权利要求8所述的方法，其中第一材料层由氮化硅层形成，而第二材料层由氧化硅层形成。
10.如权利要求6所述的方法，其中硬掩模层由单层的相对初始高电压栅极绝缘层、垫绝缘层和半导体衬底具有刻蚀选择性的材料形成。
11.如权利要求10所述的方法，其中单层材料为氮化硅层。
12.如权利要求1所述的方法，其中形成第一和第二隔离层包括：
在具有第一和第二沟槽区域的衬底的整个表面上形成填充沟槽区域的绝缘层；以及
平面化该绝缘层直到露出硬掩模图形。
13.如权利要求1所述的方法，还包括在形成第一和第二隔离层之前在第一和第二沟槽区域处形成热氧化层。
14.如权利要求1所述的方法，其中低电压栅极绝缘层为热氧化层。
15.如权利要求1所述的方法，还包括：
在具有低电压栅极绝缘层的衬底的整个表面上形成第一导电层；以及
图形化第一导电层，以形成跨过第一有源区的低电压栅极电极和跨过第二有源区的高电压栅极电极。
16.如权利要求1所述的方法，还包括：
在具有低电压栅极绝缘层的衬底的整个表面上形成第一导电层；
图形化第一导电层，以形成跨过第一有源区的浮动栅极图形和跨过高电压区域的主栅极图形；
在具有浮动栅极图形和主栅极图形的衬底的整个表面上依序形成栅间介电层和第二导电层；以及
图形化第二导电层、栅间介电层、浮动栅极图形和主栅极图形，以形成跨过第一有源区和被置于控制栅极电极和低电压栅极绝缘层之间的浮动栅极的控制栅极电极，并且同时形成依序堆叠在第二有源区上方并跨过第二有源区的主栅极电极和虚设栅极电极。
17.如权利要求1所述的方法，还包括在形成第一和第二沟槽区域之前在硬掩模图形的侧壁上形成中间层，其中第一和第二沟槽区域通过使用硬掩模图形和中间层作刻蚀掩模刻蚀半导体衬底来形成，并且中间层在形成第一和第二隔离层之前被去除。
18.一种制造半导体装置的方法，包括：
在具有低电压MOS晶体管区域并具有高电压MOS晶体管区域的衬底的整个表面上形成初始高电压栅极氧化层；
图形化初始高电压栅极氧化层，以有选择地露出低电压MOS晶体管区域中的半导体衬底；
在低电压MOS晶体管区域中的露出的半导体衬底上形成垫氧化层，其厚度小于初始高电压栅极氧化层；
在具有垫氧化层的衬底上形成多个硬掩模图形；
使用硬掩模图形和中间层作刻蚀掩模刻蚀垫绝缘层、初始高电压栅极氧化层和半导体衬底，以在低电压MOS晶体管区域中定义第一有源区的第一沟槽区域和在高电压MOS晶体管区域中定义第二有源区的第二沟槽区域；
去除中间层；
在去除了中间层处的衬底的整个表面上形成绝缘层，以填充第一和第二沟槽区域；
平面化该绝缘层直到露出硬掩模图形，以便在第一和第二沟槽区域中分别形成第一和第二隔离层；
去除硬掩模图形和垫氧化层，以露出第一有源区和初始高电压栅极氧化层；以及
在露出的第一有源区上形成低电压栅极氧化层，其厚度小于初始高电压栅极氧化层。
19.如权利要求18所述的方法，其中形成中间层包括形成氧化硅层或氮化硅层。
20.如权利要求18所述的方法，还包括：
在形成中间层之前，使用硬掩模图形作刻蚀掩模刻蚀垫氧化层、初始高电压栅极氧化层和半导体衬底，以形成定义低电压MOS晶体管区域中的第一有源区的第一凹陷区域和定义高电压MOS晶体管区域中的第二有源区的第二凹陷区域，中间层被形成以覆盖硬掩模图形的侧壁及第一和第二凹陷区域的侧壁，并且第一和第二沟槽区域通过使用硬掩模图形和中间层作刻蚀掩模刻蚀半导体衬底来形成；以及
在形成填充第一和第二沟槽区域的绝缘层以便在第一和第二凹陷区域和第一和第二沟槽区域的内部处形成热氧化层之前，热氧化去除了中间层处的半导体衬底。
21.如权利要求18所述的方法，其中形成中间层包括形成热氧化层、化学汽相沉积氧化层或化学汽相沉积氮化层。
22.一种半导体装置，包括：
半导体衬底，具有低电压区域和高电压区域；
第一隔离层，形成在低电压区域中并定义第一有源区；
第二隔离层，形成在高电压区域中并定义第二有源区；
低电压栅极绝缘层，形成在第一有源区上；以及
高电压栅极绝缘层，形成在第二有源区上并具有比低电压栅极绝缘层大的厚度，其中第二隔离层顶表面高于高电压栅极绝缘层顶表面，高电压栅极绝缘层和第二隔离层之间的台阶区域具有不带任何比高电压栅极绝缘层顶表面低的凹陷区域的轮廓，并且其中台阶区域距离通过第二有源区边角的垂直轴线一定间隔而朝向与该垂直轴线邻近的第二隔离层。
23.如权利要求22所述的半导体装置，还包括：
形成在低电压栅极绝缘层上的低电压栅极电极，低电压栅极电极跨过第一有源区；以及
形成在高电压栅极绝缘层上的高电压栅极电极，高电压栅极电极跨过第二有源区。
24.如权利要求22所述的半导体装置，其中低电压区域为存储单元区域。
25.如权利要求24所述的半导体装置，其中低电压栅极绝缘层为隧道氧化层。
26.如权利要求22所述的半导体装置，还包括：
形成在低电压栅极绝缘层上方的控制栅极电极，控制栅极电极跨过第一有源区；
置于控制栅极电极和低电压栅极绝缘层之间的浮动栅极；
形成在高电压栅极绝缘层上的主栅极电极，主栅极电极跨过第二有源区；
堆叠在主栅极电极上的虚设栅极电极；以及
置于浮动栅极和控制栅极之间的栅间介电层。
27.如权利要求22所述的半导体装置，还包括置于第一间隔层和半导体衬底之间及第二间隔层和半导体衬底之间的热氧化层。
28.如权利要求22所述的半导体装置，其中第一间隔层的边缘区域低于低电压栅极绝缘层顶表面。
29.一种半导体装置，包括：
半导体衬底，具有低电压区域和高电压区域；
第一沟槽区域，形成在低电压区域以定义第一有源区，第一有源区具有凸起的边缘表面；
第一倾斜区域，置于第一沟槽区域和第一有源区之间，第一倾斜区域具有从第一有源区的凸起边缘向下延伸的第一斜面；
第二沟槽区域，形成在高电压区域以定义第二有源区，第二有源区具有相对平坦的顶表面；
第二倾斜区域，置于第二沟槽区域和第二有源区之间，第二倾斜区域具有从第二有源区的边角向下延伸的第二斜面；
第一隔离层，填充第一沟槽区域并覆盖第一斜面；
第二隔离层，填充第二沟槽区域并覆盖第二斜面；
低电压栅极绝缘层，形成在第一有源区上，低电压栅极绝缘层具有低于第一间隔层顶表面的顶表面；以及
高电压栅极绝缘层，形成在第二有源区上，高电压栅极绝缘层具有低于第二间隔层顶表面的平坦的顶表面，并比低电压栅极绝缘层厚，低电压栅极绝缘层和高电压栅极绝缘层的顶表面具有不带任何凹陷区域的轮廓。
30.如权利要求29所述的半导体装置，其中第一有源区的凸起边缘表面上的低电压栅极绝缘层比第一有源区的中心区域上的低电压栅极绝缘层薄。
31.如权利要求29所述的半导体装置，其中通过低电压栅极绝缘层顶表面边缘的垂直轴线位于第一倾斜区域中。
32.如权利要求29所述的半导体装置，其中第一沟槽区域和低电压栅极绝缘层之间的距离大于低电压栅极绝缘层的厚度。
33.如权利要求29所述的半导体装置，还包括：
低电压栅极电极，形成在低电压栅极绝缘层上并跨过第一有源区；以及
高电压栅极电极，形成在高电压栅极绝缘层上并跨过第二有源区。
34.如权利要求29所述的半导体装置，其中低电压区域为存储单元区域。
35.如权利要求34所述的半导体装置，其中低电压栅极绝缘层为隧道氧化层。
36.如权利要求35所述的半导体装置，还包括：
控制栅极电极，形成在隧道氧化层上方并跨过第一有源区；
浮动栅极，置于控制栅极电极和隧道氧化层之间；
栅间介电层，置于浮动栅极和控制栅极电极之间；
主栅极电极，形成在高电压栅极绝缘层上并跨过第二有源区；以及
虚设栅极电极，堆叠在主栅极电极上。
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