CN1302552C - 半导体存储装置及其制造方法 - Google Patents
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Abstract
本发明提供具有可以减少配置在邻近单元中的第1导电层间的浮置电容，确保在同一单元内的第1导电层和第2导电层间的耦合电容值的半导体存储装置及其制造方法。备有平行地沿列方向行进，对突出部的顶部的角部进行倒角的元件分离绝缘膜7、由元件分离绝缘膜7分离，上部端面比元件分离绝缘膜7的上部端面低的第1导电层3、由相对介电常数εr比元件分离绝缘膜7大的绝缘膜构成，从第1导电层3的上部端面到元件分离绝缘膜7的上部端面连续地形成，并且共用于邻接的存储单元部件的导电层间绝缘膜9、和配置在导电层间绝缘膜9上，共用于邻接的存储单元部件的第2导电层10。
Description
技术领域
本发明涉及半导体存储装置，特别是涉及备有存储单元晶体管的半导体存储装置及其制造方法，所述存储单元晶体管具有在第1导电层和第2导电层之间夹着导电层间绝缘膜的栅极构造。
背景技术
由于高集成/微细化，半导体存储装置的存储单元之间的距离以每年约30％的速率缩小。在非易失半导体存储装置中，可以通过在成为浮置状态的导电层(多晶硅)中保持电荷，在存储单元中存储信息。在微细的非易失半导体存储装置中，第1导电层(浮置栅极)和第2导电层(控制栅极)的对置面积变小，但是需要经过导电层间绝缘膜使第1导电层和第2导电层之间的电容确保一定的值。即，作为缩小存储单元间的距离的结果，不可能通过三维构造使面积增大，需要用介电常数比已有技术高的绝缘膜作为导电层间绝缘膜。但是，当将高介电常数的电介质应用于导电层间绝缘膜时，种种邻近效应就成了问题。
例如，与该邻近效应相关，已经提出了如图23所示的非易失半导体存储装置(请参照专利文献1)。图23是在沿字线方向的切断面中看的模式截面图，在半导体衬底(硅衬底)1的表面上，存在由元件分离绝缘膜7分离的多个存储单元区域，在存储单元区域中顺序地形成存储单元栅极绝缘膜(隧道绝缘膜)2、第1导电层(浮置栅极)3、导电层间绝缘膜9f、和第2导电层(控制栅极)10。在图23中，在元件分离绝缘膜7上分断邻接单元间的导电层间绝缘膜9f，在分断区域中埋入第2导电层(控制栅极)10。在第1导电层(浮置栅极)3的顶部设置T字型的导电层间绝缘膜9f，在导电层间绝缘膜9f的帽檐状的边缘部分和元件分离绝缘膜7的顶部之间，配置由硅氧化膜9g构成的壁(鞘)。
图23所示的存储单元构造，对于抑制第1导电层中的电荷通过导电层间绝缘膜传输而移动到邻接单元是一种有效的构造。进一步，在邻接的第1导电层3的帽檐状(T字型)伸出的顶部之间，因为埋入了第2导电层10，所以不会增大与对置的第1导电层3之间的电容。但是，在图23所示的存储单元构造中，因为用由薄的硅氧化膜9g构成的壁(鞘)来确保第1导电层3和第2导电层10的绝缘性，所以存在着第1和第2导电层之间发生短路的危险和使成品率降低那样的问题。
图22是在沿另一种已有非易失半导体存储装置的字线方向的切断面中看到的模式截面图。与图23不同，在全部面上形成导电层间绝缘膜9e。其它都与图23所示的构造相同，并省略对它们的重复说明。图22模式地表示了作为浮置栅极的第1导电层3的对置侧面间的电容C1和经过导电层间绝缘膜9e的邻接单元间的迂回电容C2。
[专利文献1]
日本特开2001-168306号专利公报
在微细的非易失半导体存储装置中，伴随着存储单元间的距离减少，在保持电荷的“写入单元”和未保持电荷的“擦除单元”之间，所谓的邻近单元间的干涉急剧增大。如果以图22为例进行说明，则当用相对介电常数εr比元件分离绝缘膜7高的绝缘膜作为导电层间绝缘膜9e时，经过导电层间绝缘膜9e的邻接单元间的迂回电容C2与第1导电层3的对置侧面间的电容C1比较增加更大，出现助长邻近单元间干涉那样的问题。
如众所周知的那样，电位移(电介质通量密度)矢量D，与真空介电常数ε0、电介质的相对介电常数εr、和电场矢量E具有下列关系：
D＝ε0·εr·E ……(1)
所以，在相对介电常数εr的电介质中，电介质通量为电力线的ε0·εr倍。从公式(1)可见，如果导电层间绝缘膜9e的相对介电常数εIP比元件分离绝缘膜7的相对介电常数εSTI充分大，则存在将邻接的第1导电层(浮置栅极)3间的电位移(电介质通量密度)矢量D集中到导电层间绝缘膜9e中的闭入倾向。因为关于电位移矢量D的高斯定理对于电荷密度ρ表示出下列关系：
divD＝ρ ……(2)
所以从电荷q发出q条电介质通量。另一方面，电容器的电容C与电极间的电位差V表示出下列关系：
C＝q/V ……(3)
即，当导电层间绝缘膜9e的相对介电常数εIP比元件分离绝缘膜7的相对介电常数εSTI充分大时，在导电层间绝缘膜9e一侧的第1导电层3的表面上，感应出更多的电荷q，图22所示的邻接单元间的迂回电容C2比对置侧面间的电容C1更为显著。
这里，设第1导电层(浮置栅极)的膜厚为tFG、导电层间绝缘膜的膜厚为TIP，假定平行平板近似成立，则邻接单元间的迂回电容C2与对置侧面间的电容C1的电容比C2/C1大致表示为：
C2/C1＝(TIP·εIP)/(tFG·εSTI) ……(4)
公式(4)是当电极间距离与对置面积比较充分小，能够忽略电极的边缘效应等的平行平板近似成立时的公式。与此相对，在图22的情形中，需要考虑第1导电层3和导电层间绝缘膜9e的三维形状效应(如果在图22中看到的截面中，与纸面垂直的方向与无限远等价，则得到二维形状效应)，应用平行平板近似是困难的。但是，我们看到定性地当导电层间绝缘膜9e的相对介电常数εIP比元件分离绝缘膜7的相对介电常数εSTI充分大时，经过导电层间绝缘膜9e的邻接单元间的迂回电容C2与对置侧面间的电容C1比较变得更显著。
因此，在作为元件分离绝缘膜7的材料，用相对介电常数εr＝3.8～4的硅氧化膜(SiO2膜)的情形中，当用相对介电常数εr＝8～11的氧化铝膜(Al2O3膜)、相对介电常数εr＝22～23的铪氧化膜(HfO2膜)、相对介电常数εr＝22～23的锆氧化膜(ZrO2膜)、相对介电常数εr＝25～27的钽氧化膜(Ta2O5膜)等的高介电常数的电介质膜作为导电层间绝缘膜9e时，存在着邻接单元间的迂回电容C2作为浮置电容，对于对置侧面间的电容C1变得很显著，邻近单元间的干涉增大那样的不合适情况。
发明内容
鉴于上述问题，本发明的目的是提供具有可以减少分别配置在邻近单元中的第1导电层间的浮置电容，同时确保在同一单元内的第1导电层和第2导电层间的耦合电容的存储单元晶体管的半导体存储装置及其制造方法。
为了达到上述目的，本发明的第1特征与备有在列方向和行方向阵列状地配置多个存储单元晶体管形成存储单元阵列的半导体存储装置有关。即，与本发明的第1特征有关的半导体存储装置的存储单元阵列备有(1)在与行方向邻接的存储单元晶体管之间在列方向延伸的元件分离绝缘膜；(2)与行方向有关由元件分离绝缘膜相互分离，上部端面比元件分离绝缘膜的上部端面的最高部分的位置低，构成存储单元晶体管的一部分的第1导电层；(3)由相对介电常数比元件分离绝缘膜大的绝缘膜构成，从第1导电层的上部端面到元件分离绝缘膜的上部端面连续地形成，与行方向邻接的存储单元晶体管共同的导电层间绝缘膜；和(4)配置在导电层间绝缘膜上，与行方向邻接的存储单元晶体管共同的第2导电层。而且该半导体存储装置的要旨是在沿行方向的切断面中，对元件分离绝缘膜的上部端面的两侧进行倒角。
本发明的第2特征与备有在列方向和行方向阵列状地配置多个存储单元晶体管形成存储单元阵列的半导体存储装置有关。即，与本发明的第1特征有关的半导体存储装置的存储单元阵列备有(1)在与行方向邻接的存储单元晶体管之间在列方向延伸的元件分离绝缘膜；(2)与行方向有关由元件分离绝缘膜相互分离，上部端面比元件分离绝缘膜的上部端面的最高部分的位置低，构成存储单元晶体管的一部分的第1导电层；(3)由相对介电常数比元件分离绝缘膜大的绝缘膜构成，从第1导电层的上部端面到元件分离绝缘膜的上部端面连续地形成，与行方向邻接的存储单元晶体管共同的导电层间绝缘膜；和(4)配置在导电层间绝缘膜上，与行方向邻接的存储单元晶体管共同的第2导电层。而且该半导体存储装置的要旨是与第1导电层的上部端面对置的第2导电层的下部端面的行方向的尺寸比从第1导电层的上部端面的行方向的尺寸减去导电层间绝缘膜的膜厚2倍的尺寸得到的值大。
本发明的第3特征与备有在列方向和行方向阵列状地配置多个存储单元晶体管形成存储单元阵列的半导体存储装置有关。即，与本发明的第1特征有关的半导体存储装置的存储单元阵列的要旨是备有(1)在与行方向邻接的存储单元晶体管之间在列方向延伸的元件分离绝缘膜、和与行方向有关由元件分离绝缘膜相互分离，构成存储单元晶体管的一部分的第1导电层；(2)由相对介电常数比元件分离绝缘膜大的绝缘膜构成，从第1导电层的上部端面到元件分离绝缘膜的上部端面的一部分形成的，并且与行方向有关在元件分离绝缘膜的上方，分离一定距离的导电层间绝缘膜；(3)分别配置在导电层间绝缘膜上，并且与行方向有关在元件分离绝缘膜的上方分离一定距离的第2导电层；(4)插入到分离一定距离的分断区域中的，相对介电常数比导电层间绝缘膜低的存储单元上部分离绝缘膜；和(5)配置在第2导电层上，与行方向邻接的存储单元晶体管的第2导电层相互连接的第3导电层。
本发明的第4特征与在列方向和行方向阵列状地配置多个存储单元晶体管，并且在行方向相互邻接的存储单元晶体管之间备有元件分离绝缘膜的半导体存储装置的制造方法有关。即，与本发明的第1特征有关的半导体存储装置的制造方法的要旨是包含下列各步骤：
(1)与行方向有关通过存储单元栅极绝缘膜由元件分离绝缘膜分离第1导电层，并使该第1导电层的上部端面比元件分离绝缘膜的上部端面的位置低地，在半导体衬底上形成第1导电层的步骤；
(2)对元件分离绝缘膜的上部端面的角部进行倒角的步骤；
(3)从第1导电层的上部端面到元件分离绝缘膜的上部端面连续地形成由相对介电常数比元件分离绝缘膜大的绝缘膜构成的导电层间绝缘膜的步骤；和
(4)与行方向邻接的存储单元晶体管共同地，在导电层间绝缘膜上形成第2导电层的步骤。
本发明的第5特征与在列方向和行方向阵列状地配置多个存储单元晶体管，并且在行方向相互邻接的存储单元晶体管之间备有元件分离绝缘膜的半导体存储装置的制造方法有关。即，与本发明的第1特征有关的半导体存储装置的制造方法的要旨是包含下列各步骤：
(1)与行方向有关通过存储单元栅极绝缘膜由元件分离绝缘膜分离第1导电层，在半导体衬底上形成第1导电层的步骤；
在第1导电层的上部端面和元件分离绝缘膜的上部端面的全部面上形成由相对介电常数比元件分离绝缘膜大的绝缘膜构成的导电层间绝缘膜的步骤；
(2)在第1导电层的上部端面和元件分离绝缘膜的上部端面的全部面上形成由相对介电常数比元件分离绝缘膜大的绝缘膜构成的导电层间绝缘膜的步骤；
(3)在导电层间绝缘膜上，形成第2导电层的步骤；
(4)在元件分离绝缘膜的上部端面的中央部分上，选择地除去第2导电层和元件分离绝缘膜，形成露出元件分离绝缘膜的一部分的沟部，与行方向有关，分断第2导电层和元件分离绝缘膜的步骤；
(5)在该沟部中，埋入相对介电常数比导电层间绝缘膜低的存储单元上部分离绝缘膜的步骤；和
(6)在第2导电层上淀积第3导电层，与分断的第2导电层相互连接的步骤。
如果根据本发明，则能够提供具有可以减少分别配置在邻近单元中的第1导电层间的浮置电容，同时确保在同一单元内的第1导电层和第2导电层间的耦合电容值的存储单元晶体管的半导体存储装置及其制造方法。
附图说明
图1是表示在沿字线方向切断时，与本发明的第1实施方式有关的半导体存储装置的存储单元阵列的一部分的模式截面图。
图2(a)是表示与本发明的第1实施方式有关的半导体存储装置的存储单元阵列的一部分的等效电路图，图2(b)是表示与图2(a)对应的存储单元阵列的一部分的模式顶面图。
图3是用于说明与本发明的第1实施方式有关的半导体存储装置的制造方法的步骤截面图(其一)。
图4是用于说明与本发明的第1实施方式有关的半导体存储装置的制造方法的步骤截面图(其二)。
图5是用于说明与本发明的第1实施方式有关的半导体存储装置的制造方法的步骤截面图(其三)。
图6是用于说明与本发明的第1实施方式有关的半导体存储装置的制造方法的平面图。
图7是用于说明与本发明的第1实施方式有关的半导体存储装置的制造方法的步骤截面图(其四)。
图8是用于说明与比较例有关的半导体存储装置的存储单元阵列的制造方法的问题的步骤截面图。
图9是表示与本发明的第1实施方式有关的半导体存储装置的存储单元阵列的变形例的等效电路图。
图10是表示在沿字线方向切断时，与本发明的第2实施方式有关的半导体存储装置的存储单元阵列的一部分的模式截面图。
图11是用于说明与本发明的第2实施方式有关的半导体存储装置的制造方法的步骤截面图(其一)。
图12是用于说明与本发明的第2实施方式有关的半导体存储装置的制造方法的步骤截面图(其二)。
图13是表示在沿字线方向切断时，与本发明的第3实施方式有关的半导体存储装置的存储单元阵列的一部分的模式截面图。
图14是用于说明与本发明的第3实施方式有关的半导体存储装置的制造方法的步骤截面图(其一)。
图15是用于说明与本发明的第3实施方式有关的半导体存储装置的制造方法的步骤截面图(其二)。
图16是表示在沿字线方向切断时，与本发明的第4实施方式有关的半导体存储装置的存储单元阵列的一部分的模式截面图。
图17是用于说明与本发明的第4实施方式有关的半导体存储装置的制造方法的步骤截面图(其一)。
图18是用于说明与本发明的第4实施方式有关的半导体存储装置的制造方法的步骤截面图(其二)。
图19是用于说明与本发明的第4实施方式有关的半导体存储装置的制造方法的步骤截面图(其三)。
图20是用于说明与本发明的第4实施方式有关的半导体存储装置的制造方法的步骤截面图(其四)。
图21是用于说明与本发明的第4实施方式有关的半导体存储装置的制造方法的步骤截面图(其五)。
图22是表示已有的半导体存储装置的存储单元阵列的一部分的模式截面图。
图23是表示其它已有的半导体存储装置的存储单元阵列的一部分的模式截面图。
标号说明
1......半导体衬底
2......存储单元栅极绝缘膜
3......第1导电层
4，11......硅氮化膜
5，9g......硅氧化膜
6，12......光刻胶
7......元件分离绝缘膜
8......导电层
9，9a，9b，9c，9d，9e，9f......导电层间绝缘膜
10......第2导电层
13......存储单元上部分离绝缘膜
15......第3导电层
BL2j-1，BL2j，......，BL2j+1，......位线
C1......对置侧面间的电容
C2......邻接单元间的迂回电容
SGD，SGS......选择栅极配线
WL1，WL2，......，WL32，WLk-i，WLk，WLk+1，......字线
具体实施方式
其次，我们参照附图，说明本发明的第1～第4实施方式。在以下的附图的记载中，在相同或类似的部分上附加相同或类似的标号。但是，附图是模式的，要注意厚度和平面尺寸的关系、各层的厚度比率等与实际是不同的。所以，应该参考以下的说明判断具体的厚度和尺寸。又，即便在附图相互之间也包含着相互的尺寸关系和比率不同的部分，这是不言而喻的。
又，下面所示的第1～第4的实施方式是例示用于使本发明的技术思想具体化的装置和方法的实施方式，本发明的技术思想并不将构成部件的材质、形状、构造、配置等特定在下述的情形中。本发明的技术思想，能够在权利要求书的范围内加以种种变更。
(第1实施方式)
与本发明的第1实施方式有关的半导体存储装置，如图1和图2所示，备有在列方向和行方向阵列状地配置具有分别独立地控制电荷积累状态的电荷积累层的多个存储单元晶体管的存储单元阵列的NAND型闪速存储器。因为图1是在沿图2所示的字线WL1，WL2，......，WL32方向的切断面中看时的截面图，所以先说明图2。
即，与本发明的第1实施方式有关的半导体存储装置，如图2所示，备有配列在行方向中的多条字线WL1，WL2，......，WL32、配列在与这些字线WL1，WL2，......，WL32正交的列方向中的多条位线BL2j-1，BL2j，......，BL2j+1，......。而且，在图2的列方向中，通过多条字线WL1，WL2，......，WL32中的任何一条，配列具有分别控制电荷积累状态的电荷积累层的存储单元晶体管。图2的情形表示在列方向中配列32个存储单元晶体管构成存储单元部件的情形。在该存储单元部件配列的两端，配置与列方向邻接地配置，选择配列在存储单元部件中的一组存储单元晶体管的一对选择晶体管。一对选择栅极配线SGD、SGS与这一对选择晶体管的各个栅极连接。
而且，如图1所示，与本发明的第1实施方式有关的半导体存储装置的存储单元阵列备有半导体衬底1、将下部埋入该半导体衬底1的表面的多个元件分离绝缘膜7、由该元件分离绝缘膜7相互分离的存储单元栅极绝缘膜2、和第1导电层3。多个元件分离绝缘膜7，如图2(b)所示，在多个存储单元部件间，壁状地相互平行地行进。为了构成分别属于由元件分离绝缘膜7相互分离，相互邻接的存储单元部件的存储单元晶体管的一部分，而在半导体衬底1的表面上形成存储单元栅极绝缘膜2。分别对元件分离绝缘膜7的突出部的顶角进行倒角。因此，在沿图2的行方向(即，沿字线WL1，WL2，......，WL32的方向)的切断面中，元件分离绝缘膜7的突出部的顶角形成梯形的顶部截面形状。
进一步，为了构成分别属于由元件分离绝缘膜7相互分离，相互邻接的存储单元部件的存储单元晶体管的一部分，而在存储单元栅极绝缘膜2上形成宽度WFG的第1导电层3。这里，第1导电层3的上部端面，如图1所示，比元件分离绝缘膜7的上部端面的位置低。换句话说，元件分离绝缘膜7的上部端面是比第1导电层3的上部端面的位置高的布局，从元件分离绝缘膜7的上部端面到第1导电层3的上部端面形成台面型的倾斜。形成该台面型倾斜的梯形斜面，如图1所示，与第1导电层3的上部端面相交形成比90°大的角度。
在与第1实施方式有关的半导体存储装置中，将一定膜厚TIP的导电层间绝缘膜9a分别配置在第1导电层3的顶部上，并且经过元件分离绝缘膜7的上部，成为与邻接的存储单元部件共同的膜，连续地形成导电层间绝缘膜9a。即，共同的导电层间绝缘膜9a的一部分构成各个存储单元部件的存储单元晶体管的一部分。而且，如图1所示，将第2导电层10配置在导电层间绝缘膜9a上。为了成为与邻接的存储单元部件共同的配线，也连续地形成第2导电层10。
如图1所示，导电层间绝缘膜9a，与各列的配置间距对应，在字线方向中，以一定的间距上下波动。导电层间绝缘膜9a具有比元件分离绝缘膜7的上部端面和第1导电层3的上部端面的台阶部分薄的膜厚，分别粘合在元件分离绝缘膜7的上部端面、在该上部端面连续倾斜的侧壁和第1导电层3的顶部，以梯形波动状进行蛇行配置。
这样，与第1实施方式有关的半导体存储装置的存储单元晶体管的导电层间绝缘膜9a，如果在字线方向的截面中看，则是以一定的间距上下波动的梯形波形状。即，离开隔开元件分离绝缘膜7的邻接单元的第1导电层(浮置栅极)3的上面，在字线方向上形成元件分离绝缘膜7的上部突出的梯形形状的周期变动。因此，与已有例的图22比较，与梯形波的形状对应地加长了与元件分离绝缘膜7上的邻接单元连接的导电层间绝缘膜9a的表面距离。如已经说明的那样，如果导电层间绝缘膜9a的相对介电常数εIP比元件分离绝缘膜7的相对介电常数εSTI充分大，则将邻接的第1导电层(浮置栅极)3间的电场集中到导电层间绝缘膜9a中。即，当导电层间绝缘膜9a的相对介电常数εIP比元件分离绝缘膜7的相对介电常数εSTI充分大时，由经过导电层间绝缘膜9a的电场矢量引起的邻接单元间的迂回电容C2与对置侧面间的电容C1比较相对地变大，成为邻接单元间干扰的主要原因(请参照图22)。但是，如图1所示，在与第1实施方式有关的半导体存储装置的存储单元晶体管的构造中，经过导电层间绝缘膜9a的电场矢量迂回梯形的元件分离绝缘膜7的顶部，使电场矢量的表面距离加长。因此，使经过导电层间绝缘膜9a的邻接单元间的迂回电容C2减少。
在图1所示的构造中，因为元件分离绝缘膜7的梯形的顶部突出部分的倾斜侧面是沿正圆锥(正台面)的布局，所以能够确保第1导电层(浮置栅极)3和第2导电层(控制栅极)10的有效的对置面积大，能够将电容的降低抑制到最小限度。进一步，如果根据图1所示的与第1实施方式有关的构造，则因为存在一定膜厚TIP的导电层间绝缘膜9a，所以不会产生第1导电层(浮置栅极)3和第2导电层(控制栅极)10的不好的短路问题。
如果用硅氧化膜(SiO2膜)作为元件分离绝缘膜7，则相对介电常数εr比SiO2膜的相对介电常数εr＝3.8～4大的材料成为用作导电层间绝缘膜9a的“高介电常数的绝缘膜”的对象。但是，作为元件分离绝缘膜7，如果用SOG膜、有机聚合物、多孔质绝缘膜等的相对介电常数εr约为1.3～3.5的低介电常数的电介质材料(所谓的“低k材料”)，则相对介电常数εr＝3.8～4的SiO2膜也可以成为对象。
但是，在最小线宽100nm以下的微细化半导体存储装置中，如果考虑第1导电层(浮置栅极)3和第2导电层(控制栅极)10之间的耦合电容，则最好用相对介电常数εr比SiO2膜大的材料。特别是，可以使用相对介电常数εr比与已有的用ONO膜得到的相对介电常数εr＝5～5.5同等程度的相对介电常数大的材料。例如，可以使用εr＝6的锶氧化物(SrO)膜、εr＝7的硅氮化物(Si3N4)膜、εr＝8～11的铝氧化物(Al2O3)膜、εr＝10的镁氧化物(MgO)膜、εr＝16～17的钇氧化物(Y2O3)膜、εr＝22～23的铪氧化物(HfO2)膜、εr＝22～23的锆氧化物(ZrO2)膜、εr＝25～27的钽氧化物(Ta2O5)膜、εr＝40的铋氧化物(Bi2O3)膜中的任何1个的单层膜或叠层它们中的多个的复合膜。Ta2O5和Bi2O3缺少在与多晶硅的界面上的热稳定性(此外，这里例示的各个相对介电常数εr的值，因为随制造方法而变化，所以根据情况可能脱离这些值)。进一步，也可以用硅氧化膜和它们的复合膜。复合膜也可以大于等于3层的叠层构造。即，最好，至少一部分是包含上述相对介电常数εr大于等于6的材料的绝缘膜。但是，在复合膜的情形中，最好选择作为膜整体测定的有效的相对介电常数εreff大于等于6的组合。当有效的相对介电常数εreff不到6时，与已有的ONO膜同等程度，不能够期待得到ONO膜以上的效果。又，也可以用由铝酸铪(HfAlO)膜那样的3元系统的化合物构成的绝缘膜。即，可以使用至少包含锶(Sr)、铝(Al)、镁(Mg)、钇(Y)、铪(Hf)、锆(Zr)、钽(Ta)、铋(Bi)中的任何1个元素的氧化物或包含这些元素的硅氮化物作为导电层间绝缘膜9a。此外，也可以将强电介质的钛酸锶(SrTiO3)、钛酸锶钡(BaSrTiO3)等用作高介电常数的绝缘膜材料，但是需要考虑缺少在与多晶硅的界面上的热稳定性这一点和对强电介质的磁滞特性的影响。此外，在下面的说明中，例示地说明了用氧化铝膜作为导电层间绝缘膜9a的情形，但是从上述说明可以知道不限于此。
与第1实施方式有关的半导体存储装置的存储单元晶体管的构造，更好是由公式(4)定义的电容比C2/C1比1大的构造。用氧化铝膜作为导电层间绝缘膜9a，当电容比C2/C1为1.5时，与第1实施方式有关的构造比较，可以使电干涉效应减少约5成。
现在，我们用图3～图8，说明与本发明的第1实施方式有关的半导体存储装置的制造方法。此外，下面所述的半导体存储装置的制造方法是一个例子，可以根据包含它的变形例的除此以外的种种制造方法加以实施，这是不言而喻的。
(1)首先，在由p型硅衬底构成的半导体衬底1上，用热氧化法形成硅氧化膜等的存储单元栅极绝缘膜2，其厚度约从1nm到15nm。代替p型硅衬底，也可以将在n型硅衬底上形成p型阱的衬底作为半导体衬底1，在其上形成存储单元栅极绝缘膜2。在该存储单元栅极绝缘膜2上用化学气相生长法(CVD法)形成磷(P)掺杂的多晶硅等的第1导电层3，其厚度约从10nm到200nm。其次，用CVD法形成硅氮化膜(Si3N4膜)4，其厚度约从50nm到200nm，接着，用CVD法形成硅氧化膜5，其厚度约从50nm到400nm。其次，在该硅氧化膜5上涂敷光刻胶6，用光刻技术对光刻胶6进行曝光显影，得到图3的构造截面图。
(2)其次，用图3所示的光刻胶6作为掩模，用反应性离子刻蚀(RIE)法对硅氧化膜5进行刻蚀。刻蚀后除去光刻胶6，用硅氧化膜5作为掩模，用RIE法对硅氮化膜4进行选择刻蚀。此后，通过用RIE法对第1导电层3、存储单元栅极绝缘膜2和半导体衬底(硅衬底)1进行刻蚀，形成元件分离沟。其次，通过形成厚度约从200nm到1500nm的硅氧化膜等的元件分离绝缘膜7，埋入元件分离沟中。其次，用化学机械研磨(CMP)法将硅氮化膜4作为停止膜实施平坦化，得到图4的构造截面图。
(3)其次，用热磷酸(H3PO4)等的湿刻蚀选择地除去硅氮化膜4，形成元件分离绝缘膜7的矩形突出部。进一步，用稀氟酸(HF)溶液等的湿刻蚀或RIE等的干刻蚀，对硅氧化膜等的元件分离绝缘膜7进行刻蚀。因为元件分离绝缘膜7的矩形突出部的角部刻蚀速度快，所以如图5所示地形成具有倾斜侧面的正圆锥形状的梯形突出部的元件分离绝缘膜7。
(4)此后，将相对介电常数εr比硅氧化膜大的氧化铝作为导电层间绝缘膜9a，用CVD法进行淀积，其换算成硅氧化膜的膜厚约从1nm到30nm。进一步，用CVD法在导电层间绝缘膜9a上淀积掺杂磷的多晶硅等的第2导电层10，其厚度约从10nm到200nm，完成图1的构造截面图。
(5)进一步，用光刻技术和RIE，进行选择刻蚀形成在图6所示的存储单元顶面图的字线WLk-1，WLk，WLk+1，......方向上达到存储单元栅极绝缘膜2的沟，分别分离第2导电层(控制栅极)10、导电层间绝缘膜9a、第1导电层(浮置栅极)3。即，如图7(b)所示，在从C-C方向看的截面图中，在存储单元栅极绝缘膜2的上部，不存在第2导电层(控制栅极)、导电层间绝缘膜9a、第1导电层(浮置栅极)3。用这种选择刻蚀，在各存储单元部件中，分离分别配列的一组存储单元晶体管。
如上所述，如果根据与本发明的第1实施方式有关的半导体存储装置的制造方法，则能够实现一面避免第1导电层(浮置栅极)3和第2导电层(控制栅极)10之间的耦合比(耦合电容)降低，同时，使经过导电层间绝缘膜9a的邻接单元间的迂回电容C2小的构造，也能够提高制造成品率。
进一步，在存储单元晶体管的分离步骤中，能够避免在沿图6的C-C方向的截面中的第1导电层3在元件分离绝缘膜7的垂直侧壁上残留(图6中作为导电层残膜9表示出来)。我们用比较例的存储单元构造情形的作为加工前构造截面图的图8(a)、作为加工后构造截面图的图8(b)对它进行说明。在比较例的半导体存储装置的制造方法中，在元件分离绝缘膜7的矩形突出部的垂直侧壁上计算的导电层间绝缘膜9的“高度B”(请参照图8(a))比在与第1实施方式有关的半导体存储装置的制造方法中的元件分离绝缘膜7的梯形突出部的倾斜侧壁上计算的导电层间绝缘膜9a的“高度A”大(“高度B”＞“高度A”)。因此，在存储单元晶体管的分离步骤后，如图8(b)所示，导电层间绝缘膜9容易残留在元件分离绝缘膜7的垂直侧壁上。进一步，将它作为掩模材料第1导电层3也容易残留在元件分离绝缘膜7的垂直侧壁上。对此，如果根据与第1实施方式有关的半导体存储装置的制造方法，则如图7(b)所示，能够避免第1导电层3到元件分离绝缘膜7的垂直侧壁上的残留。
结果，如果根据与第1实施方式有关的半导体存储装置的制造方法，则能够减少由第1导电层3的残膜引起的不好的短路。
此外，在图2中，表示了NAND型闪速存储器，但是与第1实施方式有关的半导体存储装置的存储单元晶体管的构造也同样可以适用于图9所示的AND型闪速存储器和图示中省略的DINOR型闪速存储器。
(第2实施方式)
图10是图2(b)所示的字线WL1，WL2，......，WL32方向的截面图。
与本发明的第2实施方式有关的半导体存储装置的存储单元晶体管，如图10所示，与元件分离绝缘膜7的梯形突出部的倾斜侧面连接的导电层间绝缘膜9b的膜厚Ts比第1导电层(浮置栅极)3顶面部的膜厚TIP薄：
Ts＜T’IP ……(5)
因此，能够一面减少邻接单元的第1导电层(浮置栅极)3之间的浮置电容，一面确保第1导电层(浮置栅极)3和第2导电层(控制栅极)10之间的对置面积，避免使存储单元的耦合比(耦合电容)降低。
图10所示的与第2实施方式有关的半导体存储装置的存储单元晶体管的构造，更好是由公式(4)定义的电容比C2/C1比1大的构造。当电容比C2/C1为1.5时，根据与第2实施方式有关的构造，可以使电干涉效应比与第1实施方式有关的构造进一步减少约2成。因为其它与第1实施方式实质上相同，所以省略重复的记述。
现在，我们用图11和图12，说明与本发明的第2实施方式有关的半导体存储装置的制造方法。此外，下面所述的半导体存储装置的制造方法是一个例子，包含它的变形例，可以根据除此以外的种种制造方法加以实施，这是不言而喻的。
(1)首先，用与本发明的第1实施方式有关的半导体存储装置的制造方法相同的方法，得到图11的构造截面图。其次，用CVD法在包含元件分离绝缘膜7的梯形突出部和第1导电层(浮置栅极)3的顶面部的全部面上淀积硅氮化膜。
(2)在淀积硅氮化膜后，用定向性强(具有各向异性)的溅射法在硅氮化膜上淀积氧化铝膜，如图12所示，形成由氧化铝膜/硅氮化膜的叠层膜构成的导电层间绝缘膜9b，其换算成硅氧化膜的膜厚约从1nm到30nm。定向性强的溅射法最好使淀积时的真空室内的压力为低压，使平均自由路程变长。因为用具有各向异性(定向性强)的溅射法形成氧化铝膜，所以在元件分离绝缘膜7的梯形突出部的倾斜侧壁上淀积的导电层间绝缘膜9b的膜厚Ts比第1导电层(浮置栅极)3顶面部的膜厚TIP薄。作为“定向性强的淀积方法”，除了溅射法以外，可以使用真空蒸镀法和偏置等离子体CVD等。
(3)此后，用CVD法形成掺杂磷的多晶硅等的第2导电层10，其厚度约从10nm到200nm，完成图10所示的与第2实施方式有关的半导体存储装置的存储单元晶体管的构造截面图。
如上所述，如果根据与本发明的第2实施方式有关的半导体存储装置的制造方法，则能够简单地实现一面避免第1导电层(浮置栅极)3和第2导电层(控制栅极)10之间的耦合比(耦合电容)降低，同时，使经过导电层间绝缘膜9b的邻接单元间的迂回电容C2小的构造。进一步，与第1实施方式相同，在存储单元晶体管的分离步骤中，能够避免在图6的虚线中的第1导电层3在元件分离绝缘膜7的垂直侧壁上的残留。因此，能够减少由第1导电层3的残膜引起的不好的短路。
此外，在与第2实施方式有关的半导体存储装置的存储单元晶体管的构造中，用溅射法形成导电层间绝缘膜9b的一部分，并且，表示出氧化铝膜/硅氮化膜的叠层膜，但是不限于此。可以选择在与第1实施方式有关的半导体存储装置中说明的种种绝缘膜作为高介电常数的绝缘膜，即便用由这些单层的高介电常数膜或硅氧化膜和硅氮化膜或其它的高介电常数膜的2层以上的任何组合形成的多层构造，也可以实现与第2实施方式有关的半导体存储装置。
(第3实施方式)
图13是图2(b)所示的字线WL1，WL2，......，WL32方向的截面图。在与第1和第2实施方式有关的半导体存储装置的存储单元晶体管的构造中，第2导电层(控制栅极)10的下部端面的尺寸WCG，比从第1导电层(浮置栅极)3的上部端面的尺寸WFG减去导电层间绝缘膜的膜厚TIP的2倍的尺寸得到的值大。如图1所示，第2导电层10的下部端面与第1导电层3的上部端面对置。但是，第2导电层10的下部端面的尺寸WCG和第1导电层3的上部端面的尺寸WFG是沿图2(b)的行方向测得的尺寸。即：形成为满足下列关系：
WCG＞WFG-2×TIP ……(6)
因此，能够一面减少邻接单元的第1导电层(浮置栅极)3之间的浮置电容，一面确保第1导电层(浮置栅极)3和第2导电层(控制栅极)10之间的对置面积，避免使存储单元的耦合比(耦合电容)降低。即，因为元件分离绝缘膜7的梯形的顶部突出部分的倾斜侧面是沿正圆锥(正台面)的布局，所以满足公式(6)的关系，能够确保第1导电层(浮置栅极)3和第2导电层(控制栅极)10的有效的对置面积大，能够将电容的降低抑制到最小限度。
与第3实施方式有关的半导体存储装置的存储单元晶体管的构造，代替公式(6)，满足以下关系：
WCG＞WFG ……(7)
这一点与第1和第2实施方式有关的半导体存储装置的存储单元晶体管的构造不同。为了满足公式(7)的关系，在图13中，在元件分离绝缘膜7和第1导电层(浮置栅极)3的边界上的元件分离绝缘膜7的顶部端面的高度处于比第1导电层(浮置栅极)3的顶部端面低的位置。换句话说，具有在元件分离绝缘膜7的顶部端面形成台面型的倾斜的梯形的斜面或其延长部分与第1导电层(浮置栅极)3的侧面相交那样的构造。
如果根据图13所示的满足公式(7)的关系的构造，则具有能够一面减少邻接单元的第1导电层(浮置栅极)3之间的浮置电容，一面确保第1导电层(浮置栅极)3和第2导电层(控制栅极)10之间的对置面积更大，避免使存储单元的耦合比(耦合电容)降低的优点。因为其它都与第1实施方式实质上相同，所以省略对它们的重复说明。
此外，与第3实施方式有关的半导体存储装置的存储单元晶体管的构造，更好是由公式(4)定义的电容比C2/C1比1大的构造。当电容比C2/C1为1.5时，根据第3实施方式有关的构造，与第1实施方式有关的构造比较，使电干涉效应增加约2成，但是耦合比增大。
现在，我们用图14和图15，说明与本发明的第3实施方式有关的半导体存储装置的制造方法。此外，下面所述的半导体存储装置的制造方法是一个例子，包含它的变形例，可以根据除此以外的种种制造方法加以实施，这是不言而喻的。
(1)首先，用与第1实施方式有关的半导体存储装置的制造方法同样的方法，得到图14的构造截面图。但是，当为了得到硅氧化膜等的元件分离绝缘膜7的倾斜侧壁而进行刻蚀时，通过增加刻蚀量，使元件分离绝缘膜7的倾斜侧壁面后退。与倾斜侧壁面后退同时，在元件分离绝缘膜7和第1导电层3的边界上的元件分离绝缘膜7的顶部端面的高度变得比第1导电层3的顶部端面低。因此，产生第1导电层3的顶部端面和元件分离绝缘膜7的顶部端面之间的台阶部分(沟部)。
(2)其次，用CVD法等形成由铪氧化膜和氧化铝膜的叠层膜构成的导电层间绝缘膜9c，其换算成硅氧化膜的膜厚约从1nm到30nm，得到图15的构造截面图。
(3)其次，用CVD法形成掺杂磷的多晶硅等的第2导电层10，其厚度约从10nm到200nm，完成图13所示的与第3实施方式有关的半导体存储装置的存储单元晶体管的构造。
如上所述，如果根据与本发明的第3实施方式有关的半导体存储装置的制造方法，则能够实现一面避免第1导电层(浮置栅极)3和第2导电层(控制栅极)10之间的耦合比(耦合电容)降低，同时，使经过导电层间绝缘膜9c的邻接单元间的迂回电容C2小的构造，也能够提高制造成品率。进一步，与第1和第2实施方式相同，在存储单元晶体管的分离步骤中，能够避免在沿图6的虚线中的第1导电层3在元件分离绝缘膜7的垂直侧壁上的残留。因此，能够减少由第1导电层3的残膜引起的不好的短路。
此外，在第3实施方式中，通过控制形成元件分离绝缘膜7的硅氧化膜的刻蚀量，实现公式(7)的关系，但是不限于此，也可以用其它的方法。
(第4实施方式)
图16是图2(b)所示的字线WL1，WL2，......，WL32方向的截面图。
与本发明的第4实施方式有关的半导体存储装置的存储单元晶体管，如图16所示，具备：在多个存储单元部件间相互平行地沿列方向行进的多个元件分离绝缘膜7；由元件分离绝缘膜7相互分离且构成分别属于存储单元部件的存储单元晶体管的一部分的第1导电层3；由相对介电常数εr比元件分离绝缘膜7大的绝缘膜构成、从第1导电层3的上部端面到元件分离绝缘膜7的上部端面的一部分形成且在元件分离绝缘膜7的上方对于行方向分离一定距离的导电层间绝缘膜9d；分别配置在导电层间绝缘膜9d上且在元件分离绝缘膜7的上方对于行方向分离一定距离的第2导电层10；插入到分离一定距离的分断区域中且相对介电常数εr比导电层间绝缘膜9d低的存储单元上部分离绝缘膜13；以及配置在第2导电层10上且与邻接的存储单元部件的第2导电层10相互连接的第3导电层15。
即，在元件分离绝缘膜7上分断隔开元件分离绝缘膜7的邻接单元间的导电层间绝缘膜9d，在分断区域中埋入相对介电常数εr比导电层间绝缘膜9d低的存储单元上部分离绝缘膜13。因此，形成能够一面减少通过导电层间绝缘膜9d的邻接单元的第1导电层3之间的浮置电容，一面充分确保第1导电层3和第2导电层10的绝缘性的构造。如果根据与第4实施方式有关的构造，则不会产生第1导电层3和第2导电层10的不好的短路问题。
与第4实施方式有关的半导体存储装置的存储单元晶体管的构造，更好是由公式(4)定义的电容比C2/C1比1大的构造。当电容比C2/C1为1.5时，根据与第4实施方式有关的构造，可以使电干涉效应减少约2成。因为其它与第1～第3实施方式实质上相同，所以省略重复的记述。
现在，我们用图17～图21，说明与本发明的第4实施方式有关的半导体存储装置的制造方法。此外，下面所述的半导体存储装置的制造方法是一个例子，可以根据包含它的变形例的除此以外的种种制造方法加以实施，这是不言而喻的。
(1)首先，用与第1实施方式有关的半导体存储装置的制造方法同样的方法(请参照图3和图4)，得到图17的构造截面图。其次，用硅氧化膜5和硅氮化膜4的刻蚀速度大致相等的湿刻蚀，对硅氮化膜4和硅氧化膜5进行刻蚀，得到图18的构造截面图。此外，作为用于得到图18的构造截面图的其它方法，在得到图17的构造截面图后，也可以用对硅氮化膜4和硅氧化膜5具有相同程度的刻蚀速率的RIE法等的干刻蚀，得到图18的构造截面图。进一步，作为用于得到与图18的构造截面图同等构造的其它方法，在得到图17的构造截面图后，也可以对硅氮化膜4选择地进行湿刻蚀除去硅氮化膜4，其次，也可以用CVD法形成导电层8，其膜厚约从10nm到200nm，其次用CMP法将由硅氧化膜等构成的元件分离绝缘膜7作为停止膜实施平坦化，得到图19的构造截面图。
(2)其次，形成相对介电常数εr比硅氧化膜大的导电层间绝缘膜9d，其换算成硅氧化膜的膜厚约从1nm到30nm。这里，我们例示了作为导电层间绝缘膜9d的单层的高介电常数膜，但是即便用第1实施方式中说明的那种硅氧化膜和硅氮化膜或其它高介电常数膜的2层以上的任何组合形成的多层构造，也能够实现。
(3)此后，用CVD法形成第2导电层10，其厚度约从10nm到200nm，进一步，在第2导电层10上，用CVD法淀积硅氮化膜11，其厚度约从50nm到200nm。进一步，在该硅氮化膜11上，涂敷光刻胶12，如图20所示，用光刻技术对光刻胶12进行曝光和显影。
(4)而且，用图20所示的光刻胶12作为掩模，使端部成为正台面的圆锥状地刻蚀硅氮化膜11。刻蚀后除去光刻胶12，完成备有由圆锥形状引起，比图20所示的光刻胶12的间距窄的开口部的硅氧化膜11的掩模。将使该开口部变窄的硅氮化膜11作为掩模，用RIE法对第1导电层3和导电层间绝缘膜9d的一部分进行选择刻蚀，进一步，如果选择地除去硅氮化膜11，则能够开口比光刻技术的空间宽度的界限窄的沟。
(5)其次，如图21所示，用CVD法淀积硅氧化膜等的存储单元上部分离绝缘膜13，其厚度约从10nm到200nm。此后，用CMP法将第2导电层作为停止层实施存储单元上部分离绝缘膜13的平坦化。进一步，用CVD法形成掺杂磷(P)的多晶硅等的第3导电层15，其厚度约从10nm到200nm，完成图16所示的与第4实施方式有关的半导体存储装置的存储单元晶体管的构造截面图。
如上所述，如果根据与本发明的第4实施方式有关的半导体存储装置的制造方法，则能够实现一面避免第1导电层(浮置栅极)3和第2导电层(控制栅极)10之间的耦合比(耦合电容)降低，一面使经过导电层间绝缘膜9d的邻接单元间的迂回电容C2小的构造，也能够提高制造成品率。
(其它实施方式)
如上所述，通过第1到第4实施方式记述了本发明，但是我们不应该认为成为本公开的一部分的论述和附图会限定本发明。从本公开使从业者们懂得各种不同的替代实施方式、实施例和运用技术。
例如，在已经述说了的第1到第3实施方式的说明中，我们说明了对元件分离绝缘膜7的突出部的角部进行倒角使其成为正圆锥的平面，突出部具有梯形的顶部截面形状的情形。但是，突出部的倒角部分的布局不限于此，例如，也可以将突出部的角部倒角成曲面。或者，也可以由不同的圆锥角的多个面构成倒角部分。
又，在已经述说了的第4实施方式的说明中，我们说明了元件分离绝缘膜7的上部端面的水平层和第1导电层(浮置栅极)3的上部端面的水平层相等的情形，但是，元件分离绝缘膜7的上部端面的位置既可以在第1导电层(浮置栅极)3的上部端面的水平层的上面也可以在它的下面。
这样，本发明包含这里没有记述的各种不同的实施方式，这是不言而喻的。所以本发明的技术范围只由从上述说明与适当的权利要求书的范围有关的发明特定事项决定。
Claims (17)
1.一种半导体存储装置，在列方向和行方向上阵列状地配置多个存储单元晶体管而形成存储单元阵列，上述存储单元阵列具备：
在与上述行方向邻接的存储单元晶体管之间、在上述列方向上延伸的元件分离绝缘膜；
在上述行方向上由上述元件分离绝缘膜相互分离的第1导电层，该第1导电层的上部端面比上述元件分离绝缘膜的上部端面的最高部分的位置低且该第1导电层构成上述存储单元晶体管的一部分；
由相对介电常数比上述元件分离绝缘膜的相对介电常数大的绝缘膜构成的导电层间绝缘膜，该导电层间绝缘膜从上述第1导电层的上部端面到上述元件分离绝缘膜的上部端面连续地形成且共用于在上述行方向上邻接的存储单元晶体管；和
配置在上述导电层间绝缘膜上且共用于在上述行方向上邻接的存储单元晶体管的第2导电层，其中，
对沿上述行方向的切断面中的上述元件分离绝缘膜的上部端面的两侧进行了倒角。
2.权利要求1所述的半导体存储装置，其特征在于：在沿上述行方向的截面中，上述导电层间绝缘膜的顶部具有梯形形状。
3.权利要求2所述的半导体存储装置，其特征在于：上述梯形的斜面与上述第1导电层的上部端面相交。
4.权利要求2所述的半导体存储装置，其特征在于：上述梯形的斜面与上述第1导电层的上部端面相交形成比90°大的角度。
5.权利要求2所述的半导体存储装置，其特征在于：上述梯形的斜面或该斜面的延长部分与上述第1导电层的侧面相交。
6.权利要求2～5中任何一项所述的半导体存储装置，其特征在于：与上述梯形的斜面相接的部分的上述导电层间绝缘膜的膜厚比与上述第1导电层的上部端面相接的部分的上述导电层间绝缘膜的膜厚薄。
7.一种半导体存储装置，在列方向和行方向上阵列状地配置多个存储单元晶体管而形成存储单元阵列，上述存储单元阵列具备：
在与上述行方向邻接的存储单元晶体管之间、在上述列方向上延伸的元件分离绝缘膜；
在上述行方向上由上述元件分离绝缘膜相互分离的第1导电层，该第1导电层的上部端面比上述元件分离绝缘膜的上部端面的最高部分的位置低且该第1导电层构成上述存储单元晶体管的一部分；
由相对介电常数比上述元件分离绝缘膜的相对介电常数大的绝缘膜构成的导电层间绝缘膜，该导电层间绝缘膜从上述第1导电层的上部端面到上述元件分离绝缘膜的上部端面连续地形成且共用于在上述行方向上邻接的存储单元晶体管；和
配置在上述导电层间绝缘膜上且共用于在上述行方向上邻接的存储单元晶体管的第2导电层，其中，
与上述第1导电层的上部端面对置的上述第2导电层的下部端面在上述行方向上的尺寸比从上述第1导电层的上部端面在上述行方向上的尺寸减去上述导电层间绝缘膜的膜厚的2倍尺寸所得到的值大。
8.权利要求7所述的半导体存储装置，其特征在于：与上述第1导电层的上部端面对置的上述第2导电层的下部端面在上述行方向上的尺寸比上述第1导电层的上部端面在上述行方向上的尺寸大。
9.一种半导体存储装置，在列方向和行方向上阵列状地配置多个存储单元晶体管而形成存储单元阵列，上述存储单元阵列具备：
在与上述行方向邻接的存储单元晶体管之间、在上述列方向上延伸的元件分离绝缘膜；
在上述行方向上由上述元件分离绝缘膜相互分离且构成上述存储单元晶体管的一部分的第1导电层；
由相对介电常数比上述元件分离绝缘膜的相对介电常数大的绝缘膜构成的导电层间绝缘膜，该导电层间绝缘膜从上述第1导电层的上部端面到上述元件分离绝缘膜的上部端面的一部分上形成且在上述元件分离绝缘膜的上方对于上述行方向分离一定距离；
分别配置在上述导电层间绝缘膜上且在上述元件分离绝缘膜的上方对于上述行方向分离上述一定距离的第2导电层；
插入到上述分离一定距离的分断区域中且相对介电常数比上述导电层间绝缘膜低的存储单元上部分离绝缘膜；和
配置在上述第2导电层上且使在上述行方向上邻接的存储单元晶体管的上述第2导电层相互连接的第3导电层。
10.权利要求1～5、7～9中任何一项所述的半导体存储装置，其特征在于：上述导电层间绝缘膜的膜厚与上述导电层间绝缘膜的相对介电常数之积比上述第1导电层的膜厚与上述元件分离绝缘膜的相对介电常数之积大。
11.权利要求1～5、7～9中任何一项所述的半导体存储装置，其特征在于：上述导电层间绝缘膜是硅氮化物、铝氧化物、铪氧化物、锆氧化物中任何一种的单层膜、或由它们中的多种组合构成的叠层膜、或由硅氧化物与它们中的至少1种组合构成的叠层膜。
12.权利要求1～5、7～9中任何一项所述的半导体存储装置，其特征在于：上述导电层间绝缘膜是相对介电常数大于等于6的单层膜或有效相对介电常数大于等于6的叠层膜。
13.一种半导体存储装置的制造方法，该半导体存储装置具备在列方向和行方向上阵列状配置的多个存储单元晶体管和在上述行方向上相互邻接的存储单元晶体管之间设置的元件分离绝缘膜，上述制造方法包括：
在半导体衬底上的存储单元栅极绝缘膜上形成第1导电层的步骤，使该第1导电层的上部端面比上述元件分离绝缘膜的上部端面的位置低，且在上述行方向上该第1导电层由上述元件分离绝缘膜分离；
对上述元件分离绝缘膜的上部端面的角部进行倒角的步骤；
从上述第1导电层的上部端面到上述元件分离绝缘膜的上部端面连续地形成由相对介电常数比上述元件分离绝缘膜的相对介电常数大的绝缘膜构成的导电层间绝缘膜的步骤；和
在上述导电层间绝缘膜上形成共用于在上述行方向上邻接的存储单元晶体管的第2导电层的步骤。
14.权利要求13所述的半导体存储装置的制造方法，其特征在于：使通过上述倒角形成的斜面或该斜面的延长部分与上述第1导电层的侧面相交地来实施对上述角部进行倒角的步骤。
15.权利要求13或14所述的半导体存储装置的制造方法，其特征在于：形成上述导电层间绝缘膜的步骤被实施为，使与通过上述倒角形成的斜面相接部分的上述导电层间绝缘膜的膜厚比与上述第1导电层的上部端面相接部分的上述导电层间绝缘膜的膜厚薄。
16.权利要求13或14所述的半导体存储装置的制造方法，其特征在于：上述形成导电层间绝缘膜的步骤是，采用具有各向异性的淀积方法，使与通过上述倒角形成的斜面相接部分的上述导电层间绝缘膜形成为其膜厚比与上述第1导电层的上部端面相接部分的上述导电层间绝缘膜的膜厚薄的步骤。
17.一种半导体存储装置的制造方法，该半导体存储装置具备在列方向和行方向上阵列状配置的多个存储单元晶体管和在上述行方向上相互邻接的存储单元晶体管之间设置的元件分离绝缘膜，上述制造方法包括：
在半导体衬底上的存储单元栅极绝缘膜上形成在上述行方向上由上述元件分离绝缘膜分离的第1导电层的步骤；
在上述第1导电层的上部端面和上述元件分离绝缘膜的上部端面的全部面上形成由相对介电常数比上述元件分离绝缘膜的相对介电常数大的绝缘膜构成的导电层间绝缘膜的步骤；
在上述导电层间绝缘膜上形成第2导电层的步骤；
在上述元件分离绝缘膜的上部端面的中央部分上，选择地除去上述第2导电层和上述元件分离绝缘膜，形成露出上述元件分离绝缘膜的一部分的沟部，在上述行方向上分断上述第2导电层和上述元件分离绝缘膜的步骤；
在该沟部中埋入相对介电常数比上述导电层间绝缘膜低的存储单元上部分离绝缘膜的步骤；和
在上述第2导电层上淀积第3导电层，使分断的上述第2导电层相互连接的步骤。
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