JP2005026592A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】平行に列方向に走行し、突出部の頂部の角部が面取りされた素子分離絶縁膜7と、素子分離絶縁膜7で分離され、上部端面が素子分離絶縁膜7の上部端面よりも低い第一導電層3と、比誘電率εrが素子分離絶縁膜7の比誘電率εrより大きい絶縁膜からなり、第一導電層3の上部端面から素子分離絶縁膜7の上部端面に渡り連続的に形成され、隣接するメモリセルユニットに共通な導電層間絶縁膜9と、導電層間絶縁膜9上に配置され、隣接するメモリセルユニットに共通の第二導電層10とを備える。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に第一導電層と第二導電層との間に導電層間絶縁膜を挟んだゲート電極構造を有するメモリセルトランジスタを備えた半導体記憶装置及びその製造方法に関する。
【0002】
【従来の技術】
半導体記憶装置は、高集積/微細化によってセル間の距離が年率約30%で縮小している。不揮発性半導体記憶装置では、浮遊状態にされた導電層(多結晶シリコン)中に電荷を保持することでセルに情報を記憶することを可能にしている。微細な不揮発性半導体記憶装置では、第一導電層(浮遊ゲート電極)と第二導電層(制御ゲート電極)の対向面積が小さくなるが、第一導電層と第二導電層の導電層間絶縁膜を介した容量は一定の値を確保する必要がある。即ち、セル間の距離が縮小する結果として3次元的な構造での面積増大させることが不可能となり、従来よりも誘電率の高い絶縁膜を導電層間絶縁膜として用いることが必要になる。しかし、高誘電体を導電層間絶縁膜に適用すると、種々の近接効果が問題となってきている。
【0003】
例えば、この近接効果に関連して、図23に示すような不揮発性半導体記憶装置が提案されている(特許文献1参照。)。図23は、ワード線に沿った方向での切断面で見た模式的な断面図であるが、半導体基板(シリコン基板)1の表面に、素子分離絶縁膜7で分離された複数のメモリセル領域があり、メモリセル領域にはセル部ゲート絶縁膜(トンネル絶縁膜)2、第一導電層(浮遊ゲート電極)3、導電層間絶縁膜9f、第二導電層(制御ゲート電極)10が順に形成されている。図23では、隣接セル間の導電層間絶縁膜9fを素子分離絶縁膜7上で分断し、分断領域に第二導電層(制御ゲート電極)10を埋め込んでいる。第一導電層(浮遊ゲート電極)3の頂部にT字型の導電層間絶縁膜9fが設けられ、導電層間絶縁膜9fの庇の縁部分と、素子分離絶縁膜7の頂部との間に、シリコン酸化膜9gからなる壁(鞘)が配置されている。
【0004】
図23に示すセル構造は、第一導電層中の電荷が、導電層間絶縁膜を伝って隣接セルに移動するのを抑制するためには有効な構造である。更に、隣接する第一導電層3の庇状(T字型)に張り出した頂部間は、第二導電層10が埋め込まれているため、対向する第一導電層3間の容量は増大しない。しかし、図23に示すセル構造では、第一導電層3と第二導電層10の絶縁性を、薄いシリコン酸化膜9gからなる壁(鞘)で確保しているので、第一と第二導電層間がショートする危険があり、歩留まりを低下させるという問題がある。
【0005】
図22は、他の従来の不揮発性半導体記憶装置のワード線に沿った方向での切断面で見た模式的な断面図である。図23と異なり、全面に導電層間絶縁膜9eが形成されている。他は図23に示す構造と同様であり、重複した説明を省略する。図22は、浮遊ゲート電極である第一導電層3の対向側面間容量C1と、導電層間絶縁膜9eを介した隣接セル間迂回容量C2とを模式的に示している。
【0006】
【特許文献1】
特開2001−168306号公報
【0007】
【発明が解決しようとする課題】
微細な不揮発性半導体記憶装置では、セル間の距離が減少するのに伴って、電荷を保持している“書き込みセル”と電荷を保持していない“消去セル”の間で、所謂近接セル間干渉が急激に増大することになる。図22を例に説明すれば、導電層間絶縁膜9eに素子分離絶縁膜7よりも比誘電率εrの高い絶縁膜を用いる場合は、第一導電層3の対向側面間容量C1よりも導電層間絶縁膜9eを介した隣接セル間迂回容量C2が増大し、隣接セル間干渉の問題を助長するという問題が現れる。
【0008】
周知のように電気変位(誘電束密度)ベクトルDは、真空の誘電率ε0、誘電体の比誘電率εr、として電界ベクトルEと:
D=ε0・εr・E ・・・・・(1)
の関係がある。したがって、比誘電率εrの誘電体中では誘電束は電気力線のε0・εr倍になっている。式(1)から、導電層間絶縁膜9eの比誘電率εIPが、素子分離絶縁膜7の比誘電率εSTIより十分大きければ、隣接する第一導電層(浮遊ゲート電極)3間の電気変位(誘電束密度)ベクトルDは導電層間絶縁膜9eに集中するように閉じこめられる傾向にあることがわかる。電気変位ベクトルDに関するガウスの定理は、電荷密度ρに対して:
divD=ρ ・・・・・(2)
の関係にあることを示すので、電荷qからはq本の誘電束が出る。一方、コンデンサの容量Cは、電極間の電位差Vとして:
C=q/V ・・・・・(3)
と表される。即ち、導電層間絶縁膜9eの比誘電率εIPが、素子分離絶縁膜7の比誘電率εSTIより十分大きい場合には、導電層間絶縁膜9e側の第一導電層3の表面に、より多くの電荷qが誘起されることになり、図22に示した隣接セル間迂回容量C2が対向側面間容量C1に比して相対的に顕著になる。
【0009】
ここで、第一導電層(浮遊ゲート電極)の膜厚をtFG、導電層間絶縁膜の膜厚をTIPとし、平行平板近似が成立すると仮定すれば、対向側面間容量C1と隣接セル間迂回容量C2の容量比C2/C1は、おおむね:
C2/C1=(TIP・εIP)/(tFG・εSTI) ・・・・・(4)
で表される。式(4)は電極間距離が対向面積に対して十分小さく、電極のエッジ効果等の無視できる平行平板近似の場合の式である。これに対し、図22の場合は第一導電層3や導電層間絶縁膜9eの3次元的形状効果(図22で見た断面で、紙面に垂直方向は無限遠に等価とすれば、2次元的形状効果)を考慮する必要があり、平行平板近似の適用は困難である。しかし、定性的には導電層間絶縁膜9eの比誘電率εIPが、素子分離絶縁膜7の比誘電率εSTIより十分大きい場合には、導電層間絶縁膜9eを介した隣接セル間迂回容量C2が対向側面間容量C1に比して顕著になることがわかる。
【0010】
このため、素子分離絶縁膜7の材料として、比誘電率εr=3.8〜4のシリコン酸化膜(SiO2膜)を用いた場合、導電層間絶縁膜9eに比誘電率εr=8〜11であるアルミナ膜(Al2O3膜)、比誘電率εr=22〜23であるハフニウム酸化膜(HfO2膜)、比誘電率εr=22〜23であるジルコニウム酸化膜(ZrO2膜)、比誘電率εr=25〜27であるタンタル酸化膜(Ta2O5膜)等の高誘電体膜を用いると、隣接セル間迂回容量C2が浮遊容量として対向側面間容量C1に対し顕著になり、近接セル間干渉が大きくなるという不具合がある。
【0011】
上記問題点を鑑み、本発明は、隣接セルにそれぞれ配置された第一導電層間の浮遊容量を低減し、同時に同一セル内での第一導電層と第二導電層間の結合容量の値を確保可能なメモリセルトランジスタを有する半導体記憶装置及びその製造方法を提供することを目的とする。
【0012】
【課題を解決するための手段】
上記目的を達成するために、本発明の第1の特徴は、複数のメモリセルトランジスタを列方向及び行方向にアレイ状に配置したメモリセルアレイを備える半導体記憶装置に関する。即ち、本発明の第1の特徴に係る半導体記憶装置のメモリセルアレイは、(イ)行方向に隣接するメモリセルトランジスタ間で列方向に延在する素子分離絶縁膜と、(ロ)行方向に関して素子分離絶縁膜で互いに分離され、上部端面が素子分離絶縁膜の上部端面の最高部の位置よりも低い、メモリセルトランジスタの一部を構成する第一導電層と、(ハ)比誘電率が素子分離絶縁膜の比誘電率より大きい絶縁膜からなり、第一導電層の上部端面から素子分離絶縁膜の上部端面に渡り連続的に形成され、行方向に隣接するメモリセルトランジスタに共通な導電層間絶縁膜と、(ニ)導電層間絶縁膜上に配置され、行方向に隣接するメモリセルトランジスタに共通の第二導電層とを備える。そしてこの半導体記憶装置は、行方向に沿った切断面において、素子分離絶縁膜の上部端面の両側が面取りされていることを要旨とする。
【0013】
本発明の第2の特徴は、複数のメモリセルトランジスタを列方向及び行方向にアレイ状に配置したメモリセルアレイを備える半導体記憶装置に関する。即ち、本発明の第1の特徴に係る半導体記憶装置のメモリセルアレイは、(イ)行方向に隣接するメモリセルトランジスタ間で列方向に延在する素子分離絶縁膜と、(ロ)行方向に関して素子分離絶縁膜で互いに分離され、上部端面が素子分離絶縁膜の上部端面の最高部の位置よりも低い、メモリセルトランジスタの一部を構成する第一導電層と、(ハ)比誘電率が素子分離絶縁膜の比誘電率より大きい絶縁膜からなり、第一導電層の上部端面から素子分離絶縁膜の上部端面に渡り連続的に形成され、行方向に隣接するメモリセルトランジスタに共通な導電層間絶縁膜と、(ニ)導電層間絶縁膜上に配置され、行方向に隣接するメモリセルトランジスタに共通の第二導電層とを備える。そしてこの半導体記憶装置は、第一導電層の上部端面に対向する第二導電層の下部端面の行方向の寸法が、第一導電層の上部端面の行方向の寸法から、導電層間絶縁膜の膜厚の2倍の寸法を引いた値よりも大きいことを要旨とする。
【0014】
本発明の第3の特徴は、複数のメモリセルトランジスタを列方向及び行方向にアレイ状に配置したメモリセルアレイを備える半導体記憶装置に関する。即ち、本発明の第1の特徴に係る半導体記憶装置のメモリセルアレイは、(イ)行方向に隣接するメモリセルトランジスタ間で列方向に延在する素子分離絶縁膜と、
行方向に関して素子分離絶縁膜で互いに分離され、メモリセルトランジスタの一部を構成する第一導電層と、(ロ)比誘電率が素子分離絶縁膜の比誘電率より大きい絶縁膜からなり、第一導電層の上部端面から素子分離絶縁膜の上部端面の一部に渡り形成されるとともに、行方向に関して素子分離絶縁膜の上方で、一定距離分離された導電層間絶縁膜と、(ハ)導電層間絶縁膜上にそれぞれ配置されるとともに、行方向に関して素子分離絶縁膜の上方で一定距離分離された第二導電層と、(ニ)一定距離分離する分断領域に挿入された、導電層間絶縁膜より比誘電率の低いセル上部分離絶縁膜と、(ホ)第二導電層上に配置され、行方向に隣接するメモリセルトランジスタの第二導電層を互いに接続する第三導電層とを備えることを要旨とする。
【0015】
本発明の第4の特徴は、 複数のメモリセルトランジスタが列方向及び行方向にアレイ状に配置されるとともに、行方向に互いに隣接するメモリセルトランジスタ間に素子分離絶縁膜を備える半導体記憶装置の製造方法に関する。即ち、本発明の第1の特徴に係る半導体記憶装置の製造方法は、以下の各工程を含むことを要旨とする:
(イ)半導体基板上に、セル部ゲート絶縁膜を介して第一導電層を、この第一導電層の上部端面が素子分離絶縁膜の上部端面の位置よりも低く、行方向に関して素子分離絶縁膜で分離されるように形成する工程;
(ロ)素子分離絶縁膜の上部端面の角部の面取りをする工程;
(ハ)比誘電率が素子分離絶縁膜の比誘電率より大きい絶縁膜からなる導電層間絶縁膜を、第一導電層の上部端面から素子分離絶縁膜の上部端面に渡り連続的に形成する工程;
(ニ)行方向に隣接するメモリセルトランジスタに共通するように、第二導電層を導電層間絶縁膜上に形成する工程。
【0016】
本発明の第5の特徴は、複数のメモリセルトランジスタが列方向及び行方向にアレイ状に配置されるとともに、行方向に互いに隣接するメモリセルトランジスタ間に素子分離絶縁膜を備える半導体記憶装置の製造方法に関する。即ち、本発明の第1の特徴に係る半導体記憶装置の製造方法は、以下の各工程を含むことを要旨とする:
(イ)半導体基板上に、セル部ゲート絶縁膜を介して第一導電層を、行方向に関して素子分離絶縁膜で分離されるように形成する工程と、
比誘電率が素子分離絶縁膜の比誘電率より大きい絶縁膜からなる導電層間絶縁膜を、第一導電層の上部端面及び素子分離絶縁膜の上部端面全面に形成する工程;
(ロ)比誘電率が素子分離絶縁膜の比誘電率より大きい絶縁膜からなる導電層間絶縁膜を、第一導電層の上部端面及び素子分離絶縁膜の上部端面全面に形成する工程;
(ハ)導電層間絶縁膜上に、第二導電層を形成する工程;
(ニ)素子分離絶縁膜の上部端面の中央部上で、第二導電層及び素子分離絶縁膜を選択的に除去し、素子分離絶縁膜の一部が露出する溝部を形成し、行方向に関して、第二導電層及び素子分離絶縁膜を分断する工程;
(ホ)この溝部に、導電層間絶縁膜より比誘電率の低いセル上部分離絶縁膜を埋め込む工程;
(ヘ)第二導電層上に第三導電層を堆積し、分断された第二導電層を互いに接続する工程。
【0017】
【発明の実施の形態】
次に、図面を参照して、本発明の第1〜第4の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0018】
又、以下に示す第1〜第4の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【0019】
(第1の実施の形態)
本発明の第1の実施の形態に係る半導体記憶装置は、図1及び図2に示ように、それぞれ独立して電荷蓄積状態が制御される電荷蓄積層を有する複数のメモリセルトランジスタを列方向及び行方向にセルアレイ状に配置したメモリセルアレイを備えるNAND型フラッシュメモリである。図1は図2に示したワード線WL1,WL2,・・・・・,WL32方向に沿った切断面で見た場合の断面図であるので、図2を先に説明する。
【0020】
即ち、本発明の第1の実施の形態に係る半導体記憶装置は、図2に示すように、行方向に配列される複数のワード線WL1,WL2,・・・・・WL32と、このワード線WL1,WL2,・・・・・WL32と直交する列方向に配列される複数のビット線BL2j−1,BL2j,BL2j+1,・・・・・を備えている。そして、図2の列方向には、複数のワード線WL1,WL2,・・・・・WL32のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。図2の場合は、列方向に32個のメモリセルトランジスタが配列されてメモリセルユニットを構成した場合を示している。このメモリセルユニットの配列の両端には、列方向に隣接して配置され、メモリセルユニットに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線SGD,SGSが接続されている。
【0021】
そして、図1に示すように、第1の実施の形態に係る半導体記憶装置のメモリセルアレイは、半導体基板1と、この半導体基板1の表面に下部を埋め込まれた複数の素子分離絶縁膜7と、この素子分離絶縁膜7により互いに分離されたセル部ゲート絶縁膜2、第一導電層3を備えている。複数の素子分離絶縁膜7は図2(b)に示すように、複数本のメモリセルユニット間において、壁状に互いに平行に走行している。セル部ゲート絶縁膜2は、素子分離絶縁膜7により互いに分離され、互いに隣接するメモリセルユニットにそれぞれ属するメモリセルトランジスタの一部を構成するように半導体基板1の表面に形成されている。素子分離絶縁膜7の突出部の頂部の角部は、それぞれ面取りされている。このため、図2の行方向(即ち、ワード線WL1,WL2,・・・・・WL32に沿った方向)に沿った切断面において、素子分離絶縁膜7の突出部の頂部は、台形の頂部断面形状をなしている。
【0022】
更に、第一導電層3は、素子分離絶縁膜7により互いに分離され、互いに隣接するメモリセルユニットにそれぞれ属するメモリセルトランジスタの一部を構成するように幅WFGでセル部ゲート絶縁膜2上に形成されている。ここで、第一導電層3の上部端面は、図1に示すように、素子分離絶縁膜7の上部端面の位置よりも低い。言い換えれば、素子分離絶縁膜7の上部端面が第一導電層3の上部端面の位置より高いトポロジーであり、素子分離絶縁膜7の上部端面から第一導電層3の上部端面まではメサ型の傾斜をなしている。このメサ型の傾斜をなす台形の斜面は、図1に示すように、第一導電層3の上部端面に、90°より大きな角度で交っている。
【0023】
第1の実施の形態に係る半導体記憶装置においては、一定の膜厚TIPの導電層間絶縁膜9aが第一導電層3の頂部上にそれぞれ配置され、且つ素子分離絶縁膜7の上部を経由し、隣接するメモリセルユニットに共通の膜となるように連続的に形成されている。即ち、共通の導電層間絶縁膜9aの一部が、それぞれのメモリセルユニットのメモリセルトランジスタの一部を構成している。そして、図1に示すように、第二導電層10が、導電層間絶縁膜9a上に配置されている。第二導電層10も隣接するメモリセルユニットに共通の配線となるように連続して形成されている。
【0024】
図1に示すように、導電層間絶縁膜9aは、各コラムの配置のピッチに対応して、ワード線方向において、一定のピッチで上下に波打っている。導電層間絶縁膜9aは、素子分離絶縁膜7の上部端面と第一導電層3の上部端面との段差部より薄い膜厚であり、素子分離絶縁膜7の上部端面、この上部端面に連続する傾斜した側壁、及び第一導電層3の頂部にそれぞれ密着して、台形波状に蛇行配置されている。
【0025】
このように、第1の実施の形態に係る半導体記憶装置のメモリセルトランジスタの導電層間絶縁膜9aは、ワード線方向の断面で見れば、一定ピッチで上下に変動する台形波形状である。即ち、素子分離絶縁膜7を隔てた隣接セルの第一導電層(浮遊ゲート電極)3の上面よりも、素子分離絶縁膜7の上部が突出した台形形状の周期的変動をワード線方向になしている。このため、従来例の図22に比べると、素子分離絶縁膜7上の隣接セルをつなぐ導電層間絶縁膜9aの沿面距離が台形波の形状に対応して長くなっている。既に説明したように、導電層間絶縁膜9aの比誘電率εIPが、素子分離絶縁膜7の比誘電率εSTIより十分大きければ、隣接する第一導電層(浮遊ゲート電極)3間の電界は導電層間絶縁膜9aに集中する。即ち、導電層間絶縁膜9aの比誘電率εIPが、素子分離絶縁膜7の比誘電率εSTIより十分大きい場合には、導電層間絶縁膜9aを経由する電界ベクトルに起因した隣接セル間迂回容量C2が、対向側面間容量C1よりも相対的に大きくなり、近接セル間干渉の主要因となる(図22参照。)。しかし、図1に示すように、第1の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造では、導電層間絶縁膜9aを経由する電界ベクトルは、台形状の素子分離絶縁膜7の頂部を迂回し、電界ベクトルの沿面距離が長くなる。このため、導電層間絶縁膜9aを介した隣接セル間迂回容量C2は低減される。
【0026】
図1に示す構造では、素子分離絶縁膜7の台形の頂部突出部の傾斜側面は、順テーパ(順メサ)のトポロジーであるので、第一導電層(浮遊ゲート電極)3と第二導電層(制御ゲート電極)10の実効的な対向面積が大きく確保でき、容量低下は最小限に抑えられる。更に、図1に示す第1の実施の形態に係る構造によれば、一定の膜厚TIPの導電層間絶縁膜9aが存在するので、第一導電層(浮遊ゲート電極)3と第二導電層(制御ゲート電極)10のショート不良は問題とならない。
【0027】
導電層間絶縁膜9aとして用いる「高誘電率の絶縁膜」は、素子分離絶縁膜7として、シリコン酸化膜(SiO2膜)を用いるのであれば、SiO2膜の比誘電率εr=3.8〜4より、比誘電率εrが大きい材料が対象となる。しかし、素子分離絶縁膜7として、SOG膜、有機ポリマ、多孔質絶縁膜等の比誘電率εrが1.3〜3.5程度の低誘電率材料(所謂「ロウk材料」)を用いるのであれば、比誘電率εr=3.8〜4程度のSiO2膜も対象となりうる。
【0028】
但し、最小線幅が100nm以下に微細化された半導体記憶装置では、第一導電層(浮遊ゲート電極)3と第二導電層(制御ゲート電極)10間の結合容量を考えれば、SiO2膜より比誘電率εrが大きい材料が好ましい。特に、従来のONO膜で得られていた比誘電率εr=5〜5.5と同程度よりも、更に比誘電率εrが大きい材料が好ましい。例えば、εr=6であるストロンチウム酸化物(SrO)膜、εr=7であるシリコン窒化物(Si3N4)膜、εr=8〜11であるアルミニウム酸化物(Al2O3)膜、εr=10であるマグネシウム酸化物(MgO)膜、εr=16〜17であるイットリウム酸化物(Y2O3)膜、εr=22〜23であるハフニウム酸化物(HfO2)膜、εr=22〜23であるジルコニウム酸化物(ZrO2)膜、εr=25〜27であるタンタル酸化物(Ta2O5)膜、εr=40であるビスマス酸化物(Bi2O3)膜のいずれか1つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。Ta2O5やBi2O3は多結晶シリコンとの界面における熱的安定性に欠ける(なお、ここで例示したそれぞれの比誘電率εrの値は、製造方法により変化しうるので、場合によりこれらの値から逸脱しうるものである。)。更には、シリコン酸化膜とこれらの複合膜でも良い。複合膜は3層以上の積層構造でも良い。即ち、少なくとも、一部に上記の比誘電率εrが6以上の材料を含む絶縁膜が好ましい。但し、複合膜の場合は膜全体として測定される実効的な比誘電率εreffが6以上になる組み合わせを選択することが好ましい。実効的な比誘電率εreffが6未満では、従来のONO膜と同程度であり、ONO膜以上の効果が期待できないからである。又、ハフニウム・アルミネート(HfAlO)膜のような3元系の化合物からなる絶縁膜でも良い。即ち、ストロンチウム(Sr)、アルミニウム(Al)、マグネシウム(Mg)、イットリウム(Y)、ハフニウム(Hf)、ジルコニウム(Zr)、タンタル(Ta)、ビスマス(Bi)のいずれか1つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物が導電層間絶縁膜9aとして使用可能である。なお、強誘電体のチタン酸ストロンチウム(SrTiO3)、バリウム・チタン酸ストロンチウム(BaSrTiO3)等も高誘電率の絶縁膜材料として使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。なお、以下の説明では、導電層間絶縁膜9aとして、アルミナ膜を用いる場合について例示的に説明するが、これに限るものではないことは上記説明から明らかであろう。
【0029】
第1の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、式(4)で定義される容量比C2/C1が1より大きな構造の場合により好ましい。導電層間絶縁膜9aとしてアルミナ膜を用い、容量比C2/C1が1.5の場合は、第1の実施の形態に係る構造により、電気的な干渉効果を約5割低減することが可能である。
【0030】
図3〜図8を用いて、本発明の第1の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【0031】
(イ)先ず、p型シリコン基板からなる半導体基板1上に、熱酸化法によるシリコン酸化膜等のセル部ゲート絶縁膜2を1nmから15nm程度形成する。p型シリコン基板の代わりに、n型シリコン基板上にp型ウェルを形成したものを半導体基板1として、この上に、セル部ゲート絶縁膜2を形成しても良い。このセル部ゲート絶縁膜2の上に化学気相成長法(CVD法)によってリン(P)ドープのポリシリコン等の第一導電層3を10nmから200nm程度形成する。次いでCVD法によってシリコン窒化膜(Si3N4膜)4を50nmから200nm程度形成し、引き続き、CVD法によってシリコン酸化膜5を50nmから400nm程度形成する。次いで、このシリコン酸化膜5上に、フォトレジスト6を塗布し、フォトリソグラフィ技術によりフォトレジスト6を露光現像することで図3の構造断面図を得る。
【0032】
(ロ)次いで、図3に示したフォトレジスト6をマスクにしてシリコン酸化膜5を反応性イオンエッチング(RIE)法でエッチングする。エッチング後にフォトレジスト6を除去し、シリコン酸化膜5をマスクにしてシリコン窒化膜4をRIE法で選択エッチングする。その後、第一導電層3、セル部ゲート絶縁膜2及び半導体基板(シリコン基板)1をRIE法でエッチングすることにより、素子分離溝を形成する。次いで、シリコン酸化膜等の素子分離絶縁膜7を200nmから1500nm形成することによって素子分離溝を埋め込む。次いで、化学的機械的研磨(CMP)法によりシリコン窒化膜4をストッパーにして平坦化を行い、図4の構造断面図を得る。
【0033】
(ハ)次いで、熱燐酸(H3PO4)等のウェットエッチングで選択的にシリコン窒化膜4を除去し、素子分離絶縁膜7の矩形突出部を形成する。更に、希フッ酸(HF)溶液等を用いたウェットエッチング若しくはRIE等のドライエッチングを用いて、シリコン酸化膜等の素子分離絶縁膜7をエッチングする。素子分離絶縁膜7の矩形突出部の角部はエッチング速度が速いため、傾斜側面が順テーパ形状の台形突出部を有する素子分離絶縁膜7が、図5のように形成される。
【0034】
(ニ)その後、シリコン酸化膜よりも比誘電率εrの大きなアルミナを導電層間絶縁膜9aとして、シリコン酸化膜換算膜厚で1nmから30nm程度になるようにしてCVD法で堆積する。更に、CVD法によりリンドープのポリシリコン等の第二導電層10を10nmから200nm程度、導電層間絶縁膜9a上に堆積することで図1の構造断面図が完成する。
【0035】
(ホ)更にフォトリソグラフィ技術とRIEを用い、図6に示すセル上面図のワード線WLk−1,WLk,WLk+1,・・・・・方向にセル部ゲート絶縁膜2に達する溝を形成する選択的エッチングを行い、第二導電層(制御ゲート電極)10、導電層間絶縁膜9a、第一導電層(浮遊ゲート電極)3をそれぞれ分離する。即ち、図7(b)に示すように、C−C方向から見た断面図では、セル部ゲート絶縁膜2の上部には、第二導電層(制御ゲート電極)10、導電層間絶縁膜9a、第一導電層(浮遊ゲート電極)3が存在しない。この選択的エッチングで、各メモリセルユニットにおいて、それぞれ配列された一群のメモリセルトランジスタが分離される。
【0036】
以上のように、本発明の第1の実施の形態に係る半導体記憶装置の製造方法によれば、第一導電層(浮遊ゲート電極)3と第二導電層(制御ゲート電極)10間のカップリング比(結合容量)低下を回避しつつ、同時に、導電層間絶縁膜9aを介した隣接セル間迂回容量C2の小さい構造を実現でき、製造歩留まりも高い。
【0037】
更に、メモリセルトランジスタの分離工程において、図6のC−C方向に沿った断面における第一導電層3の素子分離絶縁膜7の垂直側壁への残りを回避することができる(図6では導電層残膜9として示した。)。このことを、比較例のメモリセル構造の場合の加工前構造断面図である図8(a)、加工後構造断面図である図8(b)を用いて説明する。比較例の半導体記憶装置の製造方法においては、素子分離絶縁膜7の矩形突出部の垂直側壁において計られる導電層間絶縁膜9の「高さB」(図8(a)参照。)が、第1の実施の形態に係る半導体記憶装置の製造方法における素子分離絶縁膜7の台形突出部の傾斜側壁において計られる導電層間絶縁膜9aの「高さA」より大きい(「高さB」>「高さA」)。このため、メモリセルトランジスタの分離工程後において、図8(b)に示すように、導電層間絶縁膜9が素子分離絶縁膜7の垂直側壁に残りやすい。更に、これをマスク材として第一導電層3も素子分離絶縁膜7の垂直側壁に残りやすい。これに対し、第1の実施の形態に係る半導体記憶装置の製造方法によれば、図7(b)に示すように、第一導電層3の素子分離絶縁膜7の垂直側壁への残りを回避することができる。
【0038】
この結果、第1の実施の形態に係る半導体記憶装置の製造方法によれば、第一導電層3の残膜に起因したショート不良を低減できる。
【0039】
なお、図2にはNAND型のフラッシュメモリを示したが、第1の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、図9に示すようなAND型のフラッシュメモリや図示を省略したDINOR型フラッシュメモリにも同様に適用可能である。
【0040】
(第2の実施の形態)
図10は図2(b)に示したワード線WL1,WL2,・・・・・,WL32方向の断面図である。
【0041】
本発明の第2の実施の形態に係る半導体記憶装置のメモリセルトランジスタは、図10に示すように、素子分離絶縁膜7の台形突出部の傾斜側面に接する導電層間絶縁膜9bの膜厚Tsが、第一導電層(浮遊ゲート電極)3上面部の膜厚TIPよりも薄くなっている:
Ts<TIP ・・・・・(5)
このため、隣接セルの第一導電層(浮遊ゲート電極)3間の浮遊容量を低減しつつ、第一導電層(浮遊ゲート電極)3と第二導電層(制御ゲート電極)10間の対向面積を確保してメモリセルのカップリング比(結合容量)低下を回避している。
【0042】
図10に示す第2の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、式(4)で定義される容量比C2/C1が1より大きな構造の場合により好ましい。容量比C2/C1が1.5の場合は、第2の実施の形態に係る構造により、電気的な干渉効果を第1の実施の形態に係る構造に比し、更に約2割低減することが可能である。他は、第1の実施の形態と実質的に同様であるので、重複した記載を省略する。
【0043】
図11及び図12を用いて、本発明の第2の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【0044】
(イ)先ず、第1の実施の形態に係る半導体記憶装置の製造方法と同様の方法で、図11の構造断面図を得る。次いで、CVD法でシリコン窒化膜を素子分離絶縁膜7の台形突出部及び第一導電層(浮遊ゲート電極)3の上面部を含む全面に堆積する。
【0045】
(ロ)シリコン窒化膜を堆積した後、指向性が強く(異方性のある)スパッタリング法でアルミナ膜をシリコン窒化膜の上に堆積して、図12に示すように、アルミナ膜/シリコン窒化膜の積層膜からなる導電層間絶縁膜9bをシリコン酸化膜換算膜厚で1nmから30nm程度形成する。指向性が強いスパッタリング法は堆積時のチャンバー内圧力を低圧にし、平均自由工程を長くすれば良い。アルミナ膜を、異方性のある(指向性の強い)スパッタリング法で成膜するため、素子分離絶縁膜7の台形突出部の傾斜側面に堆積される導電層間絶縁膜9bの膜厚Tsが、第一導電層(浮遊ゲート電極)3の上面部の膜厚TIPよりも薄くなる。「指向性が強い堆積方法」としては、スパッタリング法の他に真空蒸着法やバイアス・プラズマCVD等が使用可能である。
【0046】
(ハ)その後、CVD法によりリンドープのポリシリコン等の第二導電層10を10nmから200nm程度形成することで、図10に示す第2の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造断面図が完成する。
【0047】
以上のように、本発明の第2の実施の形態に係る半導体記憶装置の製造方法によれば、第一導電層(浮遊ゲート電極)3と第二導電層(制御ゲート電極)10間のカップリング比(結合容量)低下を回避し、同時に、導電層間絶縁膜9bを介した隣接セル間迂回容量C2の小さい構造を簡単に実現できる。更に、第1の実施の形態と同様に、メモリセルトランジスタの分離工程において、図6の点線における第一導電層3の素子分離絶縁膜7の垂直側壁への残りを回避することができる。このため、第一導電層3の残膜に起因したショート不良を低減できる。
【0048】
なお、第2の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造では、導電層間絶縁膜9bの成膜の一部をスパッタリング法で行っており、且つ、アルミナ膜/シリコン窒化膜の積層膜について示したが、これに限るものではない。高誘電率の絶縁膜としては第1の実施の形態に係る半導体記憶装置において説明した種々の絶縁膜を選択可能で、これらの単層の高誘電率膜若しくはシリコン酸化膜やシリコン窒化膜若しくは他の高誘電率膜との2層以上のいかなる組み合わせによる多層構造でも、第2の実施の形態に係る半導体記憶装置は実現可能である。
【0049】
(第3の実施の形態)
図13は図2(b)に示したワード線WL1,WL2,・・・・・,WL32方向の断面図である。第1及び第2の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造では、第二導電層(制御ゲート電極)10の下部端面の寸法WCGが、第一導電層(浮遊ゲート電極)3の上部端面の寸法WFGから、導電層間絶縁膜の膜厚TIPの2倍の寸法を引いた値よりも大きい。図1に示すように、第二導電層10の下部端面は、第一導電層3の上部端面に対向している。但し、第二導電層10の下部端面の寸法WCG、及び第一導電層3の上部端面の寸法WFGは、図2(b)の行方向に沿って測った寸法である。即ち:
WCG>WFG−2×TIP ・・・・・(6)
関係を満たすように形成されている。このため、隣接セルの第一導電層(浮遊ゲート電極)3間の浮遊容量を低減しつつ、第一導電層(浮遊ゲート電極)3と第二導電層(制御ゲート電極)10間の対向面積を確保してメモリセルのカップリング比(結合容量)低下を回避している。即ち、素子分離絶縁膜7の台形の頂部突出部の傾斜側面は、順テーパ(順メサ)のトポロジーであるので、式(6)の関係を満たして、第一導電層(浮遊ゲート電極)3と第二導電層(制御ゲート電極)10の実効的な対向面積が大きく確保でき、容量低下は最小限に抑えられる。
【0050】
第3の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、式(6)の代わりに、
WCG>WFG ・・・・・(7)
の関係を満たす点が、第1及び第2の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造と異なる。式(7)の関係を満たすようにするため、図13では、素子分離絶縁膜7と第一導電層(浮遊ゲート電極)3の境界における素子分離絶縁膜7の頂部端面の高さが、第一導電層(浮遊ゲート電極)3の頂部端面より低く位置している。換言すれば、素子分離絶縁膜7の頂部においてメサ型の傾斜をなす台形の斜面、若しくはその延長部が第一導電層(浮遊ゲート電極)3の側面に交わるような構造となっている。
【0051】
図13に示す式(7)の関係を満たす構造によれば、隣接セルの第一導電層(浮遊ゲート電極)3間の浮遊容量を低減しつつ、第一導電層(浮遊ゲート電極)3と第二導電層(制御ゲート電極)10間の対向面積を更に大きく確保できるので、メモリセルのカップリング比(結合容量)低下を回避するうえで有利である。他は、第1の実施の形態と実質的に同様であるので、重複した記載を省略する。
【0052】
なお、第3の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、式(4)で定義される容量比C2/C1が1より大きな構造の場合により好ましい。容量比C2/C1が1.5の場合は、第3の実施の形態に係る構造により、電気的な干渉効果は、第1の実施の形態に係る構造よりも約2割程度増加するが、カップリング比が増大する。
【0053】
図14及び図15を用いて、本発明の第3の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【0054】
(イ)先ず、第1の実施の形態に係る半導体記憶装置の製造方法と同様の方法で、図14の構造断面図を得る。但し、シリコン酸化膜等の素子分離絶縁膜7の傾斜側壁を得るためのエッチングの際、エッチング量を増やすことで、素子分離絶縁膜7の傾斜した側壁面を後退させる。傾斜した側壁面が後退すると同時に、素子分離絶縁膜7の第一導電層3との境界における素子分離絶縁膜7の頂部端面の高さが、第一導電層3の頂部端面より低くなる。このため、第一導電層3の頂部端面と素子分離絶縁膜7の頂部端面との間に段差部(溝部)が発生する。
【0055】
(ロ)次いで、CVD法等でハフニウム酸化膜とアルミナ膜の積層膜からなる導電層間絶縁膜9cをシリコン酸化膜換算膜厚で1nmから30nm程度形成し、図15の構造断面図を得る。
【0056】
(ハ)次いで、CVD法によりリンドープのポリシリコン等の第二導電層10を10nmから200nm程度形成することで、図13に示す第3の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造が完成する。
【0057】
以上のように、本発明の第3の実施の形態に係る半導体記憶装置の製造方法によれば、第一導電層(浮遊ゲート電極)3と第二導電層(制御ゲート電極)10間のカップリング比(結合容量)低下を回避しつつ、同時に、導電層間絶縁膜9cを介した隣接セル間迂回容量C2の小さい構造を実現でき、製造歩留まりも高い。更に、第1及び第2の実施の形態と同様に、メモリセルトランジスタの分離工程において、図6の点線における第一導電層3の素子分離絶縁膜7の垂直側壁への残りを回避することができる。このため、第一導電層3の残膜に起因したショート不良を低減できる。
【0058】
なお、第3の実施の形態では、素子分離絶縁膜7となるシリコン酸化膜のエッチング量の制御で、式(7)の関係を実現しているが、これに限るものではなく、他の方法でも良い。
【0059】
(第4の実施の形態)
図16は図2(b)に示したワード線WL1,WL2,・・・・・,WL32方向の断面図である。
【0060】
本発明の第4の実施の形態に係る半導体記憶装置のメモリセルトランジスタは、図16に示すように、複数本のメモリセルユニット間において、互いに平行に列方向に走行する複数の素子分離絶縁膜7と、素子分離絶縁膜7で互いに分離され、メモリセルユニットにそれぞれ属するメモリセルトランジスタの一部を構成する第一導電層3と、比誘電率εrが素子分離絶縁膜7の比誘電率εrより大きい絶縁膜からなり、第一導電層3の上部端面から素子分離絶縁膜7の上部端面の一部に渡り形成されるとともに、行方向に関して素子分離絶縁膜7の上方で、一定距離分離された導電層間絶縁膜9dと、導電層間絶縁膜9d上にそれぞれ配置されるとともに、行方向に関して素子分離絶縁膜7の上方で一定距離分離された第二導電層10と、一定距離分離する分断領域に挿入された、導電層間絶縁膜9dより比誘電率εrの低いセル上部分離絶縁膜13と、第二導電層10上に配置され、隣接するメモリセルユニットの第二導電層10を互いに接続する第三導電層15とを備える。
【0061】
即ち、素子分離絶縁膜7を隔てた隣接セル間の導電層間絶縁膜9dが素子分離絶縁膜7上で分断されており、分断領域には導電層間絶縁膜9dより比誘電率εrの低いセル上部分離絶縁膜13が埋め込まれている。このため、導電層間絶縁膜9dを介した隣接セルの第一導電層3間の浮遊容量を低減しつつ、第一導電層3と第二導電層10の絶縁性を十分に確保できる構造となっている。なお、第4の実施の形態に係る構造であれば、第一導電層3と第二導電層10のショート不良は問題とならない。
【0062】
又、第4の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造は、式(4)で定義される容量比C2/C1が1より大きな構造の場合により好ましい。容量比C2/C1が1.5の場合は、第4の実施の形態に係る構造により、電気的な干渉効果を約2割低減することが可能である。他は、第1〜第3の実施の形態と実質的に同様であるので、重複した記載を省略する。
【0063】
図17〜21を用いて、本発明の第4の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【0064】
(イ)先ず、第1の実施の形態に係る半導体記憶装置の製造方法と同様の方法で(図3及び図4参照。)、図17の構造断面図を得る。次いで、シリコン酸化膜5とシリコン窒化膜4のエッチング速度がほぼ等しいウェットエッチングを用いて、シリコン窒化膜4及びシリコン酸化膜5をエッチングすることで図18の構造断面図を得る。なお、図18の構造断面図を得るための他の手段として、図17の構造断面図を得た後に、シリコン窒化膜4及びシリコン酸化膜5に対する同程度のエッチングレートのRIE法等のドライエッチングを用い図18の構造断面図を得ることも可能である。更に、図18の構造断面図と同等の構造を得るための他の手段として、図17の構造断面図を得た後に、シリコン窒化膜4を選択的にウェットエッチング除去し、次いで、CVD法によって導電層8を10nmから200nm程度形成し、次いでCMP法によりシリコン酸化膜等からなる素子分離絶縁膜7をストッパーにして平坦化を行い、図19の構造断面図を得ることも可能である。
【0065】
(ロ)次いで、シリコン酸化膜よりも比誘電率εrの大きな導電層間絶縁膜9dをシリコン酸化膜換算膜厚で1nmから30nm程度形成する。ここでは、導電層間絶縁膜9dとして単層の高誘電率膜について例示するが、第1の実施の形態で説明したようなシリコン酸化膜やシリコン窒化膜若しくは他の高誘電率膜との2層以上のいかなる組み合わせによる多層構造でも実現可能である。
【0066】
(ハ)その後、CVD法により第二導電層10を10nmから200nm程度形成する。更に、第二導電層10の上に、CVD法によりシリコン窒化膜11を50nmから200nm程度堆積する。更に、このシリコン窒化膜11上に、フォトレジスト12を塗布し,図20に示すように、フォトリソグラフィ技術によりフォトレジスト12を露光・現像する。
【0067】
(ニ)そして、図20に示したフォトレジスト12をマスクにして、シリコン窒化膜11を、端部が順メサのテーパ状になるようにエッチングする。エッチング後にフォトレジスト12を除去すると、テーパ形状に起因して、図20に示したフォトレジスト12の間隔より狭い開口部を備えたシリコン窒化膜11のマスクが完成する。この開口部を狭めたシリコン窒化膜11をマスクにして第二導電層10及び導電層間絶縁膜9dの一部をRIE法で選択エッチングし、更に、シリコン窒化膜11を選択的に除去すれば、フォトリソグラフィ技術によるスペース幅の限界よりも狭い溝が開口できる。
【0068】
(ホ)次に、CVD法によりシリコン酸化膜等のセル上部分離絶縁膜13を図21に示すように、10nmから200nm程度堆積する。その後、CMP法により第二導電層をストッパーにしてセル上部分離絶縁膜13の平坦化を行う。更に、CVD法によりリン(P)ドープのポリシリコン等の第三導電層15を10nmから200nm程度形成することで、図16に示す第4の実施の形態に係る半導体記憶装置のメモリセルトランジスタの構造断面図が完成する。
【0069】
以上のように、本発明の第4の実施の形態に係る半導体記憶装置の製造方法によれば、第一導電層(浮遊ゲート電極)3と第二導電層(制御ゲート電極)10間のカップリング比(結合容量)低下を回避しつつ、導電層間絶縁膜9dを介した隣接セル間迂回容量C2の小さい構造を実現でき、製造歩留まりも高い。
【0070】
(その他の実施の形態)
上記のように、本発明は第1乃至第4の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【0071】
例えば、既に述べた第1乃至第3の実施の形態の説明においては、素子分離絶縁膜7の突出部の角部が順テーパの平面をなすように面取りされ、突出部が台形の頂部断面形状を有する場合について説明した。しかし、突出部の面取り部のトポロジーはこれに限られず、例えば、突出部の角部は曲面で面取りされていても良い。或いは、異なるテーパ角の複数の面から面取り部を構成しても良い。
【0072】
又、既に述べた第4の実施の形態の説明においては、素子分離絶縁膜7の上部端面の水平レベルと第一導電層(浮遊ゲート電極)3の上部端面の水平レベルとが等しい場合について説明したが、素子分離絶縁膜7の上部端面の位置は、第一導電層(浮遊ゲート電極)3の上部端面の水平レベルよりも上であっても下であっても良い。
【0073】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【0074】
【発明の効果】
本発明によれば、隣接セルにそれぞれ配置された第一導電層間の浮遊容量を低減し、同時に同一セル内での第一導電層と第二導電層間の結合容量の値を確保可能なメモリセルトランジスタを有する半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】ワード線に沿った方向で切断した場合の、本発明の第1の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図2】図2(a)は、本発明の第1の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す等価回路図で、図2(b)は、図2(a)に対応するメモリセルアレイの一部を示す模式的な上面図である。
【図3】本発明の第1の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である(その1)。
【図4】本発明の第1の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である(その2)。
【図5】本発明の第1の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である(その3)。
【図6】本発明の第1の実施の形態に係る半導体記憶装置の製造方法を説明するための平面図である。
【図7】本発明の第1の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である(その4)。
【図8】比較例に係る半導体記憶装置のメモリセルアレイの製造方法の問題点を説明するための工程断面図である
【図9】本発明の第1の実施の形態に係る半導体記憶装置のメモリセルアレイの変形例を示す等価回路図である。
【図10】ワード線に沿った方向で切断した場合の、本発明の第2の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図11】本発明の第2の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である(その1)。
【図12】本発明の第2の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である(その2)。
【図13】ワード線に沿った方向で切断した場合の、本発明の第3の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図14】本発明の第3の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である(その1)。
【図15】本発明の第3の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である(その2)。
【図16】ワード線に沿った方向で切断した場合の、本発明の第4の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図17】本発明の第4の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である(その1)。
【図18】本発明の第4の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である(その2)。
【図19】本発明の第4の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である(その3)。
【図20】本発明の第4の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である(その4)。
【図21】本発明の第4の実施の形態に係る半導体記憶装置の製造方法を説明するための工程断面図である(その5)。
【図22】従来の半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【図23】他の従来の半導体記憶装置のメモリセルアレイの一部を示す模式的な断面図である。
【符号の説明】
1…半導体基板
2…セル部ゲート絶縁膜
3…第一導電層
4,11…シリコン窒化膜
5,9g…シリコン酸化膜
6,12…フォトレジスト
7…素子分離絶縁膜
8…導電層
9,9a,9b,9c,9d,9e,9f…導電層間絶縁膜
10…第二導電層
13…セル上部分離絶縁膜
15…第三導電層
BL2j−1,BL2j,BL2j+1,・・・・・…ビット線
C1…対向側面間容量
C2…隣接セル間迂回容量
SGD,SGS…選択ゲート配線
WL1,WL2,・・・・・WL32,WLk−1,WLk,WLk+1,・・・・・…ワード線
Claims (17)
- 複数のメモリセルトランジスタを列方向及び行方向にアレイ状に配置してメモリセルアレイが形成され、前記メモリセルアレイは、
前記行方向に隣接するメモリセルトランジスタ間で前記列方向に延在する素子分離絶縁膜と、
前記行方向に関して前記素子分離絶縁膜で互いに分離され、上部端面が前記素子分離絶縁膜の上部端面の最高部の位置よりも低い、前記メモリセルトランジスタの一部を構成する第一導電層と、
比誘電率が前記素子分離絶縁膜の比誘電率より大きい絶縁膜からなり、前記第一導電層の上部端面から前記素子分離絶縁膜の上部端面に渡り連続的に形成され、前記行方向に隣接するメモリセルトランジスタに共通な導電層間絶縁膜と、
前記導電層間絶縁膜上に配置され、前記行方向に隣接するメモリセルトランジスタに共通の第二導電層
とを備える半導体記憶装置であって、前記行方向に沿った切断面において、前記素子分離絶縁膜の上部端面の両側が面取りされていることを特徴とする半導体記憶装置。 - 前記行方向に沿った切断面において、前記導電層間絶縁膜の頂部が台形形状をなすことを特徴とする請求項1に記載の半導体記憶装置。
- 前記台形の斜面が前記第一導電層の上部端面に交わることを特徴とする請求項2に記載の半導体記憶装置。
- 前記台形の斜面の少なくとも一部が順テーパ方向に傾斜し、前記第一導電層の上部端面に90°より大きな角度で交わることを特徴とする請求項2に記載の半導体記憶装置。
- 前記台形の斜面若しくは該斜面の延長部が前記第一導電層の側面に交わることを特徴とする請求項2に記載の半導体記憶装置。
- 前記台形の斜面に接した部分の前記導電層間絶縁膜の膜厚が、前記第一導電層の上部端面に接した部分の前記導電層間絶縁膜の膜厚よりも薄いことを特徴とする請求項2〜5のいずれか1項に記載の半導体記憶装置。
- 複数のメモリセルトランジスタを列方向及び行方向にアレイ状に配置してメモリセルアレイが形成され、前記メモリセルアレイは、
前記行方向に隣接するメモリセルトランジスタ間で前記列方向に延在する素子分離絶縁膜と、
前記行方向に関して前記素子分離絶縁膜で互いに分離され、上部端面が前記素子分離絶縁膜の上部端面の最高部の位置よりも低い、前記メモリセルトランジスタの一部を構成する第一導電層と、
比誘電率が前記素子分離絶縁膜の比誘電率より大きい絶縁膜からなり、前記第一導電層の上部端面から前記素子分離絶縁膜の上部端面に渡り連続的に形成され、前記行方向に隣接するメモリセルトランジスタに共通な導電層間絶縁膜と、
前記導電層間絶縁膜上に、前記行方向に隣接するメモリセルトランジスタに共通の第二導電層
とを備える半導体記憶装置であって、前記第一導電層の上部端面に対向する前記第二導電層の下部端面の前記行方向の寸法が、前記第一導電層の上部端面の前記行方向の寸法から、前記導電層間絶縁膜の膜厚の2倍の寸法を引いた値よりも大きいことを特徴とする半導体記憶装置。 - 前記第一導電層の上部端面に対向する前記第二導電層の下部端面の前記行方向の寸法が、前記第一導電層の上部端面の前記行方向の寸法よりも大きいことを特徴とする請求項7に記載の半導体記憶装置。
- 複数のメモリセルトランジスタを列方向及び行方向にアレイ状に配置してメモリセルアレイが形成され、前記メモリセルアレイは、
前記行方向に隣接するメモリセルトランジスタ間で前記列方向に延在する素子分離絶縁膜と、
前記行方向に関して前記素子分離絶縁膜で互いに分離され、前記メモリセルトランジスタの一部を構成する第一導電層と、
比誘電率が前記素子分離絶縁膜の比誘電率より大きい絶縁膜からなり、前記第一導電層の上部端面から前記素子分離絶縁膜の上部端面の一部に渡り形成されるとともに、前記行方向に関して前記素子分離絶縁膜の上方で、一定距離分離された導電層間絶縁膜と、
前記導電層間絶縁膜上にそれぞれ配置されるとともに、前記行方向に関して前記素子分離絶縁膜の上方で前記一定距離分離された第二導電層と、
前記一定距離分離する分断領域に挿入された、前記導電層間絶縁膜より比誘電率の低いセル上部分離絶縁膜と、
前記第二導電層上に配置され、前記行方向に隣接するメモリセルトランジスタの前記第二導電層を互いに接続する第三導電層
とを備えることを特徴とする半導体記憶装置。 - 前記導電層間絶縁膜の膜厚と前記導電層間絶縁膜の比誘電率の積が、前記第一導電層の膜厚と前記素子分離絶縁膜の比誘電率の積よりも大きいことを特徴とする請求項1〜9のいずれか1項に記載の半導体記憶装置。
- 前記導電層間絶縁膜は、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか1つの単層膜若しくは、これらの複数の組み合わせからなる積層膜、或いは、シリコン酸化物とこれらの少なくとも1つの組み合わせからなる積層膜であることを特徴とする請求項1〜10のいずれか1項に記載の半導体記憶装置。
- 前記導電層間絶縁膜は、比誘電率が6以上の単層膜、或いは実効的な比誘電率が6以上の積層膜であることを特徴とする請求項1〜10のいずれか1項に記載の半導体記憶装置。
- 複数のメモリセルトランジスタが列方向及び行方向にアレイ状に配置されるとともに、前記行方向に互いに隣接するメモリセルトランジスタ間に素子分離絶縁膜を備える半導体記憶装置の製造方法であって、
半導体基板上に、セル部ゲート絶縁膜を介して第一導電層を、該第一導電層の上部端面が前記素子分離絶縁膜の上部端面の位置よりも低く、前記行方向に関して前記素子分離絶縁膜で分離されるように形成する工程と、
前記素子分離絶縁膜の上部端面の角部の面取りをする工程と、
比誘電率が前記素子分離絶縁膜の比誘電率より大きい絶縁膜からなる導電層間絶縁膜を、前記第一導電層の上部端面から前記素子分離絶縁膜の上部端面に渡り連続的に形成する工程と、
前記行方向に隣接するメモリセルトランジスタに共通するように、第二導電層を前記導電層間絶縁膜上に形成する工程
とを含むことを特徴とする半導体記憶装置の製造方法。 - 前記角部の面取りをする工程は、前記面取りにより形成される斜面若しくは該斜面の延長部が前記第一導電層の側面に交わるように行うことを特徴とする請求項13に記載の半導体記憶装置の製造方法。
- 前記導電層間絶縁膜を形成する工程は、前記面取りにより形成される斜面に接した部分の前記導電層間絶縁膜の膜厚が、前記第一導電層の上部端面に接した部分の前記導電層間絶縁膜の膜厚よりも薄くなるように行うことを特徴とする請求項13又は14に記載の半導体記憶装置の製造方法。
- 前記導電層間絶縁膜を形成する工程を、指向性の強い堆積方法を用い、前記面取りにより形成される斜面に接した部分の前記導電層間絶縁膜の膜厚を、前記第一導電層の上部端面に接した部分の前記導電層間絶縁膜の膜厚よりも薄くすることを特徴とする請求項13又は14に記載の半導体記憶装置の製造方法。
- 複数のメモリセルトランジスタが列方向及び行方向にアレイ状に配置されるとともに、前記行方向に互いに隣接するメモリセルトランジスタ間に素子分離絶縁膜を備える半導体記憶装置の製造方法であって、
半導体基板上に、セル部ゲート絶縁膜を介して第一導電層を、前記行方向に関して前記素子分離絶縁膜で分離されるように形成する工程と、
比誘電率が前記素子分離絶縁膜の比誘電率より大きい絶縁膜からなる導電層間絶縁膜を、前記第一導電層の上部端面及び前記素子分離絶縁膜の上部端面全面に形成する工程と、
前記導電層間絶縁膜上に、第二導電層を形成する工程と、
前記素子分離絶縁膜の上部端面の中央部上で、前記第二導電層及び前記素子分離絶縁膜を選択的に除去し、前記素子分離絶縁膜の一部が露出する溝部を形成し、前記行方向に関して、前記第二導電層及び前記素子分離絶縁膜を分断する工程と、
該溝部に、前記導電層間絶縁膜より比誘電率の低いセル上部分離絶縁膜を埋め込む工程と、
前記第二導電層上に第三導電層を堆積し、分断された前記第二導電層を互いに接続する工程
とを含むことを特徴とする半導体記憶装置の製造方法。
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