TWI642169B

TWI642169B - 三維堆疊半導體結構之製造方法及其製得之結構

Info

Publication number: TWI642169B
Application number: TW106139780A
Authority: TW
Inventors: 李冠儒
Original assignee: 旺宏電子股份有限公司
Priority date: 2017-11-16
Filing date: 2017-11-16
Publication date: 2018-11-21
Also published as: TW201924026A

Abstract

一種三維堆疊半導體結構，包括：一基板，具有一陣列區域和一周邊區域；複數個圖案化多層堆疊形成於基板上方和位於陣列區域內，該些圖案化多層堆疊係彼此相距，且複數個通道孔形成於相鄰設置之圖案化多層堆疊之間；一電荷捕捉層形成於圖案化多層堆疊上且襯裡式地沈積於通道孔中；一多晶矽通道層沿著電荷捕捉層沉積；和複數個導電接墊形成於多晶矽通道層上且分別對應於圖案化多層堆疊，其中，多晶矽通道層具有第一厚度，導電接墊之一具有第二厚度，且第二厚度大於第一厚度。

Description

三維堆疊半導體結構之製造方法及其製得之結構

本發明是有關於一種三維堆疊半導體結構之製造方法及其製得之一三維堆疊半導體結構，且特別是有關於一種製造具有厚導電接墊(thick conductive pads)之三維堆疊半導體結構之方法。

非揮發性記憶體元件在設計上有一個很大的特性是，當記憶體元件失去或移除電源後仍能保存資料狀態的完整性。目前業界已有許多不同型態的非揮發性記憶體元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行記憶胞平面的堆疊以達到具有更高儲存容量的記憶體結構。例如已有一些三維堆疊反及閘(NAND)型快閃記憶體結構被提出。然而，傳統的三維堆疊記憶體結構仍有一些問題需要被解決。.

例如，對於單一閘極垂直通道(single gate vertical-channel)式之三維堆疊反及閘型快閃記憶體結構，考慮到元件性能必須形成薄的通道。然而通道太薄，可能難以形成良好的接觸著陸(contact landing)之狀態，對於製造商來說如何兼具於通道厚度和接觸著陸之間取得良好平衡是製造上的問題之一。

本發明係有關於一種三維堆疊半導體結構之製造方法及其製得之結構。根據實施例，其半導體結構具有厚度增加之導電接墊以供接觸著陸(contact landing)，進而改善三維堆疊記憶體結構電性表現的可靠度。

根據一實施例，係提出一種三維堆疊半導體結構，包括：一基板，具有一陣列區域和一周邊區域；複數個圖案化多層堆疊(patterned multi-layered stacks)形成於基板上方和位於陣列區域內，該些圖案化多層堆疊係彼此相距，且複數個通道孔(channel holes)形成於相鄰設置之圖案化多層堆疊之間；一電荷捕捉層(charge trapping layer)形成於圖案化多層堆疊上且襯裡式地沈積於該些通道孔中；一多晶矽通道層(polysilicon channel layer)沿著電荷捕捉層沉積；和複數個導電接墊(conductive pads)形成於多晶矽通道層上且分別對應於圖案化多層堆疊，其中，多晶矽通道層具有第一厚度，導電接墊之一具有第二厚度，且第二厚度大於第一厚度。

根據一實施例，係提出一種三維堆疊半導體結構之製造方法，包括：形成複數個圖案化多層堆疊於一基板上方和位於基板之一陣列區域內，其中該些圖案化多層堆疊係彼此相距，且複數個通道孔形成於相鄰設置之圖案化多層堆疊之間；形成一電荷捕捉層於該些圖案化多層堆疊上，且電荷捕捉層係襯裡式地沈積於通道孔中；形成一多晶矽通道層於電荷捕捉層上且沿著電荷捕捉層沉積；和形成複數個導電接墊(conductive pads)於多晶矽通道層上且分別對應於該些圖案化多層堆疊，其中，多晶矽通道層具有第一厚度，導電接墊具有第二厚度，且第二厚度大於第一厚度。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

在此揭露內容之實施例中，係提出一種三維堆疊半導體結構之製造方法及其製得之一三維堆疊半導體結構。根據實施例，於圖案化多層堆疊(patterned multi-layered stacks)上方之導電接墊(conductive pads)例如以一選擇性磊晶成長程序(a selective epitaxial growth process)而增加厚度。據此，所獲得的半導體結構具有厚度增加之導電接墊，可解決傳統製程與結構中在薄接墊上進行接觸著陸(contact landing)所遇到的問題。因此，根據實施例可提供可靠的導電接墊結構，其厚度增加的導電接墊可使導電接觸(例如位元線之導電接觸)得以良好著陸，進而改善三維堆疊記憶體結構電性表現的可靠度。再者，實施例方法不會對結構中的相關元件和層造成損傷，且實施例方法亦適合用於製造數量多之堆疊層的三維堆疊記憶體結構而不影響實施例之結構構型。

此揭露內容之實施例其應用十分廣泛，可應用在許多三維堆疊半導體結構之製程。舉例來說，實施例可應用在三維垂直通道(vertical-channel，VC)式之半導體元件，但本揭露並不以此應用為限。以下係提出相關實施例，配合圖示以詳細說明本揭露所提出之三維堆疊半導體結構之製造方法及其相關結構。然而本揭露並不僅限於此。實施例中之敘述，如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，本揭露欲保護之範圍並非僅限於所述之態樣。

需注意的是，本揭露並非顯示出所有可能的實施例，相關領域者可在不脫離本揭露之精神和範圍內對實施例之結構和製程加以變化與修飾，以符合實際應用所需。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。

再者，說明書與請求項中所使用的序數例如”第一”、”第二”、”第三”等之用詞，是為了修飾請求項之元件，其本身並不意含及代表該請求元件有任何之前的序數，也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同命名的請求元件能作出清楚區分。

第1A~1H圖繪示根據本發明一實施例之三維堆疊半導體結構之製造方法。如第1A圖所示，一多層堆疊(a multi-layered stack)11M形成於一基板10上，多層堆疊11M包括複數個絕緣層(insulating layers)111和複數個導電層(conductive layers)112沿著垂直於基板10之一第二方向D2(例如Z方向)交替堆疊。一實施例中，絕緣層111例如是氧化層(oxide layers)，導電層112例如是多晶矽層(例如N型重摻雜多晶矽層或P型重摻雜多晶矽層)。

於一示例中(但不以此為限)，三維堆疊半導體結構可更包括一埋置氧化層(buried oxide layer)115係形成於基板10上，一底閘極層(bottom gate layer)(例如做為一反轉閘極)114形成於埋置氧化層115上，和一底氧化層(bottom oxide layer)113形成於底閘極層114上，且多層堆疊11M係形成於底氧化層113上，如第1A圖所示。在者，於一示例中(但不以此為限)，一頂部多晶矽層(top polysilicon layer)(例如串列選擇線(SSL)多晶矽層)116形成於多層堆疊11M上，一頂部氧化層(例如串列選擇線氧化物(SSL oxide))117形成於頂部多晶矽層116，和一覆蓋層(cap layer)(例如氮化矽做為一硬質遮罩(HM))118形成於頂部氧化層117上。

之後，對多層堆疊11M進行圖案化，例如蝕刻方式，以形成多個通道孔(channel holes)12和複數個圖案化多層堆疊(patterned multi-layered stacks)11M’垂直於基板10上。如第1B圖所示，基板10上的多個圖案化多層堆疊11M’係彼此相距。且通道孔12穿過覆蓋層118、頂部氧化層117、頂部多晶矽層116、多層堆疊11M、底氧化層113和底閘極層114。通道孔12係垂直於基板10向下延伸並停在埋置氧化層115’上，且暴露出絕緣層111’和導電層112’之側壁。

之後，形成一電荷捕捉層(charge trapping layer)13於圖案化多層堆疊11M’上，且電荷捕捉層13沿著通道孔12沉積係如襯裡之構型，如第1C圖所示。一實施例中，電荷捕捉層有記憶層之功能，且例如是一ONO層或一ONONO層或一ONONONO層。例如，電荷捕捉層13可能包括一阻擋氧化層(blocking oxide layer)(相鄰於絕緣層111和導電層112之側壁)、一氮化物捕捉層(trapping nitride layer)和一穿隧氧化層(tunneling oxide layer)。於實施例之示例圖式中，係繪示一整合層以表示電荷捕捉層13，以利清楚說明。

然後，形成一多晶矽通道層(polysilicon channel layer)14於電荷捕捉層13上並沿著電荷捕捉層13沉積(亦即，多晶矽通道層14共形地沈積於電荷捕捉層之上)，如第1D圖所示。一示例中，通道孔12向下延伸並停在埋置氧化層115’上，因此沉積於通道孔12內之電荷捕捉層13係形成於埋置氧化層115’上並直接與埋置氧化層115’接觸；多晶矽通道層14和埋置氧化層115’係因此以電荷捕捉層13分隔開來。

在沈積多晶矽通道層14於電荷捕捉層13之後，實施例之方法可更包括：沈積一介電介質層(dielectric medium layer)(例如氧化物)15於圖案化多層堆疊11M’上方以覆蓋多晶矽通道層14，且介電介質層15填滿通道孔12內之剩餘空間，如第1E圖所示。

之後，使介電介質層15向下凹陷(recessed downwardly)，以暴露出多晶矽通道層14之一上部(top portion)140，如第1F圖所示。於一實施例中，介電介質層15係經由回蝕(etching back)步驟而下凹。

然後，形成複數個導電接墊(conductive pads)16於多晶矽通道層14上，且該些導電接墊16分別對應於圖案化多層堆疊11M’，如第1G圖所示。於一實施例中，係應用一選擇性磊晶成長程序(a selective epitaxial growth process)以成長些導電接墊16於多晶矽通道層14上，導電接墊16之材料因而與多晶矽通道層14之材料相同。於一例子中，係於一DCS-HCl-H ₂系統下(氣體比例=DCS/HCl/ H ₂=200sccm/180sccm/25slm)和溫度約800°C進行選擇性磊晶成長程序約6分鐘(主要步驟的程序時間)，其中矽損失(silicon loss)約200A。根據實施例之結構，多晶矽通道層14具有一第一厚度(first thickness)t1，導電接墊16之一具有一第二厚度(second thickness)t2，其中第二厚度t2大於第一厚度t1。

根據一實施例，多晶矽通道層14亦覆蓋電荷捕捉層13之上表面13a，多晶矽通道層14之上部140形成於電荷捕捉層13之上表面13a。當應用選擇性磊晶成長程序時，磊晶之多晶矽(epi-polysilicon film)僅成長於多晶矽通道層14之上部140的上方以形成導電接墊，而不會形成於其他材料如氧化物之上(亦即，不會長在介電介質層15上)。

在形成該些導電接墊16後，形成複數個導電接觸(conductive contacts，例如位元線接墊)17分別於該些導電接墊16上方，其中導電接觸17分別與相應之導電接墊16電性連接。於一三維垂直通道式之半導體元件之實施例中，導電層112可做為字元線(WLs)，導電接墊16做為位元線接墊(BL pads)，導電接觸17則做為位元線接觸(BL contacts)。

第2圖繪示本發明一實施例之三維堆疊半導體結構之示意圖。如第2圖所示，多晶矽通道層14具有第一厚度t1，一導電接墊16具有第二厚度t2，其中第二厚度t2大於第一厚度t1。如第2圖中多晶矽通道層14之平行於第一方向D1(例如沿著X-方向)的一長度可定為第一厚度t1，而導電接墊16之平行於第二方向D2(例如沿著Z-方向)的一長度可定為第二厚度t2，其中第二方向D2垂直於第一方向D1。再者，根據如第2圖所示之一實施例結構，所建構之一圖案化多層堆疊11M’的導電層112於沿著第一方向D1上係具有一第一寬度(first width)W1，導電接墊16於沿著第二方向D2上具有一第二寬度(second width)W2，其中第二寬度W2係大於第一寬度W1。

再者，於一實施例中，第二厚度t2相對於第一厚度t1之一比例是在2至10之範圍內，例如比例是在2至5之範圍內。於一實施例中，第一厚度t1例如是在50Å至150Å之範圍內。於一實施例中，第二厚度t2例如是在200Å至600Å之範圍內。於一示例中(但不限制於此示例)，當相鄰導電接墊16相距約100nm時，第二厚度t2例如約為400Å。值得注意的是這些數值係提出做為舉例說明之用，而非用以限制本揭露之用。

另外，實施例應用之結構構型可能稍有不同，係視實際應用所需的層與元件需求而定。例如，於一示例中(但不限制於此示例)，電荷捕捉層13係形成於覆蓋層118上，因此對於一個圖案化多層堆疊，覆蓋層118、頂部氧化層117、頂部多晶矽層116、圖案化多層堆疊11M’、底氧化層113、底閘極層114和埋置氧化層115係包覆於電荷捕捉層13中，如第2圖所示。然而，多層堆疊中相關元件與各層可依實際應用之結構態樣而做修飾與變化，並不僅限於圖式所示。

根據上述實施例提出三維堆疊半導體結構之製造方法，位於圖案化多層堆疊上方之導電接墊(conductive pads)係增加厚度，例如以一選擇性磊晶成長程序而增加厚度。因此實施例之結構具有厚度增加之導電接墊，而提供了可靠的結構使相關之導電接觸(例如位元線之導電接觸)得以良好著陸。於一實施例中，由於僅在多晶矽材料上進行選擇性地磊晶成長，而非在其他如氧化物材料上進行磊晶成長，因此相鄰的導電接墊可保持良好的隔離狀態。據此，接觸蝕刻可停止在增厚的導電接墊(例如位元線之導電接墊)上，而無須增加多晶矽通道層的厚度，因此可以增進三維堆疊記憶體結構電性表現之可靠度。再者，實施例方法不會對結構中的相關元件和層造成損傷，且實施例方法亦適合用於製造數量多之堆疊層的三維堆疊記憶體結構而不影響實施例之結構構型(亦即，實施例之結構具有穩固的架構、相關元件和層具有完整構型)。再者，實施例之三維堆疊記憶體結構係採用不費時和非昂貴之製程進行製作，十分適合量產。

如上述圖示之結構和步驟，是用以敘述本揭露之部分實施例或應用例，本揭露並不限制於上述結構和步驟之範圍與應用態樣。其他不同結構態樣之實施例，例如不同內部組件的已知構件都可應用，其示例之結構和步驟可根據實際應用之需求而調整。因此圖示之結構僅為舉例說明之用，而非限制之用。通常知識者當知，應用本揭露之相關結構和步驟過程，例如三維堆疊半導體結構中於陣列區域的相關元件和層的排列方式，或製造步驟細節等，都可能以依實際應用樣態所需而可能有相應的調整和變化。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧基板

11M‧‧‧多層堆疊

11M’‧‧‧圖案化多層堆疊

111、111’‧‧‧絕緣層

112、112’‧‧‧導電層

113、113’‧‧‧底氧化層

114、114’‧‧‧底閘極層

115、115’‧‧‧埋置氧化層

116、116’‧‧‧頂部多晶矽層

117、117’‧‧‧頂部氧化層

118、118’‧‧‧覆蓋層

12‧‧‧通道孔

13‧‧‧電荷捕捉層

13a‧‧‧電荷捕捉層之上表面

14‧‧‧多晶矽通道層

140‧‧‧多晶矽通道層之上部

15、15’‧‧‧介電介質層

16‧‧‧導電接墊

17‧‧‧導電接觸

t1‧‧‧第一厚度

t2‧‧‧第二厚度

W1‧‧‧第一寬度

W2‧‧‧第二寬度

D1‧‧‧第一方向

D2‧‧‧第二方向

第1A~1H圖繪示根據本發明一實施例之三維堆疊半導體結構之製造方法。第2圖繪示本發明一實施例之三維堆疊半導體結構之示意圖。

Claims

一種三維堆疊半導體結構，包括：一基板，具有一陣列區域(array area)和一周邊區域(peripheral area)；複數個圖案化多層堆疊(patterned multi-layered stacks)形成於該基板上方和位於該陣列區域內，該些圖案化多層堆疊係彼此相距，且複數個通道孔(channel holes)形成於相鄰設置之該些圖案化多層堆疊之間；一電荷捕捉層(charge trapping layer)形成於該些圖案化多層堆疊上且襯裡(liners)式地沈積於該些通道孔中；一多晶矽通道層(polysilicon channel layer)沿著該電荷捕捉層沉積；和複數個導電接墊(conductive pads)形成於該多晶矽通道層上且分別對應於該些圖案化多層堆疊，其中，該多晶矽通道層具有一第一厚度(first thickness，t1)，該些導電接墊之一具有一第二厚度(second thickness，t2)，且該第二厚度大於該第一厚度；其中該些圖案化多層堆疊之一係包括複數個絕緣層和複數個導電層係交替地堆疊，且該些導電接墊之一者係形成於對應該些圖案化多層堆疊之一者的上方，其中該些圖案化多層堆疊之一的該些導電層係具有一第一寬度(first width，W1)，該些導電接墊之一具有一第二寬度(second width，W2)，且該第二寬度(W2)大於該第一寬度(W1)。
如申請專利範圍第1項所述之三維堆疊半導體結構，其中該第二厚度相對於該第一厚度之一比例係為2至10之範圍內。
如申請專利範圍第1項所述之三維堆疊半導體結構，其中該第二厚度係在200Å至600Å之範圍內。
一種三維堆疊半導體結構之製造方法，包括：形成複數個圖案化多層堆疊(patterned multi-layered stacks)於一基板上方和位於該基板之一陣列區域內，其中該些圖案化多層堆疊係彼此相距，且複數個通道孔(channel holes)形成於相鄰設置之該些圖案化多層堆疊之間；形成一電荷捕捉層(charge trapping layer)於該些圖案化多層堆疊上，且該電荷捕捉層係襯裡(liners)式地沈積於該些通道孔中；形成一多晶矽通道層(polysilicon channel layer)於該電荷捕捉層上且沿著該電荷捕捉層沉積；和形成複數個導電接墊(conductive pads)於該多晶矽通道層上且分別對應於該些圖案化多層堆疊，其中，該多晶矽通道層具有一第一厚度(first thickness，t1)，該些導電接墊之一具有一第二厚度(second thickness，t2)，且該第二厚度大於該第一厚度；其中該些圖案化多層堆疊之一係包括複數個絕緣層和複數個導電層係交替地堆疊，該些通道孔係垂直於該基板向下延伸以穿過該些絕緣層和該些導電層，其中該些導電接墊之一係形成於對應該些圖案化多層堆疊之一的上方，其中該些圖案化多層堆疊之一的該些導電層係具有一第一寬度(first width，W1)，該些導電接墊之一具有一第二寬度(second width，W2)，且該第二寬度(W2)大於該第一寬度(W1)。
如申請專利範圍第4項所述之製造方法，其中係應用一選擇性磊晶成長程序(a selective epitaxial growth process)以成長該些導電接墊於該多晶矽通道層上。
如申請專利範圍第4項所述之製造方法，其中在沈積該多晶矽通道層於該電荷捕捉層之後，該方法更包括：沈積一介電介質層(dielectric medium layer)於該些圖案化多層堆疊上方以覆蓋該多晶矽通道層，且該介電介質層填滿該些通道孔內之剩餘空間，回蝕(etching back)該介電介質層，以暴露出該多晶矽通道層之一上部(top portion)。
如申請專利範圍第4項所述之製造方法，其中該第二厚度相對於該第一厚度之一比例係為2至10之範圍內。
如申請專利範圍第4項所述之製造方法，其中該第二厚度係在200Å至600Å之範圍內。