CN115036290A - 半导体器件及其制备方法和三维存储器系统 - Google Patents

Abstract

本申请提供了一种半导体器件及其制备方法和三维存储器系统，半导体器件包括：堆叠结构，包括沟道结构部和字线部，所述沟道结构部包括交替层叠的电介质层和栅极层；以及多个自对准接触结构，在所述字线部中分别延伸至不同的预定深度，并且分别与所述沟道结构部中相对应的栅极层电接触；其中，在所述电接触区域与所述沟道结构部的电介质层之间设置有高介电常数材料。本申请的半导体器件提高了电气安全性和器件结构的稳定性。

Description

半导体器件及其制备方法和三维存储器系统

技术领域

本申请涉及三维存储器领域，具体涉及一种半导体器件及其制备方法和三维存储器系统。

背景技术

为了提高二维存储器的存储密度，现有技术已经量产了三维(3D)NAND等三维存储器。三维存储器包括在衬底上的堆叠结构，堆叠结构包括具有存储串沟道结构的核心区和用于将存储串沟道结构的栅极引出的台阶区，其中核心区包括交替层叠的电介质层和栅极层。

随着三维存储器的堆叠层数的增加，接触孔的刻蚀深度也相应地增加，这对接触孔的刻蚀工艺和衬底中的停止层工艺提出了更高的要求。为了简化工艺难度和步骤，目前提出了自对准接触(SCT)结构，其中每个自对准接触结构的底部与相对应的栅极层电接触。

然而，在三维存储器中制备SCT结构，仍然存在工艺步骤较多，并且存在损坏器件结构和降低器件结构稳定性的问题。

发明内容

本申请提供了一种可至少部分解决现有技术中存在的上述问题的半导体器件，包括：

堆叠结构，包括沟道结构部和字线部，所述沟道结构部包括交替层叠的电介质层和栅极层；以及

多个自对准接触结构，在所述字线部中分别延伸至不同的预定深度，并且分别与所述沟道结构部中相对应的栅极层电接触；

其中，在所述电接触区域与所述沟道结构部的电介质层之间设置有高介电常数材料。

在本申请的一个实施例中，每个所述自对准接触结构包括：

字线引出件，在所述堆叠结构的堆叠方向上延伸，其一端位于所述字线部的上表面；以及

字线连接件，在垂直于所述堆叠方向的方向上延伸，包括与所述字线引出件的另一端电接触的中间部和与相对应的所述栅极层电接触的边缘部；

其中，所述字线连接件的边缘部在所述电接触区域与相对应的所述栅极层的接触部之间无交界面或金属过渡区。

在本申请的一个实施例中，所述字线连接件和所述字线引出件的外侧壁上设置有高介电常数材料。

在本申请的一个实施例中，所述栅极层与相对应的所述字线连接件具有相同的厚度；以及所述字线连接件与所述沟道结构部的电介质层之间设置的高介电常数材料的厚度等于所述栅极层与所述沟道结构部的电介质层之间设置的高介电常数材料的厚度。

在本申请的一个实施例中，所述字线部包括交替层叠的电介质层和栅极牺牲层，所述字线部的每个电介质层与所述沟道结构部的相对应的电介质层相接触且位于同一层中，每个所述栅极牺牲层与相对应的所述字线连接件相接触且位于同一层中。

在本申请的一个实施例中，所述半导体器件包括：栅线缝隙结构，贯穿所述堆叠结构，包括由外向内依次设置的第一绝缘隔离层和第一填充部。

在本申请的一个实施例中，所述自对准接触结构还包括：第二绝缘隔离层，设置在所述字线引出件的内侧壁上；以及第二填充部，填充在所述第二绝缘隔离层的内侧壁的内侧；其中，所述第一绝缘隔离层和第二绝缘隔离层的材料相同，所述第一填充部和第二填充部的材料相同。

本申请的三维存储器的栅极层的接触部与相邻的电介质层之间具有完整的高K材料，提高了电气安全性和器件结构的稳定性。

本申请还提供了一种半导体器件的制备方法，包括下列步骤：

形成堆叠层，所述堆叠层包括核心区和台阶区；

形成贯穿所述堆叠层的栅线缝隙，所述栅线缝隙位于所述核心区和台阶区中；

在所述堆叠层的台阶区中形成多个自对准接触孔，所述多个自对准接触孔分别延伸不同的预定深度至所述堆叠层的台阶区中相对应的栅极牺牲层；

经由所述栅线缝隙去除所述栅极牺牲层，使得所述核心区形成的栅极间隙与相对应的所述自对准接触孔相连通；以及

在所述栅线缝隙、所述栅极间隙和所述多个自对准接触孔中沉积导电连接部。

在本申请的一个实施例中，经由所述栅线缝隙去除所述栅极牺牲层包括：经由位于所述堆叠层的核心区的栅线缝隙，去除所述堆叠层的位于所述核心区的栅极牺牲层以形成所述栅极间隙；以及经由位于所述堆叠层的台阶区的栅线缝隙，去除所述堆叠层的位于所述台阶区的栅极牺牲层的一部分，使得每个所述自对准接触孔与相对应的所述栅极间隙相连通。

在本申请的一个实施例中，在形成贯穿所述堆叠层的所述栅线缝隙之后，还包括：在所述栅线缝隙中填充第一牺牲材料；在所述堆叠层的台阶区中形成所述多个自对准接触孔之后，还包括：在所述多个自对准接触孔中填充第二牺牲材料。

在本申请的一个实施例中，在去除所述堆叠层的位于所述核心区的栅极牺牲层之前，还包括去除所述堆叠层的核心区的栅线缝隙中的第一牺牲材料。

在本申请的一个实施例中，在形成所述栅极间隙之后，还包括：去除所述堆叠层的台阶区的栅线缝隙中的第一牺牲材料和所述多个自对准接触孔中的第二牺牲材料。

在本申请的一个实施例中，在去除所述堆叠层的核心区的栅线缝隙中的第一牺牲材料之前，还包括：在所述堆叠层的上表面形成保护层，以及去除位于所述核心区的所述堆叠层的上表面的保护层；在去除所述堆叠层的台阶区的栅线缝隙中的第一牺牲材料和所述多个自对准接触孔的第二牺牲材料之前，还包括：去除位于所述台阶区的所述堆叠层的上表面的保护层。

在本申请的一个实施例中，在所述堆叠层的台阶区中形成所述多个自对准接触孔之后，还包括：在所述多个自对准接触孔的侧壁形成绝缘隔离材料；以及使得所述绝缘隔离材料穿通至相对应的栅极牺牲层。

在本申请的一个实施例中，在所述多个自对准接触孔的侧壁形成绝缘隔离材料之后，还包括：去除所述堆叠层的台阶区的与每个所述自对准接触孔的底部连接的栅极牺牲层的一部分。

在本申请的一个实施例中，在所述栅线缝隙、所述栅极间隙和所述自对准接触孔中沉积导电连接部包括下列步骤：在所述栅线缝隙的内侧壁和底部、所述栅极间隙的内侧壁以及所述多个自对准接触孔的内侧壁沉积高介电常数材料；在所述高介电常数材料的内侧壁上沉积金属粘附层；以及在所述金属粘附层的内侧壁上沉积金属材料；其中，填充在所述栅极间隙内的所述金属材料形成栅极层。

在本申请的一个实施例中，在所述金属粘附层的内侧壁上沉积所述金属材料之后，还包括：去除所述栅线缝隙的内侧壁和底部的金属材料。

在本申请的一个实施例中，去除所述栅线缝隙的内侧壁和底部的金属材料包括下列步骤：形成覆盖所述多个自对准接触孔的掩膜层；以及去除所述栅线缝隙的内侧壁和底部的金属材料以及所述堆叠层的上表面的未被所述掩膜层覆盖的材料。

在本申请的一个实施例中，去除所述栅线缝隙的内侧壁和底部的金属材料之后，还包括：去除所述掩膜层；在所述栅线缝隙的内侧壁和所述多个自对准接触孔的内侧壁的内侧分别形成第一绝缘隔离层和第二绝缘隔离层；以及在所述栅线缝隙和所述多个自对准接触孔中分别形成第一填充部和第二填充部。

本申请的制备方法仅采用一步完整的高K材料沉积工艺和金属材料填充工艺，节省了制备工艺和成本。

本申请的另一个方面提供了一种三维存储器系统，包括控制器；以及如上所述的半导体器件，所述控制器耦合至所述半导体器件，且用于控制所述半导体器件存储数据。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是根据本申请一个实施方式的三维存储器的截面图。

图2是图1所示的自对准接触结构的局部放大示意图。

图3是根据本申请一个实施方式的三维存储器的制备方法的流程图。

图4至图16是根据本申请一个实施方式的三维存储器在制备过程中的结构示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。

在本申请中，为了便于下文描述，将堆叠结构中设置有沟道结构的部分定义为沟道结构部，将堆叠结构中用于设置自对准接触结构的部分定义为字线部。

图1是根据本申请的一个实施方式的半导体器件1的截面图。半导体器件1可以是三维存储器，也可以是三维存储器的一部分，因此在本申请的具体实施方式中，半导体器件1也被称为三维存储器1。如图1所示，三维存储器1包括衬底11；位于衬底11上的堆叠结构12’，堆叠结构12’包括沟道结构部18和字线部16，沟道结构部18包括存储串沟道结构141(参见图9所示)和虚拟沟道结构142；贯穿堆叠结构12’的栅线缝隙(GLS)结构13；以及设置在字线部16中的自对准接触结构15。

衬底11包括依次设置的基底111、停止层112和衬底牺牲层113。在示例性的实施例中，基底111、停止层112和衬底牺牲层113可以分别是硅、氧化硅和多晶硅。停止层112和衬底牺牲层113可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、溅镀、热氧化或者其任意组合的薄膜沉积工艺形成。

三维存储器1还可以包括设置在衬底11和堆叠结构12之间的氧化硅层114和多晶硅层115，其中氧化硅层114和多晶硅层115依次设置在衬底11上，氧化硅层114和多晶硅层115可采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺形成。在本申请的其他实施例中，三维存储器1可以不具有氧化硅层114和多晶硅层115，也就是说，堆叠结构12可以直接堆叠在衬底11上。

沟道结构部18包括交替层叠的多个电介质层181和多个栅极层182，以及贯穿电介质层181和栅极层182的存储串沟道结构141(参见图9所示)和虚拟沟道结构142。多个电介质层181和多个栅极层182的堆叠层数可以是32层、64层或128层等。沟道结构部18的堆叠层数越多，三维存储器1的集成度越高，在实际应用中，可以根据需求来设计堆叠层数，本申请在此并不对其进行限制。在示例性的实施例中，栅极层182可以是金属材料，例如金属钨，电介质层181可以是氧化硅。

存储串沟道结构141和虚拟沟道结构142在堆叠结构12’中同时形成且具有相同的结构。下面仅以图1示出的虚拟沟道结构142为例进行说明。虚拟沟道结构142(图1仅示出其中的两个)延伸至衬底11中，例如延伸至衬底牺牲层113中。虚拟沟道结构142包括由外向内依次设置的电荷阻挡层、电荷捕获层、隧穿层、沟道层和沟道氧化物。沟道氧化物用于充满沟道孔，以支撑沟道孔且提高三维存储器1的结构的稳定性和可靠性。电荷阻挡层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高介电常数(高K)材料。在本申请中，高K材料的介电常数大于3，优选大于4。电荷捕获层的材料可包括多晶硅、氮化硅、氮氧化硅或纳米晶体硅。隧穿层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K材料。沟道层的材料可包括硅，例如非晶硅、多晶硅或单晶硅。在示例性的实施例中，电荷阻挡层、电荷捕获层、隧穿层、沟道层和沟道氧化物的材料可依次是氧化硅、氮化硅、氧化硅、P型掺杂的多晶硅和氧化硅。

字线部16具有类似于沟道结构部18的结构，且具有相同的堆叠层数。字线部16可以包括交替层叠的多个电介质层161和多个栅极牺牲层162。每个电介质层161与相对应的电介质层181相接触且位于同一层中，每个栅极牺牲层162与相对应的栅极层182位于同一层中。栅极牺牲层162的刻蚀速率与电介质层161的刻蚀速率的比值(即刻蚀选择比)远大于1，例如刻蚀选择比大于100。由此，在相同的刻蚀条件下，能够刻蚀去除栅极牺牲层162，同时保留电介质层161。在示例性的实施例中，电介质层161与电介质层181的材料相同，例如可以是氧化硅，栅极牺牲层162的材料可以是氮化硅。

栅线缝隙结构13贯穿堆叠结构12，并且延伸至衬底11中，例如延伸至衬底牺牲层113中。栅线缝隙结构13包括由外向内依次设置的绝缘隔离层131和填充部132，绝缘隔离层131的材料可以是氧化硅、氮化硅或者氮氧化硅等材料，填充部132的材料可以是多晶硅或导电材料等材料。

自对准接触结构15包括相连接的字线引出件151和字线连接件152。字线引出件151在堆叠结构12’的堆叠方向上延伸，即沿着垂直于衬底11的方向延伸至不同的预定深度，其一端位于字线部16的上表面且配置为与外围电路(图1未示出)电连接。字线连接件152嵌入字线部16中且与字线部16的相对应的栅极牺牲层162位于同一层中，字线连接件152在垂直于堆叠结构12’的堆叠方向的方向上延伸，即沿着平行于衬底11的方向延伸，且配置为与沟道结构部18中相对应的栅极层182的接触部(下面将结合图2进行说明)电接触。字线连接件152包括与字线引出件151电接触的中间部1521和与相对应的栅极层182的接触部电接触的边缘部1522，在一个具体的实施例中，中间部1521和边缘部1522为一体式结构。由此存储串沟道结构141的栅极通过相应的字线连接件152和字线引出件151与外围电路电连接。

自对准接触结构15还可以包括设置在字线引出件151的外侧壁上的绝缘隔离件153、设置在字线引出件151的内侧壁上的绝缘隔离层154、以及填充在绝缘隔离层154的内侧壁中的填充部155。绝缘隔离件153的材料可以是氧化硅、氮化硅或者氮氧化硅等材料，绝缘隔离层154可以与栅线缝隙结构13的绝缘隔离层131的材料相同，填充部155的材料可以与栅线缝隙结构13中的填充部132的材料相同。

图2是图1所示的自对准接触结构15的局部放大示意图，其中为了清楚地示意出在边缘部1522处沉积的高K材料和金属材料，并未示出自对准接触结构15的其他部件。由于通过一步法在栅极间隙1222和自对准接触孔150(参见图12所示)形成高K材料和金属材料，如图2所示，字线连接件152的边缘部1522与相对应的栅极层182的接触部1821电接触，且栅极层182的接触部1821和字线连接件152的边缘部1522之间(即在图2中的虚线框处)并无交界面或金属过渡区。字线引出件151和字线连接件152的外侧壁上分别形成有高K材料1571和1572，且栅极层182的接触部1821和字线连接件152的边缘部1522与相邻的两个电介质层181之间具有完整(即没有损伤或缺失)的高K材料183，由此提高了三维存储器1的结构稳定性和电气性能。另外，栅极层182和相对应的字线连接件152具有相同的厚度，且栅极层182与相邻的两个电介质层181之间的高K材料183的厚度等于字线连接件152与相邻的两个电介质层181之间的高K材料1572的厚度。

图3是根据本申请的一个实施方式的三维存储器1的制备方法的流程图。如图3所示，包括下列步骤：

步骤S11，形成堆叠层，所述堆叠层包括核心区和台阶区；

步骤S12，形成贯穿所述堆叠层的栅线缝隙，所述栅线缝隙位于所述核心区和台阶区中；

步骤S13，在所述堆叠层的台阶区中形成多个自对准接触孔，所述多个自对准接触孔分别延伸不同的预定深度至所述堆叠层的台阶区中相对应的栅极牺牲层；

步骤S14，经由所述栅线缝隙去除所述栅极牺牲层，使得所述核心区形成的栅极间隙与相对应的所述自对准接触孔相连通；以及

步骤S15，在所述栅线缝隙、所述栅极间隙和所述多个自对准接触孔中沉积导电连接部。

下面将结合三维存储器1在制备过程中的结构示意图来详细说明其制备方法。

图4至图16是根据本申请一个实施方式的三维存储器1在制备过程中的结构示意图。

图4是在衬底上形成沟道结构、栅线缝隙和自对准接触孔后的顶部示意图，图5是沿着图4的台阶区SA中的线A1-A1’剖切的截面图。

如图4和图5所示，在衬底11上形成堆叠层12；在堆叠层12中制备沟道结构14，其包括设置在核心区CA的存储串沟道结构141和设置在台阶区SA的虚拟沟道结构142；制备栅线缝隙13’；在堆叠层12的台阶区SA中制备自对准接触孔150。其中沟道结构14设置在沟道结构部18中，且自对准接触孔150设置在字线部16中。

在示例性实施例中，具体工艺步骤如下：

在衬底上形成堆叠层12。通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、溅镀、热氧化或者其任意组合的薄膜沉积工艺在基底111上依次制备停止层112和衬底牺牲层113以形成衬底11。在示例性的实施例中，基底111、停止层112和衬底牺牲层113可以分别是硅、氧化硅和多晶硅。

随后，采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺在衬底11上依次形成氧化硅层114和多晶硅层115。在本申请的其他实施例中，也可以省略在衬底11上制备氧化硅层114和多晶硅层115的工艺步骤。

接着，在衬底11上制备堆叠层12。采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者其任意组合的薄膜沉积工艺在衬底11上制备交替层叠的多个电介质层121和多个栅极牺牲层122。堆叠层12包括核心区CA和台阶区SA。电介质层121和栅极牺牲层122的堆叠层数可以是32层、64层或128层等，在此并不意欲对其进行限制。在示例性的实施例中，电介质层121的材料可以是氧化硅、氧化铝、氧化铪或氧化钽等绝缘的氧化物材料，栅极牺牲层122的材料可以是氮化硅，用于在后续的工艺中被替换为导电层(例如金属钨层)，以作为存储单元的栅极层。

制备沟道结构14。经由掩模图案刻蚀堆叠层12的核心区CA和台阶区SA的一部分，以在堆叠层12的核心区CA和台阶区SA的一部分中形成贯穿堆叠层12的沟道孔(图5仅示出台阶区SA中的两个)。在本申请的其他实施例中，沟道孔还可以仅形成在堆叠层12的核心区CA中。在沟道孔中形成沟道结构14，其中形成在核心区CA的沟道结构14为存储串沟道结构141以实现存储功能，形成在台阶区SA的沟道结构14为虚拟沟道结构142以实现支撑台阶区SA。沟道结构14大体上呈圆柱状、椭圆柱状、圆台状或长方体状等形状。沟道结构14包括从外到内依次设置的电荷阻挡层、电荷捕获层、隧穿层、沟道层和沟道氧化物。电荷阻挡层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高介电常数(高K)材料。电荷捕获层的材料可包括多晶硅、氮化硅、氮氧化硅或纳米晶体硅。隧穿层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K材料。沟道层的材料可包括硅，例如非晶硅、多晶硅或单晶硅。在示例性实施例中，电荷阻挡层、电荷捕获层、隧穿层、沟道层和沟道氧化物的材料可依次是氧化硅、氮化硅、氧化硅、P型掺杂的多晶硅和氧化硅。

制备栅线缝隙13’。经由掩模图案刻蚀堆叠层12，以在堆叠层12中形成栅线缝隙13’(图5仅示意性地示出其中一个)，其中栅线缝隙13’位于核心区CA和台阶区SA中，其贯穿堆叠层12，并且延伸至衬底11中，例如延伸至衬底牺牲层113中。采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者其任意组合工艺在栅线缝隙13’中填充第一牺牲材料131’。通过化学机械抛光(CMP)等平坦化工艺移除堆叠层12的上表面的第一牺牲材料131’，从而得到平坦化的表面。在示例性的实施例中，第一牺牲材料131’可以是多晶硅材料。

在堆叠层12的台阶区SA中形成自对准接触孔150。在堆叠层12的上表面形成掩模层，经由掩模层刻蚀堆叠层12的台阶区SA，以在堆叠层12的台阶区SA中形成自对准接触孔150(图4和图5仅示意性地示出其中一个)。采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者其任意组合工艺在自对准接触孔150中填充绝缘隔离材料。在本申请的示例性实施例中，绝缘隔离材料可以是氧化硅、氮化硅或者氮氧化硅等材料。在本申请的具体实施例中，通过化学机械抛光(CMP)等平坦化工艺移除堆叠层12的上表面的绝缘隔离材料。再次在堆叠层12的上表面形成掩模层，经由与自对准接触孔150中的每个相对准的掩模图案刻蚀自对准接触孔150中填充的绝缘隔离材料的中间区域，形成设置在自对准接触孔150的内侧壁上的绝缘隔离件153，其中自对准接触孔150的底部156与堆叠层12的台阶区SA中相对应的栅极牺牲层122相接触。

图6示出了在堆叠层12的台阶区SA中形成的多个自对准接触孔150的立体示意图。图6示意性示出了其中的十五个自对准接触孔150，在图6所示的示意图中，堆叠层12并未体现出其堆叠的结构和层数，仅仅是为了示意出每个自对准接触孔150延伸至不同的预定深度。自对准接触孔150的数目可以等于堆叠层12中的栅极牺牲层的层数。每个自对准接触孔150的底部与堆叠层12的台阶区SA中相对应的栅极牺牲层122相接触，即位于相同的平面上。

如图7所示，去除堆叠层12的台阶区SA中与自对准接触孔150的底部相接触的栅极牺牲层122的一部分，并在自对准接触孔150中填充第二牺牲材料。在示例性实施例中，通过选择合适的刻蚀工艺参数，使得栅极牺牲层122与电介质层121具有高的刻蚀选择比(例如大于100)，从而去除台阶区SA中与自对准接触孔150的底部156相接触的栅极牺牲层122的一部分，由此形成了其截面大体上呈倒T字形自对准接触孔150。

采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者其任意组合工艺在自对准接触孔150中填充第二牺牲材料150’，然后通过化学机械抛光(CMP)等平坦化工艺移除堆叠层12的上表面的第二牺牲材料150’并使其平坦化。在示例性实施例中，填充在自对准接触孔150中的第二牺牲材料150’可以是多晶硅材料。

如图8所示，在堆叠层12的表面上形成保护层172。在本申请的实施例中，具体工艺如下：采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者其任意组合工艺在堆叠层12的上表面上形成保护层172。然后通过化学机械抛光等平坦化工艺对该保护层172进行平坦化，从而得到平坦化的保护层172。在示例性的实施例中，该保护层172可以是氧化硅或者氮氧化硅。

图9是沿着图4的核心区CA中的线B1-B1’剖切的截面图，如图9所示，去除堆叠层12的核心区CA的栅线缝隙13’中的第一牺牲材料131’，以及去除堆叠层12的核心区CA中的栅极牺牲层122。在本申请的示例性实施例中，具体工艺如下：在保护层172的上表面形成掩模层(图9未示出)，经由该掩模层的掩模图案刻蚀堆叠层12的上表面的保护层172以去除位于堆叠层12的核心区CA的上表面的保护层172，从而将堆叠层12的核心区CA的栅线缝隙13’中的第一牺牲材料131’暴露出来。通过刻蚀工艺去除堆叠层12的核心区CA的栅线缝隙13’中的第一牺牲材料131’，然后去除堆叠层12的核心区CA中的栅极牺牲层122，同时保留核心区CA中的电介质层121，此时核心区CA中的电介质层121由存储串沟道结构141支撑，并且任意相邻的两个电介质层121之间限定了用于后续工艺填充金属材料的栅极间隙1221，且栅极间隙1221和栅线缝隙13’相连通。

图10的左侧视图是沿着图4的堆叠层12的台阶区SA中的线A1-A1’剖切的截面图，右侧视图是沿着图4的堆叠层12的核心区CA中的线B1-B1’剖切的截面图。如图10所示，移除位于堆叠层12的台阶区SA的上表面的保护层172。在示例性实施例中，可以通过化学机械抛光等平坦化工艺对堆叠层12的上表面进行平坦化，从而移除位于堆叠层12的台阶区SA的上表面的保护层172。

如图11所示，去除堆叠层12的台阶区SA中的栅线缝隙13’中的第一牺牲材料131’和自对准接触孔150中的第二牺牲材料150’。在示例性实施例中，通过具有超高选择比的多晶硅刻蚀工艺去除栅线缝隙13’中的第一牺牲材料131’和自对准接触孔150中的牺牲材料150’。

如图12所示，去除位于堆叠层12的台阶区SA的栅极牺牲层122的一部分。在本申请的实施例中，通过选择合适的刻蚀工艺，使得栅极牺牲层122与电介质层121具有高的刻蚀选择比(例如大于100)，从而去除位于台阶区SA的栅极牺牲层122的一部分以形成栅极间隙1222、同时保留台阶区SA的电介质层121。在示例性的实施例中，去除栅线缝隙13’和每个自对准接触孔150的底部之间的栅极牺牲层122，使得自对准接触孔150的底部与相对应的栅极间隙1222相连通。

如图13所示，同时制备或一步法制备导电连接部以形成电接触的栅极层和自对准接触结构15。在本申请的示例性实施例中，具体工艺如下：采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者其任意组合工艺在堆叠层12的上表面、栅线缝隙13’的侧壁和底部、栅极间隙1221、1222的侧壁和自对准接触孔150的侧壁上沉积高K材料183(参见图2所示)，然后在高K材料183上沉积厚度约为几个纳米的金属粘附层，最后在金属粘附层上填充金属材料174。填充在栅极间隙1221、1222中的金属材料174形成栅极层182，填充在自对准接触孔150的底部和侧壁的金属材料174形成自对准接触结构15，用于与栅极层182电接触，由此同时形成或一步法沉积金属以使得自对准接触结构15与相对应的栅极层182形成良好的电接触。此时，沟道结构部18形成在堆叠层12的核心区CA和部分台阶区SA中，字线部16形成在堆叠层12的台阶区SA的一部分中，自对准接触结构15形成在台阶区SA的一部分中。沟道结构部18包括交替层叠的多个电介质层181和多个栅极层182，字线部16包括交替层叠的多个电介质层161和多个栅极牺牲层162。自对准接触结构15包括电接触的字线引出件151和字线连接件152。字线引出件151沿着垂直于衬底11的方向延伸，且配置为与外围电路电连接。字线连接件152沿着平行于衬底11的方向延伸，且配置为与沟道结构部18中相对应的栅极层182的接触部1821(参见图2所示)电接触。

再次参考图2所示，由于自对准接触孔150和栅极间隙1222中的高K材料是同时沉积或一步法沉积形成，因此能够形成完整(即没有损伤或缺失)的高K材料183。另外，由于同时沉积或一步法沉积自对准接触孔150和栅极间隙1222中的金属材料，因此字线连接件152的边缘部1522和栅极层182的接触部1821之间并无交界面或过渡区。

如图14所示，在堆叠层12的上表面形成掩模层175。在本申请的示例性实施例中，具体工艺如下：在堆叠层12的上表面旋涂光刻胶，依次通过曝光、显影后，固化的光刻胶填充在自对准接触结构15的孔中，在堆叠层12的上表面形成具有所需掩模图案的掩模层175。在本申请的其他实施例中，还可以采用具有相同掩模图案的其他材料形成的掩膜层175。

如图15所示，去除栅线缝隙13’的侧壁和底部以及堆叠层12的上表面未被掩模层175覆盖的金属材料174，去除掩膜层175。在本申请的示例性实施例中，具体工艺如下：采用刻蚀工艺刻蚀堆叠层12的上表面，从而去除栅线缝隙13’的内侧壁和底部上的金属材料174以及堆叠层12的上表面未被掩膜层175覆盖的金属材料174，使得自对准接触结构15之间彼此电气隔离、栅极层182之间彼此电气隔离，且每个自对准接触结构15的字线连接件152与相对应的栅极层182电接触。然后去除掩膜层175。

如图16所示，在栅线缝隙13’和自对准接触孔150中填充绝缘隔离层。在本申请的示例性实施例中，具体工艺如下：采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者其任意组合工艺在栅线缝隙13’以及自对准接触结构15的孔中沉积绝缘隔离材料176。然后采用化学机械抛光等平坦化工艺使得堆叠层12的上表面平坦化。其中沉积在栅线缝隙13’中的绝缘隔离材料176形成绝缘隔离层131，沉积在自对准接触孔150中的绝缘隔离材料176形成绝缘隔离层154。在示例性实施例中，绝缘隔离材料176可以是氧化硅、氮化硅或者氮氧化硅等材料。

接下来，采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者其任意组合工艺在堆叠层12的上表面沉积填充材料，最后采用化学机械抛光等平坦化工艺使得堆叠层12的上表面平坦化。其中，沉积在栅线缝隙13’中的填充材料形成填充部132，沉积在自对准接触孔150中的填充材料形成填充部155，制备得到的三维存储器1具体可参见图1所示。填充部132和填充部155的材料可以是多晶硅或金属材料等。

在本申请的另一个实施例中，在形成上述半导体器件1之后，还可以包括如下步骤：

将半导体器件1与器件层彼此键合；

在键合之后，去除衬底11；

在半导体器件1的背部(即原衬底11所在的一侧)形成连接沟道结构14的半导体层；

在该半导体层上形成绝缘层，在半导体层和绝缘层中开设第一通孔；

在该第一通孔的侧壁形成绝缘介质；

在半导体器件1的背部形成第二通孔，在第二通孔侧壁形成绝缘介质，并在第二通孔中形成焊盘引出点，以用于与外部电路进行信号传输。

在本申请的上述实施例中，由于在自对准接触孔中填充牺牲材料之后，去除自对准接触孔和栅线缝隙中的牺牲材料，进一步去除自对准接触孔的底部和栅线缝隙之间的栅极牺牲层的一部分，使得由相邻的电介质层之间限定的栅极间隙和相对应的自对准接触孔之间连通。进一步能够同时(或一步法)在栅线缝隙、栅极间隙和自对准接触孔中沉积高K材料，随后沉积金属材料(例如钨)，因此本申请仅采用一步完整的高K材料沉积工艺和金属材料填充工艺，本申请的制备方法节省了工艺和成本；更重要的是，避免了在去除自对准接触孔底部的栅极牺牲层的过程中损伤或去除栅极层182的接触部1821的侧壁上的高K材料，确保高K材料的完整性，提高了电气安全性和器件结构的稳定性。

本申请的制备方法通过在自对准接触孔150和栅极缝隙13’中沉积相同的牺牲材料，且同时去除自对准接触孔150和栅线缝隙13’中的牺牲材料，减少工艺步骤和成本。

另外，在一步法填充金属材料之后，仅通过一个掩模版即可得到所需掩模图案的掩模层175，以将栅线缝隙13’的内侧壁和底部以及堆叠层12的上表面未被掩模图案覆盖的金属材料174移除。由此节省工艺材料和步骤。

在本申请的上述实施例中，在自对准接触孔150中填充第二牺牲材料之前，先去除与自对准接触孔150的底部相接触的栅极牺牲层的一部分，以形成呈倒T字形的自对准接触孔150。该步骤的优点在于，在后续的去除堆叠层12的台阶区SA的栅极牺牲层122的一部分以使得自对准接触孔150的底部与相对应的栅极间隙1222相连通的工艺中，只需要将台阶区SA的栅线缝隙与自对准接触孔150的底部靠近栅线缝隙之间的栅极牺牲层122去除即可，避免过多去除台阶区SA的栅极牺牲层122以造成器件结构的不稳定。

在本申请的另一个实施例中，在堆叠层12的表面上形成保护层172之后(参见图8所示)，在保护层172的上表面形成掩模层，经由该掩膜层去除位于堆叠层12的台阶区SA的上表面的保护层172，暴露出台阶区SA中的栅线缝隙13’和自对准接触孔150，去除堆叠层12的台阶区SA中的栅线缝隙13’中的第一牺牲材料131’和自对准接触孔150中的第二牺牲材料150’(参见图11所示)，去除位于堆叠层12的台阶区SA的栅极牺牲层122的一部分以使得自对准接触孔150的底部与相对应的栅极间隙1222相连通(参见图12所示)；去除堆叠层12的表面上的保护层172，去除堆叠层12的核心区CA的栅线缝隙13’中的第一牺牲材料131’，以及去除堆叠层12的核心区CA中的栅极牺牲层122(参见图9所示)。

本申请的另一方面还提供了一种三维存储器系统，包括：控制器；以及如上所述的三维存储器1，该控制器耦合至三维存储器1，且用于控制三维存储器1存储数据。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (20)

1.一种半导体器件，其特征在于，包括：

堆叠结构，包括沟道结构部和字线部，所述沟道结构部包括交替层叠的电介质层和栅极层；以及

多个自对准接触结构，在所述字线部中分别延伸至不同的预定深度，并且分别与所述沟道结构部中相对应的栅极层电接触；

其中，在所述电接触区域与所述沟道结构部的电介质层之间设置有高介电常数材料。

2.根据权利要求1所述的半导体器件，其特征在于，每个所述自对准接触结构包括：

字线引出件，在所述堆叠结构的堆叠方向上延伸，其一端位于所述字线部的上表面；以及

字线连接件，在垂直于所述堆叠方向的方向上延伸，包括与所述字线引出件的另一端电接触的中间部和与相对应的所述栅极层电接触的边缘部；

其中，所述字线连接件的边缘部在所述电接触区域与相对应的所述栅极层的接触部之间无交界面或金属过渡区。

3.根据权利要求2所述的半导体器件，其特征在于，所述字线连接件和所述字线引出件的外侧壁上设置有高介电常数材料。

4.根据权利要求2所述的半导体器件，其特征在于，

所述栅极层与相对应的所述字线连接件具有相同的厚度；以及

所述字线连接件与所述沟道结构部的电介质层之间设置的高介电常数材料的厚度等于所述栅极层与所述沟道结构部的电介质层之间设置的高介电常数材料的厚度。

5.根据权利要求2所述的半导体器件，其特征在于，所述字线部包括交替层叠的电介质层和栅极牺牲层，所述字线部的每个电介质层与所述沟道结构部的相对应的电介质层相接触且位于同一层中，每个所述栅极牺牲层与相对应的所述字线连接件相接触且位于同一层中。

6.根据权利要求2至5中任一项所述的半导体器件，其特征在于，所述半导体器件包括：

栅线缝隙结构，贯穿所述堆叠结构，包括由外向内依次设置的第一绝缘隔离层和第一填充部。

7.根据权利要求6所述的半导体器件，其特征在于，所述自对准接触结构还包括：

第二绝缘隔离层，设置在所述字线引出件的内侧壁上；以及

第二填充部，填充在所述第二绝缘隔离层的内侧壁的内侧；

其中，所述第一绝缘隔离层和第二绝缘隔离层的材料相同，所述第一填充部和第二填充部的材料相同。

8.一种半导体器件的制备方法，其特征在于，包括下列步骤：

形成堆叠层，所述堆叠层包括核心区和台阶区；

形成贯穿所述堆叠层的栅线缝隙，所述栅线缝隙位于所述核心区和台阶区中；

在所述堆叠层的台阶区中形成多个自对准接触孔，所述多个自对准接触孔分别延伸不同的预定深度至所述堆叠层的台阶区中相对应的栅极牺牲层；

经由所述栅线缝隙去除所述栅极牺牲层，使得所述核心区形成的栅极间隙与相对应的所述自对准接触孔相连通；以及

在所述栅线缝隙、所述栅极间隙和所述多个自对准接触孔中沉积导电连接部。

9.根据权利要求8所述的制备方法，其特征在于，经由所述栅线缝隙去除所述栅极牺牲层包括：

经由位于所述堆叠层的核心区的栅线缝隙，去除所述堆叠层的位于所述核心区的栅极牺牲层以形成所述栅极间隙；以及

经由位于所述堆叠层的台阶区的栅线缝隙，去除所述堆叠层的位于所述台阶区的栅极牺牲层的一部分，使得每个所述自对准接触孔与相对应的所述栅极间隙相连通。

10.根据权利要求9所述的制备方法，其特征在于，

在形成贯穿所述堆叠层的所述栅线缝隙之后，还包括：

在所述栅线缝隙中填充第一牺牲材料；

在所述堆叠层的台阶区中形成所述多个自对准接触孔之后，还包括：

在所述多个自对准接触孔中填充第二牺牲材料。

11.根据权利要求10所述的制备方法，其特征在于，在去除所述堆叠层的位于所述核心区的栅极牺牲层之前，还包括去除所述堆叠层的核心区的栅线缝隙中的第一牺牲材料。

12.根据权利要求10所述的制备方法，其特征在于，

在形成所述栅极间隙之后，还包括：去除所述堆叠层的台阶区的栅线缝隙中的第一牺牲材料和所述多个自对准接触孔中的第二牺牲材料。

13.根据权利要求12所述的制备方法，其特征在于，

在去除所述堆叠层的核心区的栅线缝隙中的第一牺牲材料之前，还包括：在所述堆叠层的上表面形成保护层，以及去除位于所述核心区的所述堆叠层的上表面的保护层；

在去除所述堆叠层的台阶区的栅线缝隙中的第一牺牲材料和所述多个自对准接触孔的第二牺牲材料之前，还包括：去除位于所述台阶区的所述堆叠层的上表面的保护层。

14.根据权利要求8所述的制备方法，其特征在于，在所述堆叠层的台阶区中形成所述多个自对准接触孔之后，还包括：

在所述多个自对准接触孔的侧壁形成绝缘隔离材料；以及

使得所述绝缘隔离材料穿通至相对应的栅极牺牲层。

15.根据权利要求14所述的制备方法，其特征在于，在所述多个自对准接触孔的侧壁形成绝缘隔离材料之后，还包括：去除所述堆叠层的台阶区的与每个所述自对准接触孔的底部连接的栅极牺牲层的一部分。

16.根据权利要求9至15中任一项所述的制备方法，其特征在于，在所述栅线缝隙、所述栅极间隙和所述自对准接触孔中沉积导电连接部包括下列步骤：

在所述栅线缝隙的内侧壁和底部、所述栅极间隙的内侧壁以及所述多个自对准接触孔的内侧壁沉积高介电常数材料；

在所述高介电常数材料的内侧壁上沉积金属粘附层；以及

在所述金属粘附层的内侧壁上沉积金属材料；

其中，填充在所述栅极间隙内的所述金属材料形成栅极层。

17.根据权利要求16所述的制备方法，其特征在于，在所述金属粘附层的内侧壁上沉积所述金属材料之后，还包括：

去除所述栅线缝隙的内侧壁和底部的金属材料。

18.根据权利要求17所述的制备方法，其特征在于，去除所述栅线缝隙的内侧壁和底部的金属材料包括下列步骤：

形成覆盖所述多个自对准接触孔的掩膜层；以及

去除所述栅线缝隙的内侧壁和底部的金属材料以及所述堆叠层的上表面的未被所述掩膜层覆盖的材料。

19.根据权利要求18所述的制备方法，其特征在于，去除所述栅线缝隙的内侧壁和底部的金属材料之后，还包括：

去除所述掩膜层；

在所述栅线缝隙的内侧壁和所述多个自对准接触孔的内侧壁的内侧分别形成第一绝缘隔离层和第二绝缘隔离层；以及

在所述栅线缝隙和所述多个自对准接触孔中分别形成第一填充部和第二填充部。

20.一种三维存储器系统，其特征在于，包括：

控制器；以及

如权利要求1至7中任一项所述的半导体器件，所述控制器耦合至所述半导体器件，且用于控制所述半导体器件存储数据。

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