CN112542465A - 一种三维存储器及其制作方法 - Google Patents
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Abstract
本发明提供一种三维存储器及其制作方法，该方法包括以下步骤：提供一叠层结构，其自下而上依次包括衬底、绝缘层、第一隔离层、牺牲层及第二隔离层；形成凹槽，其在垂直方向上贯穿第二隔离层、牺牲层、第一隔离层及绝缘层，并延伸至衬底中；形成上层导电层于第二隔离层上，上层导电层还覆盖凹槽的侧壁与底面。本发明预先形成在垂直方向上贯穿第二隔离层、牺牲层、第一隔离层及绝缘层并延伸至衬底中的凹槽，再形成上层导电层，其中，上层导电层不仅位于第二隔离层上，还覆盖凹槽的侧壁以与衬底连接，从而实现绝缘层上的导电层与衬底之间的导通，实现接地需求，防止三维存储器制作过程中因静电积累导致电性击穿或其它影响而损坏器件。
Description
技术领域
本发明属于半导体集成电路技术领域，涉及一种三维存储器及其制作方法。
背景技术
三维存储器包括3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。在3D NOR闪存中，存储单元在位线和地线之间并联排列，而在3D NAND闪存中，存储单元在位线和地线之间串列排列。3D NAND闪存具有较低的读取速度，但是却具有较高的写入速度，适合用于存储数据，其优点在于体积小、容量大。
闪存器件根据电荷存储层的形状划分包括一种硅-氧化物-氮化物-氧化物(SONO)器件， SONO型闪存器件具有较高的可靠性，并能够以较低的电压执行编程和擦除操作，且SONO 型闪存器件具有很薄的单元，便于制造。SONO刻蚀是SONO型闪存器件制作中一个很重要的工艺步骤，具体为：沟道孔的侧壁和底部形成有SONO堆叠结构层，通过SONO刻蚀步骤刻蚀去除位于沟道孔底部的SONO堆叠结构层，以暴露出硅外延层。SONO刻蚀形貌决定沟道孔上下连接的结构的功能以及影响良率大小，因此在3D NAND工艺中是非常重要的步骤。
然而，随着3D Nand层数增加，SONO刻蚀也开始面临较大的挑战。目前，出现一种新的闪存器件，其不采用SONO型闪存器件从沟道结构底部引出沟道层的方式，而是从沟道结构侧面引出沟道层，可以避免3D Nand由于层数增加带来的SONO Etch的挑战。
另外，三维存储器多采用垂直贯穿叠层结构的阵列公共源极(ACS)，其中填充有导电材料，容易与字线之间产生漏电流。若采用背面引出方式，则可以避免阵列公共源极(ACS) 中填充导电材料，避免字线与阵列公共源极之间产生漏电流，同时可以去除阵列公共源极引出区域，从而增加存储区的密度，降低成本。将侧面引出沟道层结合背面引出架构可以极大地降低高层数3D Nand产品的工艺挑战。
目前，在制作具有沟道侧面引出层的三维存储器的过程中存在如下问题：用于从侧面引出沟道层的导电层与硅衬底之间被氧化物/氮化硅等绝缘介质隔开，核心阵列(CoreArray) 在工艺过程中无法实现与硅衬底之间形成导电通道，可能会导致某些有接地需求的工艺出现异常，例如制作过程中积累的静电无法释放，产生电性击穿，从而损伤器件。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器及其制作方法，用于解决现有三维存储器某些接地需求不易实现的问题。
为实现上述目的及其他相关目的，本发明提供一种三维存储器的制作方法，包括以下步骤：
提供一叠层结构，所述叠层结构自下而上依次包括衬底、绝缘层、第一隔离层、牺牲层及第二隔离层；
形成凹槽，所述凹槽在垂直方向上贯穿所述第二隔离层、所述牺牲层、所述第一隔离层及所述绝缘层，并延伸至所述衬底中；
形成上层导电层于所述第二隔离层上，所述上层导电层还覆盖所述凹槽的侧壁与底面。
可选地，所述制作方法还包括以下步骤：
形成绝缘填充层于所述凹槽中；
形成第一接触部，所述第一接触部在垂直方向上贯穿所述绝缘填充层的顶面。
可选地，所述第一接触部的底面低于所述第二隔离层的顶面，并高于所述衬底的顶面。
可选地，所述制作方法还包括以下步骤：
去除所述衬底及所述上层导电层位于所述衬底中的部分以暴露出所述绝缘填充层；
形成背面介质层于所述绝缘层下方，所述背面介质层覆盖所述上层导电层及所述绝缘填充层的底面；
形成第二接触部，所述第二接触部在垂直方向上贯穿所述背面介质层，并延伸进所述绝缘填充层中，所述第二接触部的侧壁与所述上层导电层之间间隔预设距离，所述第二接触部的一端与所述第一接触部连接。
可选地，所述制作方法还包括以下步骤：
依次形成刻蚀停止层及绝缘填充层于所述凹槽中，所述刻蚀停止层覆盖所述上层导电层的表面；
形成第一接触部，所述第一接触部在垂直方向上贯穿所述绝缘填充层，并延伸进所述凹槽底部的所述刻蚀停止层中。
可选地，所述叠层结构还包括下层导电层，所述下层导电层位于所述绝缘层与所述第一隔离层之间，所述制作方法还包括以下步骤：
去除所述衬底及所述上层导电层位于所述衬底中的部分以暴露出所述刻蚀停止层；
形成接触孔，所述接触孔在垂直方向上贯穿所述绝缘层，并延伸进所述下层导电层中；
去除所述刻蚀停止层的一部分以暴露出所述第一接触部的底面；
形成第一焊盘与第二焊盘，所述第一焊盘的一部分填充进所述接触孔中以与所述下层导电层电连接，所述第二焊盘与所述第一接触部电连接。
可选地，还包括形成金属硅化物层于所述接触孔底部的步骤。
可选地，所述下层导电层的材质包括多晶硅。
可选地，所述三维存储器包括阵列存储区及位于所述阵列存储区外围的穿硅通孔区域，所述凹槽位于所述穿硅通孔区域，所述制作方法还包括以下步骤：去除所述阵列存储区的所述第一隔离层、所述牺牲层及所述第二隔离层，得到横向间隙，并形成沟道侧面引出层于所述横向间隙中，所述接触孔在水平面上的投影位于所述阵列存储区。
可选地，所述沟道侧面引出层的材质包括多晶硅。
可选地，所述牺牲层的材质包括多晶硅，所述上层导电层的材质包括多晶硅。
可选地，还包括形成堆叠结构及垂直沟道结构的步骤，所述堆叠结构位于所述上层导电层上方并包括在垂直方向上交替堆叠的电介质层与栅线导电层，所述垂直沟道结构在垂直方向上贯穿所述堆叠结构，并延伸进所述下层导电层中。
本发明还提供一种三维存储器，包括：
自下而上依次堆叠的绝缘层、第一隔离层、牺牲层及第二隔离层；
凹槽，在垂直方向上贯穿所述第二隔离层、所述牺牲层、所述第一隔离层及所述绝缘层；
上层导电层，位于所述第二隔离层上并覆盖所述凹槽的侧壁。
可选地，所述三维存储器还包括位于所述凹槽中绝缘填充层及第一接触部，其中，所述绝缘填充层包围所述第一接触部的侧壁。
可选地，所述第一接触部的底面低于所述第二隔离层的顶面，并高于所述绝缘层的底面。
可选地，所述三维存储器还包括背面介质层及第二接触部，所述背面介质层位于所述绝缘层及所述绝缘填充层下方，所述第二接触部在垂直方向上贯穿所述背面介质层，并延伸进所述绝缘填充层中，所述第二接触部的侧壁与所述上层导电层之间间隔预设距离，所述第二接触部的一端与所述第一接触部连接。
可选地，所述三维存储器还包括位于所述凹槽中的刻蚀停止层、绝缘填充层及第一接触部，所述绝缘填充层包围所述第一接触部的侧壁，所述刻蚀停止层位于所述上层导电层与所述绝缘填充层之间。
可选地，所述三维存储器还包括下层导电层、第一焊盘与第二焊盘，所述下层导电层位于所述绝缘层与所述第一隔离层之间，所述第一焊盘的一部分在垂直方向上贯穿所述绝缘层，并延伸进所述下层导电层中，所述第二焊盘与所述第一接触部电连接。
可选地，所述第一焊盘与所述下层导电层之间设有金属硅化物层。
可选地，所述下层导电层的材质包括多晶硅。
可选地，所述三维存储器包括阵列存储区及位于所述阵列存储区外围的穿硅通孔区域，所述凹槽位于所述穿硅通孔区域，所述三维存储器还包括位于所述阵列存储区的沟道侧面引出层，所述沟道侧面引出层与所述第一隔离层、所述牺牲层及所述第二隔离层位于同一层并互相接触，所述第一焊盘在水平面上的投影位于所述阵列存储区。
可选地，所述沟道侧面引出层的材质包括多晶硅。
可选地，所述牺牲层的材质包括多晶硅，所述上层导电层的材质包括多晶硅。
可选地，所述三维存储器还包括堆叠结构及垂直沟道结构，所述堆叠结构位于所述上层导电层上方并包括在垂直方向上交替堆叠的电介质层与栅线导电层，所述垂直沟道结构在垂直方向上贯穿所述堆叠结构，并延伸进所述下层导电层中。
如上所述，本发明的三维存储器及其制作方法预先形成在垂直方向上贯穿第二隔离层、牺牲层、第一隔离层及绝缘层并延伸至衬底中的凹槽，再形成上层导电层，其中，上层导电层不仅位于第二隔离层上，还覆盖凹槽的侧壁以与衬底连接，从而实现绝缘层上的导电层与衬底之间的导通，实现接地需求，防止三维存储器制作过程中因静电积累导致电性击穿或其它影响而损坏器件。由于凹槽可在已有的制作对准标记的工艺中同步制作，仅需更改掩膜图形即可，不增加额外的工艺。凹槽可根据需要设置在三维存储器的合适区域，例如位于阵列存储区外围的穿硅接触(TSC)区域。
附图说明
图1显示为本发明的三维存储器的制作方法的工艺流程图。
图2显示为实施例一中提供一叠层结构的示意图。
图3显示为形成凹槽的示意图。
图4显示为形成上层导电层于所述第二隔离层上的示意图。
图5显示为形成绝缘填充层于所述凹槽中的示意图。
图6显示为形成第一接触部的示意图。
图7显示为去除所述上层导电层位于衬底中的部分以暴露出所述绝缘填充层的示意图。
图8显示为去除所述研磨停止层的示意图。
图9显示为形成背面介质层于所述绝缘层下方的示意图。
图10显示为形成第二接触部的示意图。
图11显示为去除阵列存储区的第一隔离层、牺牲层及第二隔离层，得到横向间隙，并形成沟道侧面引出层于横向间隙中的示意图。
图12显示为形成密封环及背面接触的示意图。
图13显示为形成刻蚀停止层于所述凹槽中的示意图。
图14显示为形成绝缘填充层于所述凹槽中的示意图。
图15显示为去除所述刻蚀停止层及所述绝缘填充层位于所述上层导电层上方的部分的示意图。
图16显示为形成第一接触部的示意图。
图17显示为去除所述衬底及部分所述上层导电层以暴露出所述研磨停止层及所述刻蚀停止层的示意图。
图18显示为形成接触孔的示意图。
图19显示为形成金属硅化物层于所述接触孔底部的示意图。
图20显示为去除所述研磨停止层及部分所述刻蚀停止层以暴露出所述第一接触部的底面的示意图。
图21显示为进一步在图20所示结构背面沉积导电层的示意图。
图22显示为图案化所述导电层得到第一焊盘与第二焊盘的示意图。
元件标号说明
S1～S3 步骤
1 衬底
2 保护层
3 研磨停止层
4 绝缘层
5 下层导电层
6 第一隔离层
7 牺牲层
8 第二隔离层
9 凹槽
10 上层导电层
11 绝缘填充层
12 第一接触部
12a 粘附层
12b 导电层
13 背面介质层
14 第二接触部
14a 粘附层
14b 导电层
15 电介质层
16 栅线导电层
17 沟道侧面引出层
18 绝缘结构
19 介质填充层
20 密封环
21 垂直沟道结构
22 背面接触
23 刻蚀停止层
24 接触孔
25 金属硅化物层
26 导电层
26a 第一焊盘
26b 第二焊盘
I 阵列存储区
II 穿硅通孔区域
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图22。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种三维存储器的制作方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：
S1：提供一叠层结构，所述叠层结构自下而上依次包括衬底、绝缘层、第一隔离层、牺牲层及第二隔离层；
S2：形成凹槽，所述凹槽在垂直方向上贯穿所述第二隔离层、所述牺牲层、所述第一隔离层及所述绝缘层，并延伸至所述衬底中；
S3：形成上层导电层于所述第二隔离层上，所述上层导电层还覆盖所述凹槽的侧壁与底面。
首先请参阅图2，执行所述步骤S1：提供一叠层结构。本实施例中，所述叠层结构自下而上依次包括衬底1、保护层2、研磨停止层3、绝缘层4、下层导电层5、第一隔离层6、牺牲层7及第二隔离层8。所述衬底1包括但不限于Si衬底、Ge衬底、SiGe衬底、绝缘体上硅(Silicon On Insulator，SOI)衬底或绝缘体上锗(Germanium On Insulator，GOI)衬底等本领域常用的半导体衬底，所述保护层2包括但不限于氧化硅，用于保护所述衬底1的表面，所述研磨停止层3可以为单层结构，也可以为叠层结构，包括但不限于氮化硅，所述绝缘层4包括但不限于氧化硅，所述下层导电层5包括但不限于多晶硅，所述第一隔离层6包括但不限于氮氧化硅(SiON)，所述牺牲层7包括但不限于多晶硅，所述第二隔离层8包括但不限于氮氧化硅。当然，在其它实施例中，所述衬底1与所述下层导电层5之间的膜层结构可以根据需要进行调整，此处不应过分限制本发明的保护范围。
再请参阅图3，执行所述步骤S2：通过光刻、湿法蚀刻和/或干法蚀刻工艺形成凹槽9，所述凹槽9在垂直方向上贯穿所述第二隔离层8、所述牺牲层7、所述第一隔离层6及所述绝缘层4，并延伸至所述衬底1中。
作为示例，在原有的形成对准标记的工艺步骤中形成所述凹槽9，仅需调整掩膜版的图形，不需要增加额外的工艺步骤。
作为示例，所述三维存储器包括阵列存储区I及位于所述阵列存储区I外围的穿硅通孔区域II(区域划分可参见后续图11)，所述阵列存储区I包括多个存储串，所述穿硅通孔区域 II包括多个穿硅接触(TSC)。本实施例中，所述凹槽9可位于所述穿硅通孔区域II或其它合适的区域。
请参阅图4，执行步骤S3：采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD)或其它合适的工艺形成上层导电层10于所述第二隔离层8上，所述上层导电层10还覆盖所述凹槽9的侧壁与底面。
具体的，所述上层导电层10的材质包括但不限于多晶硅，例如高掺杂多晶硅。所述上层导电层10覆盖于所述凹槽9侧壁的部分与所述衬底1连接，可以实现所述绝缘层4上的导电层(包括所述牺牲层7、所述上层导电层10位于所述牺牲层7上方的部分以及后续制作的连接到所述上层导电层10的部件)与所述衬底1之间的导通，实现接地需求，防止三维存储器制作过程中因静电积累导致电性击穿或其它影响而损坏器件。
请参阅图5，进一步采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD)或其它合适的工艺形成绝缘填充层11于所述凹槽9中，并采用化学机械抛光法或其它合适的方法去除所述绝缘填充层11位于所述上层导电层10上方的部分。所述绝缘填充层11包括但不限于氧化硅。
请参阅图6，进一步采用光刻、刻蚀、沉积工艺形成第一接触部12，所述第一接触部12 在垂直方向上贯穿所述绝缘填充层11的顶面。本实施例中，所述第一接触部12的底面低于所述第二隔离层8的顶面，并高于所述衬底1的顶面。
作为示例，所述第一接触部12可以是外围电路接触(PC)，用于连接外围电路，其中，外围电路位于三维存储器的阵列存储区外围。所述第一接触部12可包括粘附层12a及导电层 12b，所述粘附层12a位于所述导电层12b与所述绝缘填充层11的界面处，所述粘附层12a 的材质包括但不限于TiN、Ti、Ta及TaN中的至少一种，所述导电层12b的材质包括但不限于钨。
请参阅图7，进一步去除所述衬底1及所述上层导电层10位于所述衬底1中的部分以暴露出所述绝缘填充层11。
作为示例，采用背面化学机械抛光去除所述衬底1，并以所述研磨停止层3作为停止层，在此过程中，所述保护层2也被去除。
请参阅图8，进一步采用湿法蚀刻和/或干法蚀刻工艺去除所述研磨停止层3，原因在于所述研磨停止层3通常刻蚀速率较慢，去除所述研磨停止层3可以更加便于后续制作背面接触。
请参阅图9，进一步采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD)或其它合适的工艺形成背面介质层13于所述绝缘层4下方，所述背面介质层13 覆盖所述上层导电层10及所述绝缘填充层11的底面。所述背面介质层13包括但不限于氧化硅。
请参阅图10，进一步采用光刻、刻蚀、沉积工艺形成第二接触部14，所述第二接触部 14在垂直方向上贯穿所述背面介质层13，并延伸进所述绝缘填充层11中，所述第二接触部 12的侧壁与所述上层导电层10之间间隔预设距离，所述第二接触部12的一端与所述第一接触部12连接。
作为示例，所述第二接触部14可包括粘附层14a及导电层14b，所述粘附层14a位于所述导电层14b与所述绝缘填充层11的界面处，所述粘附层14a包括但不限于TiN、Ti、Ta及TaN中的至少一种，所述导电层14b包括但不限于钨。
请参阅图11，本实施例中还包括形成堆叠结构及垂直沟道结构21于所述阵列存储区I 的步骤，所述堆叠结构位于所述上层导电层10上方并包括在垂直方向上交替堆叠的电介质层 15与栅线导电层16，所述垂直沟道结构21在垂直方向上贯穿所述堆叠结构，并延伸进所述上层导电层5中。所述电介质层15包括但不限于氧化硅，所述栅线导电层16包括但不限于钨。所述栅线导电层16与所述电介质层15的界面处可设有粘附层(未图示)，所述粘附层与所述电介质层的界面处可进一步设有高K介质层(未图示)。所述垂直沟道结构包括沟道层及环绕于所述沟道层的存储叠层。
具体的，请参阅图11，本实施例中还进一步去除所述阵列存储区I的所述第一隔离层6、所述牺牲层7及所述第二隔离层8，得到横向间隙，并形成沟道侧面引出层17于所述横向间隙中，所述沟道侧面引出层17的材质包括但不限于多晶硅。
作为示例，所述阵列存储区设有在垂直方向上贯穿所述堆叠结构、所述上层导电层10及所述沟道侧面引出层17的绝缘结构18，所述阵列存储区I背面设有与所述下层导电层5电连接的背面接触22。
请参阅图12，所述阵列存储区的台阶区域设有位于所述上层导电层10上的介质填充层 19，本实施例中还包括形成密封环20(Seal Ring)及背面接触22的步骤，所述密封环20位于所述穿硅通孔区域II外围，并在垂直方向上贯穿所述介质填充层19，且延伸至所述上层导电层10中，所述背面接触22位于所述阵列存储区I并与所述下层导电层5电连接。其中，所述密封环20形成于所述衬底1去除之前，在所述衬底1去除之前，所述密封环20可通过所述上层导电层10位于所述凹槽9侧壁的部分连接至所述衬底1，实现接地需求。
需要指出的是，在去除所述衬底1之后，可进一步形成背面深沟槽隔离结构BDTI(未图示)，所述背面深沟槽隔离结构包围所述穿硅通孔区域II，并在垂直方向上贯穿所述上层导电层10、所述牺牲层7及所述下层导电层5，以将所述阵列存储区I与所述穿硅通孔区域II 之间电隔离，从而改善三维存储器的输入/输出电容，所述凹槽9位于所述背面深沟槽隔离结构所包围区域内。
至此，制作得到一种三维存储器，请参阅图12，显示为该三维存储器的结构示意图，本实施例中，所述三维存储器包括阵列存储区I及位于所述阵列存储区I外围的穿硅通孔区域 II，所述三维存储器包括自下而上依次堆叠的绝缘层4、下层导电层5、第一隔离层6、牺牲层7及第二隔离层8，并包括凹槽9及上层导电层10，所述凹槽9在垂直方向上贯穿所述第二隔离层8、所述牺牲层7、所述第一隔离层8及所述绝缘层4，所述上层导电层10位于所述第二隔离层8上并覆盖所述凹槽9的侧壁，所述下层导电层5包括但不限于多晶硅，所述牺牲层7包括但不限于多晶硅，所述上层导电层10包括但不限于多晶硅。
作为示例，所述三维存储器还包括位于所述凹槽9中绝缘填充层11及第一接触部12，其中，所述绝缘填充层11包围所述第一接触部12的侧壁。本实施例中，所述第一接触部12 的底面低于所述第二隔离层8的顶面，并高于所述绝缘层4的底面。
作为示例，所述三维存储器还包括背面介质层13及第二接触部14，所述背面介质层13 位于所述绝缘层4及所述绝缘填充层11下方，所述第二接触部14在垂直方向上贯穿所述背面介质层13，并延伸进所述绝缘填充层11中，所述第二接触部14的侧壁与所述上层导电层 10之间间隔预设距离，所述第二接触部14的一端与所述第一接触部12连接。
作为示例，所述三维存储器还包括位于所述阵列存储区I的沟道侧面引出层17，所述沟道侧面引出层17与所述第一隔离层6、所述牺牲层7及所述第二隔离层8位于同一层并互相接触，所述沟道侧面引出层17的材质包括但不限于多晶硅。
作为示例，所述三维存储器还包括位于所述阵列存储区I的堆叠结构及垂直沟道结构，所述堆叠结构位于所述上层导电层10上方并包括在垂直方向上交替堆叠的电介质层15与栅线导电层16，所述垂直沟道结构在垂直方向上贯穿所述堆叠结构，并延伸进所述下层导电层 5中。
作为示例，所述三维存储器还包括背面深沟槽隔离结构BDTI(未图示)，所述背面深沟槽隔离结构包围所述穿硅通孔区域II，并在垂直方向上贯穿所述上层导电层10、所述牺牲层 7及所述下层导电层5，以将所述阵列存储区I与所述穿硅通孔区域II之间电隔离，从而改善三维存储器的输入/输出电容，所述凹槽9位于所述背面深沟槽隔离结构所包围区域内。
本实施例的三维存储器的制作方法预先形成在垂直方向上贯穿第二隔离层、牺牲层、第一隔离层及绝缘层并延伸至衬底中的凹槽，再形成上层导电层，其中，上层导电层不仅位于第二隔离层上，还覆盖凹槽的侧壁以与衬底连接，从而实现绝缘层上的导电层与衬底之间的导通，实现接地需求，防止三维存储器制作过程中因静电积累导致电性击穿或其它影响而损坏器件。由于凹槽可在已有的制作对准标记的工艺中同步制作，仅需更改掩膜图形即可，不增加额外的工艺。凹槽可根据需要设置在三维存储器的合适区域，例如位于阵列存储区外围的穿硅接触(TSC)区域。
实施例二
本实施例与实施一采用基本相同的技术方案，不同之处在于，本实施例还包括形成刻蚀停止层于所述凹槽中的步骤以有效控制第一接触部底部的位置，并包括同步形成与下层导电层电连接的第一焊盘及与第一接触部电连接的第二焊盘的步骤以简化背面工艺。
具体的，本实施例的三维存储器的制作方法包括以下步骤：
请参阅图2至图4，执行与实施例一基本相同的步骤S1、步骤S2及步骤S3。
请参阅图13，进一步采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD)或其它合适的工艺形成刻蚀停止层23于所述凹槽9中，所述刻蚀停止层23包括但不限于氮化硅。
请参阅图14，进一步采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD)或其它合适的工艺形成绝缘填充层11于所述凹槽9中，并采用化学机械抛光法或其它合适的方法去除所述绝缘填充层11位于所述刻蚀停止层23上方的部分。所述绝缘填充层11包括但不限于氧化硅。
请参阅图15，采用化学机械抛光法或其它合适的方法去除所述刻蚀停止层23及所述绝缘填充层11位于所述上层导电层10上方的部分。
请参阅图16，进一步采用光刻、刻蚀、沉积工艺形成第一接触部12，所述第一接触部 12在垂直方向上贯穿所述绝缘填充层11，并延伸进所述凹槽底部的所述刻蚀停止层23中，所述绝缘填充层11包围所述第一接触部12的侧壁。
作为示例，还包括去除所述阵列存储区I的所述第一隔离层6、所述牺牲层7及所述第二隔离层8，得到横向间隙，并形成沟道侧面引出层17于所述横向间隙中的步骤，所述沟道侧面引出层17的材质包括但不限于多晶硅。
请参阅图17，进一步去除所述衬底1及部分所述上层导电层10以暴露出所述研磨停止层3及所述刻蚀停止层23。
作为示例，采用背面化学机械抛光去除所述衬底1，并以所述研磨停止层3作为停止层，在此过程中，所述保护层2也被去除。
请参阅图18，进一步通过光刻、湿法蚀刻和/或干法蚀刻工艺形成接触孔24，所述接触孔24自所述研磨停止层3开口，并延伸进所述下层导电层5中。本实施例中，所述接触孔24在水平面上的投影位于前述阵列存储区I。
请参阅图19，进一步形成金属硅化物层25于所述接触孔24底部。
请参阅图20，进一步采用湿法蚀刻和/或干法蚀刻工艺去除所述刻蚀停止层23的一部分以暴露出所述第一接触部12的底面。
请参阅图21，进一步采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD)或其它合适的工艺在图20所示结构背面沉积导电层26，所述导电层26填充进所述接触孔24中。所述导电层26包括但不限于铝。
请参阅图22，采用光刻、刻蚀工艺图案化所述导电层26，得到第一焊盘26a与第二焊盘26b，所述第一焊盘26a的一部分填充进所述接触孔24中以与所述下层导电层5电连接，所述第二焊盘26b与所述第一接触部12电连接。所述第二焊盘26b还可进一步与所述上层导电层10电连接。本实施例中，所述第一焊盘26填充进所述接触孔24中的部分相当于实施例一中的背面接触22，但本实施例中，背面接触与背面焊盘同步形成，简化了工艺步骤。
作为示例，本实施例中还包括形成堆叠结构及垂直沟道结构的步骤，其中堆叠结构及垂直沟道结构的组成可参见实施例一，此处不再赘述。
至此，制作得到一种三维存储器，请参阅图22，显示为该三维存储器的结构示意图，本实施例中，所述三维存储器包括阵列存储区I及位于所述阵列存储区I外围的穿硅通孔区域 II，所述三维存储器包括自下而上依次堆叠的绝缘层4、下层导电层5、第一隔离层6、牺牲层7及第二隔离层8，并包括凹槽9及上层导电层10，所述凹槽9在垂直方向上贯穿所述第二隔离层8、所述牺牲层7、所述第一隔离层8及所述绝缘层4，所述上层导电层10位于所述第二隔离层8上并覆盖所述凹槽9的侧壁，所述下层导电层5包括但不限于多晶硅，所述牺牲层7包括但不限于多晶硅，所述上层导电层10包括但不限于多晶硅。
作为示例，所述三维存储器还包括位于所述凹槽9中的刻蚀停止层23、绝缘填充层11 及第一接触部12，所述绝缘填充层11包围所述第一接触部12的侧壁，所述刻蚀停止层23位于所述上层导电层10与所述绝缘填充层11之间。
作为示例，所述三维存储器还包括第一焊盘26a与第二焊盘26b，所述第一焊盘26a在水平面上的投影位于所述阵列存储区I，所述第一焊盘26a在垂直方向上贯穿所述绝缘层4，并延伸进所述下层导电层5中，所述第二焊盘26b位于所述穿硅通孔区域II，所述第二焊盘26b 与所述第一接触部12电连接，并可以进一步与所述上层导电层10电连接。
作为示例，所述第一焊盘26a与所述下层导电层5之间设有金属硅化物层25。
作为示例，所述三维存储器还包括位于所述阵列存储区I的沟道侧面引出层17，所述沟道侧面引出层17的材质包括但不限于多晶硅，所述沟道侧面引出层17与所述第一隔离层6、所述牺牲层7及所述第二隔离层8位于同一层并互相接触。
本实施例的三维存储器的制作方法预先形成在垂直方向上贯穿第二隔离层、牺牲层、第一隔离层及绝缘层并延伸至衬底中的凹槽，再形成上层导电层，其中，上层导电层不仅位于第二隔离层上，还覆盖凹槽的侧壁以与衬底连接，从而实现绝缘层上的导电层与衬底之间的导通，实现接地需求，防止三维存储器制作过程中因静电积累导致电性击穿或其它影响而损坏器件。由于凹槽可在已有的制作对准标记的工艺中同步制作，仅需更改掩膜图形即可，不增加额外的工艺。凹槽可根据需要设置在三维存储器的合适区域，例如位于阵列存储区外围的穿硅接触(TSC)区域。其中，凹槽中的刻蚀停止层作为第一接触部刻蚀的停止层，可以有效的控制第一接触部底部的位置。另外，同步形成与下层导电层电连接的第一焊盘及与第一接触部电连接的第二焊盘的步骤可以简化背面工艺。
综上所述，预先形成在垂直方向上贯穿第二隔离层、牺牲层、第一隔离层及绝缘层并延伸至衬底中的凹槽，再形成上层导电层，其中，上层导电层不仅位于第二隔离层上，还覆盖凹槽的侧壁以与衬底连接，从而实现绝缘层上的导电层与衬底之间的导通，实现接地需求，防止三维存储器制作过程中因静电积累导致电性击穿或其它影响而损坏器件。由于凹槽可在已有的制作对准标记的工艺中同步制作，仅需更改掩膜图形即可，不增加额外的工艺。凹槽可根据需要设置在三维存储器的合适区域，例如位于阵列存储区外围的穿硅接触(TSC)区域。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (24)
1.一种三维存储器的制作方法，其特征在于，包括以下步骤：
提供一叠层结构，所述叠层结构自下而上依次包括衬底、绝缘层、第一隔离层、牺牲层及第二隔离层；
形成凹槽，所述凹槽在垂直方向上贯穿所述第二隔离层、所述牺牲层、所述第一隔离层及所述绝缘层，并延伸至所述衬底中；
形成上层导电层于所述第二隔离层上，所述上层导电层还覆盖所述凹槽的侧壁与底面。
2.根据权利要求1所述的三维存储器的制作方法，其特征在于，所述制作方法还包括以下步骤：
形成绝缘填充层于所述凹槽中；
形成第一接触部，所述第一接触部在垂直方向上贯穿所述绝缘填充层的顶面。
3.根据权利要求2所述的三维存储器的制作方法，其特征在于：所述第一接触部的底面低于所述第二隔离层的顶面，并高于所述衬底的顶面。
4.根据权利要求2所述的三维存储器的制作方法，其特征在于，所述制作方法还包括以下步骤：
去除所述衬底及所述上层导电层位于所述衬底中的部分以暴露出所述绝缘填充层；
形成背面介质层于所述绝缘层下方，所述背面介质层覆盖所述上层导电层及所述绝缘填充层的底面；
形成第二接触部，所述第二接触部在垂直方向上贯穿所述背面介质层，并延伸进所述绝缘填充层中，所述第二接触部的侧壁与所述上层导电层之间间隔预设距离，所述第二接触部的一端与所述第一接触部连接。
5.根据权利要求1所述的三维存储器的制作方法，其特征在于，所述制作方法还包括以下步骤：
依次形成刻蚀停止层及绝缘填充层于所述凹槽中，所述刻蚀停止层覆盖所述上层导电层的表面；
形成第一接触部，所述第一接触部在垂直方向上贯穿所述绝缘填充层，并延伸进所述凹槽底部的所述刻蚀停止层中。
6.根据权利要求5所述的三维存储器的制作方法，其特征在于，所述叠层结构还包括下层导电层，所述下层导电层位于所述绝缘层与所述第一隔离层之间，所述制作方法还包括以下步骤：
去除所述衬底及所述上层导电层位于所述衬底中的部分以暴露出所述刻蚀停止层；
形成接触孔，所述接触孔在垂直方向上贯穿所述绝缘层，并延伸进所述下层导电层中；
去除所述刻蚀停止层的一部分以暴露出所述第一接触部的底面；
形成第一焊盘与第二焊盘，所述第一焊盘的一部分填充进所述接触孔中以与所述下层导电层电连接，所述第二焊盘与所述第一接触部电连接。
7.根据权利要求6所述的三维存储器的制作方法，其特征在于：还包括形成金属硅化物层于所述接触孔底部的步骤。
8.根据权利要求6所述的三维存储器的制作方法，其特征在于：所述下层导电层的材质包括多晶硅。
9.根据权利要求6所述的三维存储器的制作方法，其特征在于，所述三维存储器包括阵列存储区及位于所述阵列存储区外围的穿硅通孔区域，所述凹槽位于所述穿硅通孔区域，所述制作方法还包括以下步骤：去除所述阵列存储区的所述第一隔离层、所述牺牲层及所述第二隔离层，得到横向间隙，并形成沟道侧面引出层于所述横向间隙中，所述接触孔在水平面上的投影位于所述阵列存储区。
10.根据权利要求9所述的三维存储器的制作方法，其特征在于：所述沟道侧面引出层的材质包括多晶硅。
11.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述牺牲层的材质包括多晶硅，所述上层导电层的材质包括多晶硅。
12.根据权利要求1所述的三维存储器的制作方法，其特征在于：还包括形成堆叠结构及垂直沟道结构的步骤，所述堆叠结构位于所述上层导电层上方并包括在垂直方向上交替堆叠的电介质层与栅线导电层，所述垂直沟道结构在垂直方向上贯穿所述堆叠结构，并延伸进所述下层导电层中。
13.一种三维存储器，其特征在于，包括：
自下而上依次堆叠的绝缘层、第一隔离层、牺牲层及第二隔离层；
凹槽，在垂直方向上贯穿所述第二隔离层、所述牺牲层、所述第一隔离层及所述绝缘层；
上层导电层，位于所述第二隔离层上并覆盖所述凹槽的侧壁。
14.根据权利要求13所述的三维存储器，其特征在于：所述三维存储器还包括位于所述凹槽中绝缘填充层及第一接触部，其中，所述绝缘填充层包围所述第一接触部的侧壁。
15.根据权利要求14所述的三维存储器，其特征在于：所述第一接触部的底面低于所述第二隔离层的顶面，并高于所述绝缘层的底面。
16.根据权利要求14所述的三维存储器，其特征在于：所述三维存储器还包括背面介质层及第二接触部，所述背面介质层位于所述绝缘层及所述绝缘填充层下方，所述第二接触部在垂直方向上贯穿所述背面介质层，并延伸进所述绝缘填充层中，所述第二接触部的侧壁与所述上层导电层之间间隔预设距离，所述第二接触部的一端与所述第一接触部连接。
17.根据权利要求13所述的三维存储器，其特征在于：所述三维存储器还包括位于所述凹槽中的刻蚀停止层、绝缘填充层及第一接触部，所述绝缘填充层包围所述第一接触部的侧壁，所述刻蚀停止层位于所述上层导电层与所述绝缘填充层之间。
18.根据权利要求17所述的三维存储器，其特征在于：所述三维存储器还包括下层导电层、第一焊盘与第二焊盘，所述下层导电层位于所述绝缘层与所述第一隔离层之间，所述第一焊盘的一部分在垂直方向上贯穿所述绝缘层，并延伸进所述下层导电层中，所述第二焊盘与所述第一接触部电连接。
19.根据权利要求18所述的三维存储器，其特征在于：所述第一焊盘与所述下层导电层之间设有金属硅化物层。
20.根据权利要求18所述的三维存储器，其特征在于：所述下层导电层的材质包括多晶硅。
21.根据权利要求18所述的三维存储器，其特征在于：所述三维存储器包括阵列存储区及位于所述阵列存储区外围的穿硅通孔区域，所述三维存储器还包括位于所述阵列存储区的沟道侧面引出层，所述沟道侧面引出层与所述第一隔离层、所述牺牲层及所述第二隔离层位于同一层并互相接触，所述第一焊盘在水平面上的投影位于所述阵列存储区。
22.根据权利要求21所述的三维存储器，其特征在于：所述沟道侧面引出层的材质包括多晶硅。
23.根据权利要求13所述的三维存储器，其特征在于：所述牺牲层的材质包括多晶硅，所述上层导电层的材质包括多晶硅。
24.根据权利要求13所述的三维存储器，其特征在于：所述三维存储器还包括堆叠结构及垂直沟道结构，所述堆叠结构位于所述上层导电层上方并包括在垂直方向上交替堆叠的电介质层与栅线导电层，所述垂直沟道结构在垂直方向上贯穿所述堆叠结构，并延伸进所述下层导电层中。
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