CN111564445A - 3d存储器件及其制造方法 - Google Patents

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CN111564445A CN202010240421.7A CN202010240421A CN111564445A CN 111564445 A CN111564445 A CN 111564445A CN 202010240421 A CN202010240421 A CN 202010240421A CN 111564445 A CN111564445 A CN 111564445A
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Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件制造方法包括：在半导体衬底上形成具有台阶状的绝缘叠层结构，每个台阶包括牺牲层以及位于牺牲层下方的层间绝缘层；在牺牲层暴露的至少部分表面形成保护层；在保护层上方形成覆盖绝缘叠层结构的介质层；将牺牲层替换为栅极导体层以形成栅叠层结构；在至少一个所述台阶上形成与所述栅极导体层连通的导电通道，其中，保护层作为形成导电通道的停止层，导电通道与栅极导体层至少部分接触。该制造方法通过在叠层结构表面处理形成保护层，并以保护层作为停止层执行刻蚀工艺进而形成台阶区接触，在单层介质叠层厚度减小的情况下降低了刻蚀难度，提升了存储器件的可靠性。

Description

3D存储器件及其制造方法
技术领域
本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
在3D NAND结构中，主要包括栅叠层结构、贯穿栅叠层结构的沟道柱以及导电通道，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体，采用沟道柱提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用导电通道实现存储单元串的互连。随着3D NAND结构中堆叠层数不断增高，介质层的总膜厚不断增加，将导致深孔/深槽的刻蚀难度不断增加。一般通过适当减小单层介质叠层的厚度来降低刻蚀深孔/ 深槽的难度，但对应着台阶区用于形成导电通道的接触孔的刻蚀停止层也会相应减薄，增大了刻蚀的难度，减少了工艺窗口。
因此，期望进一步改进3D存储器件的结构及其制造方法，从而提高3D存储器件的可靠性。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，通过在外延层上方设置保护层作为刻蚀停止层，外延层受到保护不会被去除，从而提高了3D存储器件的击穿电压。
根据本发明的一方面，提供一种3D存储器件的制造方法，包括：在半导体衬底上形成具有台阶状的绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的牺牲层和层间绝缘层，每个台阶包括所述牺牲层以及位于所述牺牲层下方且被所述牺牲层覆盖的所述层间绝缘层；在所述牺牲层暴露的至少部分表面形成保护层；在所述保护层上方形成覆盖所述绝缘叠层结构的介质层；将所述牺牲层替换为栅极导体层以形成栅叠层结构；在至少一个所述台阶上形成与所述栅极导体层连通的导电通道，所述保护层作为形成所述导电通道的停止层，所述导电通道与所述栅极导体层至少部分接触。
优选地，形成所述导电通道的步骤包括：在所述台阶上以所述保护层为停止层形成贯穿所述介质层的至少一个第一沟槽；去除所述第一沟槽底部的至少部分保护层；以及填充与所述栅极导体层接触的导电材料。
优选地，形成所述保护层的步骤包括：在所述牺牲层暴露的表面的非栅线缝隙区域进行表面变性处理，所述表面变性处理包括离子注入或等离子处理。
优选地，形成所述绝缘叠层结构的步骤包括：在所述半导体衬底上交替堆叠多个层间绝缘层与多个牺牲层；图案化为台阶状以形成台阶区域，所述台阶区域围绕核心区域；去除所述台阶区域中牺牲层上方的部分层间介质层。
优选地，所述保护层形成于所述台阶区域中暴露的牺牲层的表面，且所述保护层在所述台阶区域为非连续结构。
优选地，还包括：在所述核心区域形成贯穿所述叠层结构的至少一个沟道柱，所述沟道柱到达所述衬底。
优选地，还包括：形成贯穿栅叠层结构的多个栅线缝隙。
优选地，形成所述栅叠层结构的步骤包括：选择性蚀刻所述牺牲层以形成空腔；以及在所述空腔中填充金属材料以形成栅极导体层。
根据本发明的另一方面，提供一种3D存储器件，包括：半导体衬底；位于所述半导体衬底上方的栅叠层结构，所述栅叠层结构具有台阶状，包括交替堆叠的多个栅极导体层和多个层间绝缘层，每个台阶包括所述栅极导体层和位于所述栅极导体层下方的所述层间介质层；保护层，位于所述栅极导体层上方；介质层，位于所述保护层上方并覆盖所述栅叠层结构；导电通道，位于所述台阶上且与所述栅极导体层连通，其中，所述保护层作为形成所述导电通道的停止层，所述导电通道与所述栅极导体层至少部分接触。
优选地，所述导电通道包括：第一沟槽，贯穿所述介质层并停止于所述保护层，所述第一沟槽底部至少暴露部分所述栅极导体层；导电材料，位于所述第一沟槽中且与所述栅极导体层接触。
优选地，所述保护层为位于非栅线缝隙区域中暴露的所述栅极导体层表面的变性处理层。
优选地，所述栅叠层结构包括具有台阶状的台阶区域和被所述台阶区域围绕的核心区域。
优选地，还包括：至少一个沟道柱，位于所述核心区域且贯穿所述叠层结构，所述沟道柱到达所述半导体衬底。
优选地，还包括：多个栅线缝隙，贯穿所述栅叠层结构。
优选地，所述保护层位于所述台阶区域中暴露的牺牲层的表面，且所述保护层在所述台阶区域为非连续结构。
根据本发明实施例的3D存储器件及其制造方法，该制造方法通过在叠层结构表面处理形成保护层，并以保护层作为停止层执行刻蚀工艺形成沟槽，之后选择性刻蚀去除沟槽底部的至少部分保护层，进而在沟槽中填充与栅极导体层接触的导电材料以形成导电通道。在单层介质叠层厚度减小的情况下降低了刻蚀难度，提升了存储器件的可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出根据本发明实施例的3D存储器件的立体图。
图2至图8示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1示出3D存储器件的立体图。为了清楚起见，在图1中未示出 3D存储器件中的各个绝缘层。在该实施例中示出的3D存储器件包括4 个存储单元串，每个存储单元串包括4个存储单元，从而形成4*4共计 16个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件中，存储单元串分别包括各自的第一沟道柱110，以及公共的栅极导体121、122和123。
沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层之间夹有隧穿介质层、电荷存储层和栅介质层，从而形成例如四个存储晶体管。在沟道柱110的两端，栅极导体层122和123 与沟道层之间夹有栅介质层，从而形成例如两个选择晶体管。在该实施例中，沟道层例如由多晶硅组成，隧穿介质层和栅介质层分别由氧化物例如氧化硅组成，电荷存储层由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123 由金属组成，例如钨。沟道层用于提供选择晶体管和控制晶体管的沟道区，沟道层的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层可以是N型掺杂的多晶硅。
进一步地，在该实施例中，沟道柱110的芯部为沟道层，隧穿介质层、电荷存储层和栅介质层形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层、隧穿介质层、电荷存储层和栅介质层形成围绕半导体层的叠层结构。
进一步地，在该实施例中，选择晶体管、存储晶体管使用公共的沟道层和栅介质层。在沟道柱110中，沟道层提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管的半导体层和栅介质层以及存储晶体管的半导体层和栅介质层。在沟道柱110中，选择晶体管的半导体层与存储晶体管的半导体层彼此电连接。
栅极导体121、122和123与存储单元串中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构 120。在图1中未示出层间绝缘层。栅叠层结构120呈台阶状，且具有核心区域，以及围绕核心区域的台阶区域。第一沟道柱110位于核心区域，导电通道130位于台阶区域。第一沟道柱110排列成阵列，同一列的多个第一沟道柱110的第一端共同连接至同一条位线BL，第二端共同连接至衬底101并经由衬底101形成共源极连接。串选择晶体管的栅极导体 122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个第一沟道柱110的栅线共同连接至同一条串选择线。存储晶体管的栅极导体 121按照不同的层面分别连接成一体。如果存储晶体管的栅极导体121 由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道 130到达互连层140，从而彼此互连，然后经由导电通道连接至同一条字线WL1/WL2/WL3/WL4。源选择晶体管的栅极导体123连接成一体，如果源选择晶体管的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的导电通道130到达互连层140，从而彼此互连，然后经由导电通道130连接至同一条源选择线SGS。
在优选的实施例中，在半导体衬底101中还包括例如为CMOS电路的外围电路，进而采用导电通道130提供CMOS电路与外部电路之间的电连接。
图2至图8示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图，其中，图2至图3a、图4至图8为图1中沿A-A线的截面图，图3b为在形成如3a中所示的半导体结构的俯视图。下面将结合图2至图8对本发明存储器结构的制造方法进行详细的说明。
本实施例制造3D存储器件的方法开始于在半导体衬底101上形成台阶状的绝缘叠层结构180，如图2所示。
在该步骤中，首先，可以利用刻蚀工艺对绝缘叠层结构180进行刻蚀，使牺牲层182与层间绝缘层181的尺寸自半导体衬底101向上依次递减，从而形成核心区域10以及围绕核心区域10的台阶区域20。绝缘叠层结构180包括交替堆叠的牺牲层182和层间绝缘层181。台阶区域 20包括多个台阶，每个台阶由牺牲层182与位于牺牲层182上方的层间绝缘层181组成，一个台阶中的牺牲层182和层间绝缘层181端部基本平齐。进一步地，层间绝缘层181的材料与牺牲层182的材料具有相对较高的刻蚀选择比，层间绝缘层181例如由氧化硅组成，牺牲层182例如由氮化硅组成。然而本发明实施例并不限于此，本领域技术人员可以根据需要对衬底101、层间绝缘层181以及牺牲层182的材料进行其他设置。
之后，去除每个台阶中牺牲层182上方的至少部分的层间绝缘层进而得到新的台阶状的叠层结构。新的叠层结构中的每个台阶包括牺牲层 182以及位于牺牲层182下方且被牺牲层覆盖的层间介质层181，其中，每个台阶中层间介质层181位于台阶区域的端部与本台阶中的牺牲层 181位于台阶区域的端部平齐或者后者超出前者。
接着，在绝缘叠层结构180暴露在外的牺牲层182的上表面和侧面形成保护层190，如图3a、3b所示。
在绝缘层结构180位于台阶区域20的牺牲层182暴露在外的表面形成保护层190。具体地，在暴露在外的牺牲层182表面做表面变性处理以形成保护层190，保护层190例如为氮化硅层，保护层190可以掺杂或者不掺杂。其中，表面变性处理包括离子注入工艺或者等离子注入工艺。进一步地，保护层190形成在暴露在外部的牺牲层182表面的非栅线缝隙区域且保护层190在台阶区域为非连续结构，即，在栅线缝隙区域129之外的牺牲层182表面形成保护层190。进一步地，保护层190 包括位于牺牲层182的上表面的部分和侧面的部分。在后续将牺牲层182 被替换为栅极导体层后，沿顶层栅极导体层122向下分割栅叠层结构形成多个栅线缝隙进而形成栅线缝隙区域129。栅线缝隙将栅极导体层分割以形成不同的栅线。在本实施例中，栅线缝隙例如在形成栅叠层结构之后形成。
接着，在绝缘叠层结构180上填充介质以形成介质层，如图4所示。
在绝缘叠层结构180上方形成共形的具有台阶状的第一介质层127 以覆盖绝缘叠层结构180暴露在外部的表面。之后在第一介质层127上方形成第二介质层128，第二介质层128包括位于核心区域10的第一部分和位于台阶区域20的第二部分。第二介质层128的第一部分和第二部分的上表面基本平齐。
进一步地，替换牺牲层182以形成栅叠层结构120以及形成贯穿栅叠层结构120的多个沟道柱110，如图5所示。
具体地，在绝缘叠层结构180中形成贯穿绝缘叠层结构180的多个沟道柱110。沟道柱110的具体结构请见上述立体图的相关描述，故在此不再赘述。
接着，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘叠层结构180中形成延伸至衬底101靠近绝缘叠层结构180的表面的沟槽(图中未示出)。该沟槽例如位于两个沟道柱 110之间。
之后采用各向同性蚀刻沿沟槽去除绝缘叠层结构180中的牺牲层 182从而形成空腔(图中未示出)。其中各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在绝缘叠层结构180中的层间绝缘层181和牺牲层182分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、 C4F6、CH2F2和O2中的一种或多种。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构180中的层间绝缘层181去除牺牲层182。在一些优选的实施中，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在层间绝缘层181上附着的蚀刻产物(例如氧化硅)，使得层间绝缘层 181在空腔中的暴露表面平整。
接着，在上述的湿法蚀刻步骤之后，采用原子层沉积(ALD)，在空腔的暴露表面上、沿沟槽依次形成阻挡层(未示出)以及金属层。其中，阻挡层用于将金属层分别与层间绝缘层181、沟道柱110隔离开。在该实施例中，阻挡层的材料为高介电的金属化合物，阻挡层例如包括三氧化二铝。在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱气体例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。金属层包括不同的层面，从而形成栅极导体层121、122和123，在后续过程中每个层面的栅极导体通过栅线缝隙被分隔成多条栅线。在一些优选的实施例中，在阻挡层和金属层之间还包括将二者隔离开的粘附层(未示出)，例如采用原子层沉积(ALD)形成，粘附层例如由钛的硅化物或氮化物组成。金属层形成在粘附层的表面上，可以改善原子层沉积期间前驱气体在表面上的化学吸附特性，并且可以提高金属层在层间绝缘层181上的附着强度。
接着，在沟槽中形成栅线缝隙(未示出)。在本实施例中，栅线缝隙的形成过程采用一般的制造工艺即可，因此不再详述。
在该步骤中形成的栅极导体121、122和123与层间绝缘层181交替堆叠，从而形成栅叠层结构120。与绝缘叠层结构180相比，栅叠层结构120中的栅极导体层121、122和123置换了绝缘叠层结构170中的牺牲层182。
接着，在台阶区域20形成多个第一沟槽131，如图6所示。
以保护层190作为停止层，并沿台阶区域20的第二介质层128向下刻蚀并依次贯穿第二介质层128、第一介质层127以形成多个第一沟槽 131。每个台阶上至少形成一个第一沟槽131。
接着，沿第一沟槽131去除部分保护层以形成第二沟槽132，如图7 所示。
沿着第一沟槽131选择性蚀刻位于第一沟槽131底部的至少部分保护层190以得到第二沟槽132，第二沟槽132使得至少部分栅极导体暴露。
接着，在第二沟槽132中填充导电材料以形成导电通道130，如图8 所示，导电通道130用于将栅极导体层和外部电路电连接，其中，导电通道130中的导电材料与栅极导体层接触。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (15)

1.一种3D存储器件的制造方法，包括：
在半导体衬底上形成具有台阶状的绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的牺牲层和层间绝缘层，每个台阶包括所述牺牲层以及位于所述牺牲层下方且被所述牺牲层覆盖的所述层间绝缘层；
在所述牺牲层暴露的至少部分表面形成保护层；
在所述保护层上方形成覆盖所述绝缘叠层结构的介质层；
将所述牺牲层替换为栅极导体层以形成栅叠层结构；
在至少一个所述台阶上形成与所述栅极导体层连通的导电通道，
其中，所述保护层作为形成所述导电通道的停止层，所述导电通道与所述栅极导体层至少部分接触。
2.根据权利要求1所述的方法，其中，形成所述导电通道的步骤包括：
在所述台阶上以所述保护层为停止层形成贯穿所述介质层的至少一个第一沟槽；
去除所述第一沟槽底部的至少部分保护层；以及
填充与所述栅极导体层接触的导电材料。
3.根据权利要求1所述的方法，其中，形成所述保护层的步骤包括：
在所述牺牲层暴露的表面的非栅线缝隙区域进行表面变性处理，
所述表面变性处理包括离子注入或等离子处理。
4.根据权利要求3所述的方法，其中，形成所述绝缘叠层结构的步骤包括：
在所述半导体衬底上交替堆叠多个层间绝缘层与多个牺牲层；
图案化为台阶状以形成台阶区域，所述台阶区域围绕核心区域；
去除所述台阶区域中牺牲层上方的部分层间介质层。
5.根据权利要求4所述的方法，其中，所述保护层形成于所述台阶区域中暴露的牺牲层的表面，且所述保护层在所述台阶区域为非连续结构。
6.根据权利要求4所述的方法，其中，还包括：
在所述核心区域形成贯穿所述叠层结构的至少一个沟道柱，所述沟道柱到达所述衬底。
7.根据权利要求1所述的方法，其中，还包括：
形成贯穿栅叠层结构的多个栅线缝隙。
8.根据权利要求1所述的方法，其中，形成所述栅叠层结构的步骤包括：
选择性蚀刻所述牺牲层以形成空腔；以及
在所述空腔中填充金属材料以形成栅极导体层。
9.一种3D存储器件，包括:
半导体衬底；
位于所述半导体衬底上方的栅叠层结构，所述栅叠层结构具有台阶状，包括交替堆叠的多个栅极导体层和多个层间绝缘层，每个台阶包括所述栅极导体层和位于所述栅极导体层下方的所述层间介质层；
保护层，位于所述栅极导体层上方；
介质层，位于所述保护层上方并覆盖所述栅叠层结构；
导电通道，位于所述台阶上且与所述栅极导体层连通，
其中，所述保护层作为形成所述导电通道的停止层，所述导电通道与所述栅极导体层至少部分接触。
10.根据权利要求9所述的3D存储器件，其中，所述导电通道包括：
第一沟槽，贯穿所述介质层并停止于所述保护层，所述第一沟槽底部至少暴露部分所述栅极导体层；
导电材料，位于所述第一沟槽中且与所述栅极导体层接触。
11.根据权利要求9所述的3D存储器件，其中，所述保护层为位于非栅线缝隙区域中暴露的所述栅极导体层表面的变性处理层。
12.根据权利要求9所述的3D存储器件，其中，所述栅叠层结构包括具有台阶状的台阶区域和被所述台阶区域围绕的核心区域。
13.根据权利要求12所述的3D存储器件，其中，还包括：
至少一个沟道柱，位于所述核心区域且贯穿所述叠层结构，所述沟道柱到达所述半导体衬底。
14.根据权利要求9所述的3D存储器件，其中，还包括：
多个栅线缝隙，贯穿所述栅叠层结构。
15.根据权利要求12所述的3D存储器件，其中，所述保护层位于所述台阶区域中暴露的牺牲层的表面，且所述保护层在所述台阶区域为非连续结构。
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