CN111211129B - 3d存储器件及其制造方法 - Google Patents

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Abstract

公开了一种3D存储器件及其制造方法，包括衬底；位于所述衬底上方的第一栅叠层结构和第二栅叠层结构；贯穿所述第一栅叠层结构和第二栅叠层结构的多个沟道柱；以及位于栅线缝隙中的源极导电通道，所述源极导电通道包括贯穿所述第一栅叠层结构的第一导电通道和贯穿所述第二栅叠层结构的第二导电通道，所述第一导电通道在沿所述衬底表面的方向上不连续，所述第二导电通在沿所述衬底表面的方向上连续且与所述第一导电通道连接。本申请的3D存储器件的源极导电通道中不连续的第一导电通道降低了底部受到的应力，防止了因应力过大导致的源极导电通道的倾斜和塌缩，提高了3D存储器件的良率和可靠性。

Description

3D存储器件及其制造方法
技术领域
本发明涉及存储器技术领域，特别涉及一种3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸(CD)越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，随着3D存储器件中沿垂直方向堆叠的存储单元层数越来越多，采用单沟道组(SingleChannel hole Formation，SCF)结构形成具有存储功能的存储单元串。在一些3D存储器件中，栅线缝隙(GLS)用于电隔离存储单元的栅极导体(即，3D存储器件的字线WL)和栅线缝隙中的触点(例如，用于阵列共源极扇出的源极导电通道)。当沿着垂直方向堆叠的存储单元较多时，一般采用双层结构的沟道柱，但是位于栅线缝隙中的源极导电通道孔仍是通过一步法蚀刻形成。由于存储器件核心区域和台阶区域的密度不同，且垂直方向堆叠的存储单元过多，容易使得栅线缝隙在核心区域和台阶区域的过渡区域由于应力变化形成锯齿状不规则的边缘，进而导致WL-WL和或WL-ACS之间的电泄露，降低器件得到可靠性。另外，过多的存储单元也使得在形成栅线缝隙时由于应力作用导致出现倾斜、坍塌等情况，使得存储器件的特征尺寸(CD)出现问题，进而导致对准校验(OVL)等出现偏差。
期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。
发明内容
鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，通过两步形成栅线缝隙，并在栅线缝隙中形成源极导电通道，该源极导电通道包括下半部分断开的第一导电通道和上半部分连接的第二导电通道，从而降低由于3D存储器件中垂直方向堆叠的存储单元过多，应力过大导致的问题，提高了3D存储器件的良率和可靠性。
根据本发明的一方面，提供一种3D存储器件，包括：衬底；位于所述衬底上方的第一栅叠层结构和位于所述第一栅叠层结构上方第二栅叠层结构，所述第一栅叠层结构和所述第二栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；贯穿所述第一栅叠层结构和第二栅叠层结构的多个沟道柱，所述沟道柱的底部包括外延结构；以及位于栅线缝隙中的源极导电通道，所述源极导电通道与所述第一栅叠层结构和第二栅叠层结构彼此绝缘，其中，所述源极导电通道包括贯穿所述第一栅叠层结构的第一导电通道和贯穿所述第二栅叠层结构的第二导电通道，所述第一导电通道在沿所述衬底表面的方向上不连续，所述第二导电通在沿所述衬底表面的方向上连续且与所述第一导电通道连接。
优选地，所述第一导电通道和/或所述第二导电通道的截面形状包括矩形和梯形中的任一种。
优选地，所述源极导电通道与所述第一栅叠层结构和第二栅叠层结构之间通过绝缘层彼此绝缘。
优选地，所述不连续的第一导电通道由所述绝缘层隔开。
优选地，所述源极导电通道还包括位于所述第二导电通道上方的导电层。
优选地，所述沟道柱包括贯穿第一绝缘叠层结构的第一沟道柱和贯穿所述第二绝缘叠层结构的第二沟道柱。
优选地，所述源极导电通道底部的衬底中，还包括公共源区。
根据本发明的另一方面，提供一种3D存储器件的制造方法，包括：在衬底上形成第一绝缘叠层结构；在所述第一绝缘叠层结构中形成多个第一沟道孔和第一栅线缝隙；在所述第一绝缘叠层结构上方形成第二绝缘叠层结构，所述第一绝缘叠层结构和所述第二绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；在所述第二绝缘叠层结构中形成第二沟道孔和第二栅线缝隙，所述第二沟道孔与所述第一沟道孔连通，所述第二栅线缝隙与所述第一栅线缝隙连通；经由所述第一栅线缝隙和所述第二栅线缝隙将所述第一绝缘叠层结构和所述第二绝缘叠层结构置换为第一栅叠层结构和第二栅叠层结构；以及在所述第一栅线缝隙和所述第二栅线缝隙中形成源极导电通道，所述源极导电通道通过绝缘层与所述第一栅叠层结构和第二栅叠层结构彼此绝缘，其中，所述源极导电通道包括贯穿所述第一栅叠层结构的第一导电通道和贯穿所述第二栅叠层结构的第二导电通道，所述第一导电通道在沿所述衬底表面的方向上不连续，所述第二导电通在沿所述衬底表面的方向上连续且与所述第一导电通道连接。
优选地，所述第一导电通道和/或所述第二导电通道的截面形状包括矩形和梯形中的任一种。
优选地，在所述第一栅线缝隙和所述第二栅线缝隙中形成源极导电通道的步骤包括：在所述第一栅线缝隙中沉积导电材料；在所述导电材料中形成通道孔，所述通道孔延伸到所述衬底表面；在所述通道孔中沉积绝缘材料，所述绝缘材料隔开所述导电材料，形成不连续的第一导电通道；在所述第二栅线缝隙中沉积导电材料，形成第二导电通道。
优选地，所述源极导电通道还包括位于所述第二导电通道上方的导电层。
优选地，在所述形成多个第一沟道孔和第一栅线缝隙与形成第二绝缘叠层结构的步骤之间，还包括：在多个所述的第一沟道孔和第一栅线缝隙中填充牺牲层。
优选地，在所述第一绝缘叠层结构中形成多个第一沟道孔和第一栅线缝隙与在多个所述第一沟道孔和第一栅线缝隙中填充牺牲层的步骤之间，还包括：在所述第一栅线缝隙的底部形成氧化层；在所述第一沟道孔的底部形成外延结构和外延介质层。
优选地，在所述第二绝缘叠层结构中形成第二沟道孔和形成第二栅线缝隙的步骤之间，还包括：去除所述第一沟道孔中的牺牲层；在所述第一沟道孔和所述第二沟道孔中形成沟道柱。
优选地，在所述第二绝缘叠层结构中形成第二栅线缝隙和将所述第一绝缘叠层结构和第二绝缘叠层结构置换为第一栅叠层结构和第二栅叠层结构的步骤之间，还包括：去除所述第一栅线缝隙中的牺牲层。
优选地，在形成第一栅叠层结构和第二栅叠层结构与在所述第一栅线缝隙和所述第二栅线缝隙中形成源极导电通道的步骤之间，还包括：在所述栅线缝隙底部的所述衬底中，形成公共源区。
优选地，在多个所述第一沟道孔和第一栅线缝隙中填充牺牲层与在所述第一绝缘叠层结构上方形成第二绝缘叠层结构的步骤之间，还包括：在所述第一绝缘叠层结构的表面形成蚀刻停止层。
本申请的3D存储器件，源极导电通道包括非连续的第一导电通道和连续的第二导电通道，非连续的第一导电通道降低了栅线缝隙底部中对导电通道的应力，进而降低源极导电通道倾斜和塌缩的几率，提高器件的良率和可靠性，连续的第二导电通道使得源极导电通道只需一个布线层，降低了工艺的复杂性。
本申请的3D存储器件，在形成第一绝缘叠层结构后形成第一栅线缝隙，在形成第二绝缘叠层结构后形成第二栅线缝隙，将原本一步形成的栅线缝隙通过两步形成，由于降低了栅线缝隙形成时绝缘叠层结构的厚度，从而避免了因堆叠的存储单元过多而造成的在应力变化较为明显的区域出现的蚀刻缺陷问题，提高了器件的良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图；
图2a至图2m示出了本发明实施例的3D存储器件制造方法的各阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，随着3D存储器件中沿垂直方向堆叠的存储单元层数越来越多，采用单沟道组(SingleChannel hole Formation，SCF)结构形成具有存储功能的存储单元串。在一些3D存储器件中，栅线缝隙(GLS)用于电隔离存储单元的栅极导体(即，3D存储器件的字线WL)和栅线缝隙中的触点(例如，用于阵列共源极扇区的源极导电通道)。当沿着垂直方向堆叠的存储单元较多时，一般采用双层结构的沟道柱，但是位于栅线缝隙中的源极导电通道孔仍是通过一步法蚀刻形成。由于存储器件核心区域和台阶区域的密度不同，且垂直方向堆叠的存储单元过多，容易使得栅线缝隙在核心区域和台阶区域的过渡区域由于应力变化形成锯齿状不规则的边缘，进而导致WL-WL和或WL-ACS之间的电泄露，降低器件得到可靠性。另外，过多的存储单元也使得在形成栅线缝隙时由于应力作用导致出现倾斜、坍塌等情况，使得存储器件的特征尺寸(CD)出现问题，进而导致对准校验(OVL)等出现偏差。
本申请的发明人注意到上述问题，提出一种改进后的3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，邻接的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2a至图2m示出了本发明实施例的3D存储器件制造方法的各阶段的截面图。
该方法开始于在衬底101上方形成第一绝缘叠层结构的半导体结构，如图2a所示，在该实施例中，衬底101例如为单晶硅衬底。
在该步骤中，采用沉积工艺，例如为原子层沉积(Atomic Layer Deposition，ALD)，物理气相沉积(Physical，Vapor Deposition，PVD)或化学气相沉积(Chemical VaporDeposition，CVD)等工艺在衬底101的表面形成第一绝缘叠层结构，该第一绝缘叠层结构包括堆叠的多个牺牲层102，相邻的牺牲层102由层间绝缘层103彼此隔开。在该实施例中，层间绝缘层103例如由氧化硅组成，牺牲层102例如由氮化硅组成。
如下文所述，牺牲层102将置换成栅极导体121至123，栅极导体122一步连接至串选择线，栅极导体123一步连接至地选择线，栅极导体121一步连接至字线。为了形成从栅极导体121至123到达选择线和字线的导电通道，多个牺牲层例如图案化为台阶状，即，每个牺牲层的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。在图2a之后将多个牺牲层之间的层间绝缘层和覆盖绝缘叠层结构的层间绝缘层整体示出为绝缘层103。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层之间及其上方的多个层间绝缘层。
在该实施例中，示出的第一绝缘叠层结构中包括5层牺牲层102，在具体的3D存储器件的制造过程中，牺牲层102根据不同3D存储器件对存储单元数量的不同要求而设置为其他的数量。
进一步地，在第一绝缘叠层结构中形成第一栅线缝隙1041，并在第一栅线缝隙1041底部的衬底11表面形成氧化层1042，如图2b所示。
在该步骤中，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。在该实施例中，第一栅线缝隙1041将栅极导体120分割成多条栅线。为此，第一栅线缝隙1041贯穿第一绝缘叠层结构，到达半导体衬底101中。
进一步地，还包括在形成第一栅线缝隙1041后，在第一栅线缝隙1041底部的半导体衬底101的表面形成氧化层1042。在该步骤中，可以通过原子层沉积，物理气相沉积或化学气相沉积等工艺在第一栅线缝隙1041底部的半导体衬底101表面形成氧化层1042。在该实施例中，氧化层1042的材料例如为氧化硅，在后续步骤中用于充当蚀刻停止层。
进一步地，在第一绝缘叠层结构中形成多个第一沟道孔1051，并在多个第一沟道孔中形成外延结构115和外延介质层1052，如图2c所示。
在该步骤中，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺在第一绝缘叠层结构中形成多个第一沟道孔1051。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面下方附近停止。
在该步骤中，还包括在多个第一沟道孔1051的底部形成外延结构115。外延结构115为硅选择性外延生长层(Silicon epitaxial growth，SEG)，材料例如为多晶硅或单晶硅。在该实施例中，位于第一沟道孔1051中的外延结构115与第一绝缘叠层中最靠近半导体衬底101的牺牲层102邻接。
在该实施例中，还包括在外延结构115的表面形成外延介质层1052，外延介质层1052的材料例如为氧化硅。
进一步地，在第一栅线缝隙1041和第一沟道孔1051中沉积牺牲层107，如图2d所示。
在该步骤中，采用沉积工艺，例如为原子层沉积，物理气相沉积或化学气相沉积等工艺在第一栅线缝隙1041和第一沟道孔1051中沉积牺牲层107，牺牲层107的材料例如为多晶硅。
在该实施例中，在第一栅线缝隙1041和第一沟道孔1051中填充牺牲层107，可以防止在后续工艺中，第一栅线缝隙1041和第一沟道孔1051出现塌缩，使得位于沟道孔侧壁的功能层无法正常形成。同时可以作为硬掩膜层，保持第一绝缘叠层结构的表面平整，便于后续步骤中在第一绝缘叠层结构的表面形成第二绝缘叠层结构，从而提高垂直方向堆叠的存储单元。在该实施例中，牺牲层107在后续形成沟道柱和源极导电通道时会被去除。
在该实施例中，还包括在形成牺牲层107后对半导体结构进行表面平坦化工艺，例如采用化学机械研磨工艺使得第一绝缘叠层结构最上方的层间绝缘层的表面露出。
进一步地，在第一绝缘叠层结构的表面形成蚀刻停止层106，如图2e所示。
在该步骤中，采用沉积工艺，例如为原子层沉积，物理气相沉积或化学气相沉积等工艺在第一绝缘叠层结构的表面形成蚀刻停止层106。
在该步骤中，蚀刻停止层106用于分隔第一绝缘叠层结构与后续形成的第二绝缘叠层结构，便于对第二绝缘叠层结构进行蚀刻时不会影响到第一绝缘叠层结构，同时保证第二绝缘叠层结构在平坦的表面进行沉积。
进一步地，在蚀刻停止层106上形成第二绝缘叠层结构，如图2f所示。
在该步骤中，采用沉积工艺，例如为原子层沉积，物理气相沉积或化学气相沉积等工艺在蚀刻停止层的表面形成第二绝缘叠层结构，该第二绝缘叠层结构包括堆叠的多个层间牺牲层102，相邻的层间牺牲层102由层间绝缘层103彼此隔开。在该实施例中，层间绝缘层103例如由氧化硅组成，层间牺牲层102例如由氮化硅组成。
如下文所述，层间牺牲层102将置换成栅极导体121至123，栅极导体122一步连接至串选择线，栅极导体123一步连接至地选择线，栅极导体121一步连接至字线。为了形成从栅极导体121至123到达选择线和字线的导电通道，多个牺牲层例如图案化为台阶状，即，每个牺牲层的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。在图2f之后将多个牺牲层之间的层间绝缘层和覆盖绝缘叠层结构的层间绝缘层整体示出为绝缘层103。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层之间及其上方的多个层间绝缘层。
在该实施例中，示出的第二绝缘叠层结构中包括5层牺牲层102，在具体的3D存储器件的制造过程中，牺牲层102根据不同3D存储器件对存储单元数量的不同要求而设置为其他的数量。
进一步地，在第二绝缘叠层结构中形成多个第二沟道孔1054，如图2g所示。
在该步骤中，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺在第二绝缘叠层结构中形成多个第二沟道孔1054。例如，通过控制蚀刻时间，使得蚀刻在蚀刻停止层的表面附近停止，或通过高选择比的蚀刻方法使蚀刻在蚀刻停止层106的表面停止。
在该实施例中，第二沟道孔1054位于第一沟道孔1051的上方，并在后续步骤中与第一沟道孔1051连通。
进一步地，去除第二沟道孔1054下方的蚀刻停止层106，使第二沟道孔1054与第一沟道孔1051连通，并去除第一沟道孔1051中的牺牲层107，如图2h所示。
在该步骤中，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺去除第二沟道孔1054下方的蚀刻停止层106，使第二沟道孔1054与第一沟道孔1051连通。
在该步骤中，还包括例如采用气相蚀刻去除第一沟道孔1051中的牺牲层107。在该步骤中，蚀刻剂充满第二沟道孔1054，第一沟道孔1051的牺牲层107的端部暴露于第二沟道孔1054的开口中，因此，牺牲层107接触到蚀刻剂。蚀刻剂由第二沟道孔1054的开口逐渐蚀刻牺牲层107，由于蚀刻剂的高选择比，该蚀刻在去除牺牲层107时，不会对第一叠层结构中的层间绝缘层103和层间牺牲层102造成损伤。
进一步地，在第一沟道孔1051和第二沟道孔1054连接而成的沟道孔1055中形成沟道柱110，如图2i所示。
在该步骤中，在沟道孔1055的侧壁上依次沉积形成阻挡介质层114、电荷存储层113、隧穿介质层112、沟道层111。在该实施例中，半导体结构内部形成了如沟道柱110以及沟道柱110内部的ONOP结构(氧化物-氮化物-氧化物-多晶硅)，如图1b所示。
在该实施例中，沟道柱110的下部包括外延结构115和外延介质层1052。进一步地，沟道柱110包括从其上部延伸至外延结构115的沟道层111。参考图1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠在沟道层111上的隧穿介质层112、电荷存储层113和阻挡介质层114，在沟道柱110的两端，沟道柱110包括堆叠在沟道层111或外延结构115上的阻挡介质层114。沟道柱110的下端与半导体衬底101中的陷区通过外延结构115相接触。在最终的3D存储器件中，沟道柱110的上端与位线相连接，从而形成有效的存储单元。
在该实施例中，沟道柱110还包括作为芯部的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。在替代的实施例中，沟道柱110中可以省去绝缘层。
进一步地，在第二绝缘叠层结构中形成第二栅线缝隙1044，并去除蚀刻停止层106，使第一栅线缝隙1041和第二栅线缝隙1044连通，如图2j所示。
在该步骤中，在该步骤中，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺在第二绝缘叠层结构中形成多个第二栅线缝隙1044。例如，通过控制蚀刻时间，使得蚀刻在蚀刻停止层的表面附近停止，或通过高选择比的蚀刻方法使蚀刻在蚀刻停止层106的表面停止。在该实施例中，第二栅线缝隙1044位于第一栅线缝隙1041的上方。
在该步骤中，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺去除第二栅线缝隙1044下方的蚀刻停止层107，使第二栅线缝隙1044与第一栅线缝隙1041连通。进一步还包括通过气相蚀刻或湿法蚀刻去除整个蚀刻停止层106，并填充绝缘材料。
进一步地，去除第一栅线缝隙1041中的牺牲层107和氧化层1042，并经由连通后的栅线缝隙1045去除第一绝缘叠层结构和第二绝缘叠层结构(以下成为绝缘叠层结构)中的牺牲层102以形成空腔，以及采用金属层填充空腔以形成栅极导体120，如图2k所示。
在该步骤中，经由连通后的栅线缝隙1045去除绝缘叠层结构中的牺牲层102形成空腔时，利用栅线缝隙1045作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层102从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
在绝缘叠层结构中的层间绝缘层103和牺牲层102分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4 F8、C4F6、CH2 F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙1045。绝缘叠层结构中的牺牲层102的端部暴露于栅线缝隙1045的开口中，因此，牺牲层102接触到蚀刻剂。蚀刻剂由栅线缝隙1045的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层102。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层103去除牺牲层102。
在形成栅极导体时，利用栅线缝隙1045作为沉积物通道，例如采用原子层沉积(ALD)，在栅线缝隙1045和空腔中填充金属层。
在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
进一步地，在栅线缝隙1045底部的衬底101中形成公共源区154，并在栅线缝隙1045中依次形成绝缘层153和源极导电通道，如图2l和2m所示。
在该步骤中，通过离子注入工艺在栅线缝隙1045底部的半导体衬底101中形成公共源区154。并采用沉积工艺在栅线缝隙1045的侧壁上形成绝缘层153以及源极导电通道，源极导电通道通过绝缘层153与栅极导体隔开。
在该实施例中，源极导电通道包括导电通道152和导电层151，导电通道152包括位于第一栅线缝隙中的第一导电通道1522和位于第二栅线缝隙中的第二导电通道1521。其中，第一导电通道1522在沿衬底表面的x方向上为不连续的，第二导电通道1521为连续的，如图2m所示，图2m为与图2l所示的y/z截面垂直的x/z平面的的源极导电通道的截面图。在yz组成的平面上，第一导电通道和第二导电通道的截面形状例如为矩形或梯形。源极导电通道用于连接公共源区与源极线。在该实施例中，x方向例如为第一方向，y方向例如为第二方向，z方向例如为第三方向，第一方向、第二方向和第三方向两两垂直，第一方向和第二方向平行于衬底表面。
具体的，源极导电通道的形成步骤具体为在形成绝缘层153后的第一栅线缝隙1041中沉积导电材料，在导电材料中形成通道孔，在通道孔中沉积绝缘材料，形成的绝缘层将连续的导电材料隔开形成在沿衬底表面方向上不连续的第一导电通道1522，参考图2m，第一导电通道1522在沿x的方向上不连续。进一步地，在第二栅线缝隙中沉积导电材料形成第二导电通道1521。
在该实施例中，绝缘层153用于隔开源极导电通道与栅极导体之间的电交流。其中，绝缘层153包括第一绝缘层1531，更具体的，绝缘层153还可以包括第二绝缘层1533以及位于两者之间的介质层1532。
在该实施例中，栅线缝隙分两步形成，降低了由于存储单元堆叠层数较高时核心区域和台阶区域因密度不同和应力变化而导致的缺陷。非连续的第一导电通道之间由绝缘层隔开，可以相应的降低第一栅线缝隙中的应力，进而降低源极导电通道倾斜和塌缩的几率，提高器件的良率。连续的第二导电通道，不仅将第一导电通道连接，而且在形成源极导电通道的布线层时，只需一个即可。
本申请的3D存储器件，在形成第一绝缘叠层结构后形成第一栅线缝隙，在形成第二绝缘叠层结构后形成第二栅线缝隙，将原本一步形成的栅线缝隙通过两步形成，由于降低了栅线缝隙形成时绝缘叠层结构的厚度，从而避免了因堆叠的存储单元过多而造成的在应力变化较为明显的区域出现的蚀刻缺陷问题，提高了器件的良率和可靠性。
本申请的3D存储器件，源极导电通道包括非连续的第一导电通道和连续的第二导电通道，非连续的第一导电通道降低了栅线缝隙底部中对导电通道的应力，进而降低源极导电通道倾斜和塌缩的几率，提高器件的良率和可靠性，连续的第二导电通道使得源极导电通道只需一个布线层，降低了工艺的复杂性。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (17)

1.一种3D存储器件，包括：
衬底；
位于所述衬底上方的第一栅叠层结构和位于所述第一栅叠层结构上方第二栅叠层结构，所述第一栅叠层结构和所述第二栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；
贯穿所述第一栅叠层结构和第二栅叠层结构的多个沟道柱，所述沟道柱的底部包括外延结构；以及
位于栅线缝隙中的源极导电通道，所述源极导电通道与所述第一栅叠层结构和第二栅叠层结构彼此绝缘，
其中，所述源极导电通道包括贯穿所述第一栅叠层结构的第一导电通道和贯穿所述第二栅叠层结构的第二导电通道，所述第一导电通道在沿所述衬底表面的第一方向上不连续，所述第二导电通道在沿所述衬底表面的第一方向上连续且与所述第一导电通道连接，所述第一方向平行于所述衬底表面。
2.根据权利要求1所述的3D存储器件，其中，所述第一导电通道和/或所述第二导电通道的截面形状包括矩形和梯形中的任一种。
3.根据权利要求1所述的3D存储器件，其中，所述源极导电通道与所述第一栅叠层结构和第二栅叠层结构之间通过绝缘层彼此绝缘。
4.根据权利要求3所述的3D存储器件，其中，所述不连续的第一导电通道由所述绝缘层隔开。
5.根据权利要求1所述的3D存储器件，其中，所述源极导电通道还包括位于所述第二导电通道上方的导电层。
6.根据权利要求1所述的3D存储器件，其中，所述沟道柱包括贯穿第一绝缘叠层结构的第一沟道柱和贯穿第二绝缘叠层结构的第二沟道柱。
7.根据权利要求1所述的3D存储器件，其中，所述源极导电通道底部的衬底中，还包括公共源区。
8.一种3D存储器件的制造方法，包括：
在衬底上形成第一绝缘叠层结构；
在所述第一绝缘叠层结构中形成多个第一沟道孔和第一栅线缝隙；
在所述第一绝缘叠层结构上方形成第二绝缘叠层结构，所述第一绝缘叠层结构和所述第二绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；
在所述第二绝缘叠层结构中形成第二沟道孔和第二栅线缝隙，所述第二沟道孔与所述第一沟道孔连通，所述第二栅线缝隙与所述第一栅线缝隙连通；
经由所述第一栅线缝隙和所述第二栅线缝隙将所述第一绝缘叠层结构和所述第二绝缘叠层结构置换为第一栅叠层结构和第二栅叠层结构；以及
在所述第一栅线缝隙和所述第二栅线缝隙中形成源极导电通道，所述源极导电通道通过绝缘层与所述第一栅叠层结构和第二栅叠层结构彼此绝缘，
其中，所述源极导电通道包括贯穿所述第一栅叠层结构的第一导电通道和贯穿所述第二栅叠层结构的第二导电通道，所述第一导电通道在沿所述衬底表面的第一方向上不连续，所述第二导电通在沿所述衬底表面的第一方向上连续且与所述第一导电通道连接，所述第一方向平行于所述衬底表面。
9.根据权利要求8所述的制造方法，其中，所述第一导电通道和/或所述第二导电通道的截面形状包括矩形和梯形中的任一种。
10.根据权利要求8所述的制造方法，其中，在所述第一栅线缝隙和所述第二栅线缝隙中形成源极导电通道的步骤包括：
在所述第一栅线缝隙中沉积导电材料；
在所述导电材料中形成通道孔，所述通道孔延伸到所述衬底表面；
在所述通道孔中沉积绝缘材料，所述绝缘材料隔开所述导电材料，形成不连续的第一导电通道；
在所述第二栅线缝隙中沉积导电材料，形成第二导电通道。
11.根据权利要求10所述的制造方法，其中，所述源极导电通道还包括位于所述第二导电通道上方的导电层。
12.根据权利要求8所述的制造方法，其中，在所述形成多个第一沟道孔和第一栅线缝隙与形成第二绝缘叠层结构的步骤之间，还包括：
在多个所述的第一沟道孔和第一栅线缝隙中填充牺牲层。
13.根据权利要求8所述的制造方法，其中，在所述第一绝缘叠层结构中形成多个第一沟道孔和第一栅线缝隙与在多个所述第一沟道孔和第一栅线缝隙中填充牺牲层的步骤之间，还包括：
在所述第一栅线缝隙的底部形成氧化层；
在所述第一沟道孔的底部形成外延结构和外延介质层。
14.根据权利要求12所述的制造方法，其中，在所述第二绝缘叠层结构中形成第二沟道孔和形成第二栅线缝隙的步骤之间，还包括：
去除所述第一沟道孔中的牺牲层；
在所述第一沟道孔和所述第二沟道孔中形成沟道柱。
15.根据权利要求12所述的制造方法，其中，在所述第二绝缘叠层结构中形成第二栅线缝隙和将所述第一绝缘叠层结构和第二绝缘叠层结构置换为第一栅叠层结构和第二栅叠层结构的步骤之间，还包括：
去除所述第一栅线缝隙中的牺牲层。
16.根据权利要求8所述的制造方法，其中，在形成第一栅叠层结构和第二栅叠层结构与在所述第一栅线缝隙和所述第二栅线缝隙中形成源极导电通道的步骤之间，还包括：
在所述栅线缝隙底部的所述衬底中，形成公共源区。
17.根据权利要求8所述的制造方法，其中，在多个所述第一沟道孔和第一栅线缝隙中填充牺牲层与在所述第一绝缘叠层结构上方形成第二绝缘叠层结构的步骤之间，还包括：
在所述第一绝缘叠层结构的表面形成蚀刻停止层。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112563286B (zh) * 2020-12-09 2023-11-28 长江存储科技有限责任公司 半导体器件的制作方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1437680A1 (en) * 1998-01-12 2004-07-14 Btg International Limited Magnetic data tagging
TW201628194A (zh) * 2015-01-27 2016-08-01 旺宏電子股份有限公司 三維垂直通道反及閘記憶體之源線生成
CN106847820A (zh) * 2017-03-07 2017-06-13 长江存储科技有限责任公司 一种三维存储器及其制作方法
US9711515B1 (en) * 2016-03-23 2017-07-18 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor memory device
CN107799531A (zh) * 2017-11-16 2018-03-13 长江存储科技有限责任公司 一种3d nand存储器等级层堆栈制造方法
CN109148459A (zh) * 2018-08-07 2019-01-04 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109920793A (zh) * 2019-03-29 2019-06-21 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110137178A (zh) * 2019-04-19 2019-08-16 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110379812A (zh) * 2019-06-27 2019-10-25 长江存储科技有限责任公司 3d存储器件及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2000249618A1 (en) * 2000-04-07 2001-10-23 Rso Corporation N.V. A marker for remote detection of articles

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1437680A1 (en) * 1998-01-12 2004-07-14 Btg International Limited Magnetic data tagging
TW201628194A (zh) * 2015-01-27 2016-08-01 旺宏電子股份有限公司 三維垂直通道反及閘記憶體之源線生成
US9711515B1 (en) * 2016-03-23 2017-07-18 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor memory device
CN106847820A (zh) * 2017-03-07 2017-06-13 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN107799531A (zh) * 2017-11-16 2018-03-13 长江存储科技有限责任公司 一种3d nand存储器等级层堆栈制造方法
CN109148459A (zh) * 2018-08-07 2019-01-04 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109920793A (zh) * 2019-03-29 2019-06-21 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110137178A (zh) * 2019-04-19 2019-08-16 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110379812A (zh) * 2019-06-27 2019-10-25 长江存储科技有限责任公司 3d存储器件及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
杨建生 ; .采用聚合物绝缘侧墙技术的三维(3D)存储器芯片叠层封装技术.半导体行业.2008,(04),全文. *

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