CN107425005A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体装置，其包括第一结构、虚拟缓冲层叠结构、外围接触孔和外围接触插塞。第一结构可包括衬底和设置在衬底上的外围电路。虚拟缓冲层叠结构可设置在第一结构上。虚拟缓冲层叠结构可包括交替层叠的虚拟层间绝缘层和虚拟牺牲绝缘层，以及在各个虚拟牺牲绝缘层内部层叠成一行的第一虚拟导电环。外围接触孔可穿透虚拟缓冲层叠结构。外围接触孔可被第一虚拟导电环包围。外围接触插塞可设置在外围接触孔中。外围接触插塞可延伸以连接到外围电路。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请要求于2016年5月23日提交的申请号为10-2016-0062791的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本公开一方面总体涉及一种半导体装置及其制造方法，尤其涉及一种包含三维存储器单元阵列的半导体装置及其制造方法。
背景技术
半导体装置可包括包含多个存储器单元的存储器单元阵列和用于控制存储器单元操作的外围电路。存储器单元阵列可包括以各种结构布置的存储器单元。为了使半导体装置的尺寸最小化，本文已经提出了一种包含三维布置的存储器单元的三维存储器单元阵列。
发明内容
根据本公开的一个方面，本文提供了一种包括第一结构、虚拟缓冲层叠结构、外围接触孔和外围接触插塞的半导体装置。第一结构可包括衬底和设置在衬底上的外围电路。虚拟缓冲层叠结构可设置在第一结构上。虚拟缓冲层叠结构可包括交替层叠的虚拟层间绝缘层和虚拟牺牲绝缘层，以及在各个虚拟牺牲绝缘层内部层叠在一行中的第一虚拟导电环。外围接触孔可穿透虚拟缓冲层叠结构。外围接触孔可被第一虚拟导电环包围。外围接触插塞可设置在外围接触孔中。外围接触插塞可延伸以连接到外围电路。
根据本公开的一个方面，本文提供了一种包括第一结构、第二结构、第三结构和外围接触插塞的半导体装置。第一结构可包括衬底和设置在衬底上的外围电路。第二结构可设置在第一结构上。第二结构可包括源极层叠结构和虚拟源极层叠结构，它们设置在相同的高度处且形成不同的层叠结构。第三结构可设置在第二结构上。第三结构可包括彼此隔离的单元层叠结构和虚拟缓冲层叠结构。外围接触插塞可穿透虚拟缓冲层叠结构和虚拟源极层叠结构。外围接触插塞可电连接到外围电路。
根据本公开的一个方面，本文提供了一种制造半导体装置的方法。该方法可包括形成包括衬底和设置在衬底上的外围电路的第一结构。衬底可包括第一区域和第二区域。该方法可包括在第一结构上交替地层叠第一材料层和第二材料层。该方法可包括在第二区域上形成穿透第一材料层和第二材料层的第一虚拟柱体。该方法可包括通过移除第一虚拟柱体来暴露外围接触孔。该方法可包括形成填充外围接触孔的狭缝绝缘层。该方法可包括形成穿透狭缝绝缘层并电连接到外围电路的外围接触插塞。
附图说明
图1是说明半导体装置的图。
图2A和图2B是说明半导体装置的第一和第二区域的视图。
图3A和图3B是分别说明根据本公开的实施方案的单元层叠结构和虚拟缓冲层叠结构的平面图。
图4示出根据本公开的实施方案的半导体装置的截面图。
图5至图11C是说明根据本公开的实施方案的半导体装置的制造方法的视图。
图12是说明根据本公开的实施方案的存储器系统的配置的图。
图13是说明根据本公开的实施方案的计算系统的配置的图。
具体实施方式
现在将参照附图在下文中更全面地描述示例性实施方案；然而，它们可以不同的形式进行实施，并且不应被理解为限于本文所阐述的实施方案。相反，提供这些实施方案以使得本公开将是彻底和完整的，并且将向本领域技术人员充分传达示例实施方案的范围。
在附图中，为了说明的清楚，尺寸可被夸大。应当理解，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。相同的附图标记始终表示相同的元件。
在下文中，将参照附图详细描述本公开的示例实施方案。然而，本公开并不限于所述实施方案，而是可以不同的形式实现。提供这些实施方案仅仅是为了说明的目的，并且用于由本领域技术人员充分理解本公开的范围。此外，本公开的范围应当被理解为在由权利要求限定的本公开的范围内。
实施方案提供了一种半导体装置及其可以简化制造工艺的制造方法。
图1是说明半导体装置的图。
参照图1，半导体装置100包括存储器单元阵列10和外围电路20。半导体装置100可以是非易失性存储器装置。半导体装置100可以是NAND闪存装置。
存储器单元阵列10可以通过行线RL连接到地址解码器21。存储器单元阵列10可以通过位线BL连接到读取/写入电路23。
半导体存储器装置100的存储器单元可以布置在存储器单元阵列10中。存储器单元阵列10的存储器单元可以被分组成多个存储块。在一实施方案中，每个存储块可包括多个单元串。每个单元串可以包括层叠在衬底上的多个存储器单元。存储器单元可以是非易失性存储器单元。存储器单元可以通过沟道层彼此串联连接以形成单元串。
外围电路20可以包括地址解码器21、电压发生器22、读取/写入电路23、输入/输出缓冲器24和控制逻辑25。
地址解码器21可以响应于由控制逻辑25发出的控制信号而操作。地址解码器21可以通过行线RL连接到存储器单元阵列10，并且可以响应于地址信号选择一个或多个行线RL。行线RL可以包括构成存储器单元阵列10的单元结构的漏极选择线、字线和源极选择线。
地址解码器21可以从控制逻辑25接收地址ADDR。地址ADDR可以包括块地址和行地址。地址解码器21可以解码地址ADDR以从地址ADDR中获得块地址。地址解码器21可以根据解码的块地址选择存储块。
电压发生器22可以响应于由控制逻辑25发出的控制信号而操作。电压发生器22可以使用提供给半导体装置100的外部电源电压来产生内部电源电压。可以提供内部电源电压到地址解码器21、读取/写入电路23、输入/输出缓冲器24和控制逻辑25，以用作半导体装置100的操作电压。
读取/写入电路23可以通过位线BL连接到存储器单元阵列10。读取/写入电路23可响应于由控制逻辑25发出的控制信号来控制位线BL的电位电平。
控制逻辑25可联接到地址解码器21、电压发生器22、读取/写入电路23和输入/输出缓冲器24。控制逻辑25可接收来自输入/输出缓冲器24的控制信号CTRL和地址ADDR。控制逻辑25可以响应于控制信号CTRL来控制半导体装置100的操作。控制逻辑25可以将地址ADDR传送到地址解码器21。
输入/输出缓冲器24可以从外部装置接收控制信号CTRL和地址ADDR，并且可以将控制信号CTRL和地址ADDR传送到控制逻辑25。此外，输入/输出缓冲器24可以传送从外部装置输入的数据DATA到读取/写入电路23，或者可以将从读取/写入电路23接收的数据DATA输出到外部装置。
外围电路20可以包含多个元件，例如上述操作所需的驱动晶体管和电阻器。为了最小化半导体装置的尺寸，外围电路20的一部分可以设置为至少部分地与存储器单元阵列10重叠，并且存储器单元阵列10可以包括三维布置的存储器单元。
存储器单元阵列10和外围电路20可以形成在包括第一和第二区域的衬底上。
图2A和图2B是说明半导体装置的第一和第二区域的视图。
参考图2A，半导体装置可以包括具有第一区域A1和第二区域A2的衬底。存储器单元阵列10可以设置在衬底的第一区域A1上。外围电路20可以设置在第二区域A2上。外围电路20可以设置在没有形成存储器单元阵列10的衬底的一部分上。或者，外围电路20的一部分可设置在第一区域A1上以使半导体装置的尺寸最小化。在这种情况下，所述外围电路20的一部分可以设置在存储器单元阵列10下方，并且可以与存储单元阵列10的至少一部分重叠。
参考图2B，外围电路20可以包括不与存储器单元阵列10重叠的第一电路20A和与存储器单元阵列10重叠的第二电路20B。
第一电路20A和第二电路20B中的每一个可包括用于存储器单元阵列10的操作的驱动晶体管电阻器。第一电路20A可以联接到第二电路20B。第一电路20A和第二电路20B中的每一个可以经由连接结构连接到存储器单元阵列10。或者，第一电路20A和第二电路20B可以经由连接结构彼此连接。连接结构可以连接到穿透虚拟缓冲层叠结构的外围接触插塞。虚拟缓冲层叠结构是与构成存储器单元阵列10的单元层叠结构隔离的结构。
图3A和图3B是分别示出根据本公开的实施方案的单元层叠结构和虚拟缓冲层叠结构的平面图。
参照图3A，狭缝SI可以位于两个相邻的单元层叠结构CS之间，并且单元层叠结构CS可以通过狭缝S1彼此电隔离。每个单元层叠结构CS可以包括交替地层叠在衬底的第一区域(例如，图2A的A1)上的层间绝缘层和导电图案，以及穿透层间绝缘层和导电图案的单元柱体CPL。
每个单元层叠结构CS的至少一端可以在暴露导电图案的至少部分的阶梯结构SW中形成。导电图案的暴露部分可以分别连接到单元接触插塞193A。
图3A示出每个单元层叠结构CS的部分区域。虽然未示出，但是设置在各个单元层叠结构CS的最上层中的最上面的导电图案可以通过漏极隔离狭缝分为漏极选择线。此外，单元柱体CPL可以连接到设置在其上的位线(未示出)。
参考图3B，虚拟缓冲层叠结构DM可以与单元层叠结构(例如，图3A的CS)隔离。虚拟缓冲层叠结构DM可以包括在衬底的第二区域(例如，图2A的A2)上交替层叠的虚拟层间绝缘层和虚拟牺牲绝缘层，以及分别形成在虚拟牺牲绝缘层内以层叠成一行的第一虚拟导电环171DR1。第一虚拟导电环171DR1的外壁可以分别被虚拟牺牲绝缘层包围。换句话说，第一虚拟导电环171DR1可以形成在每个虚拟牺牲绝缘层中。
虚拟层间绝缘层可以设置在与图3A中所述的层间绝缘层相同的水平处。虚拟牺牲绝缘层和第一虚拟导电环171DR1可以分别设置在与图3A中所述的导电图案相同的水平处。
虚拟缓冲层叠结构DM可以被外围接触孔PH穿透。每个外围接触孔PH的内径可以与每个第一虚拟导电环171DR1的内径相似或相等。外围接触孔PH的直径可以比图3A所示的单元柱体CPL的直径宽。
电连接到外围电路的外围接触插塞193B可以设置在相应的外围接触孔PH内部。外围接触插塞193B的直径可以比外围接触孔PH的直径窄。
图3A和图3B中所述的单元层叠结构CS和虚拟缓冲层叠结构DM可以形成在包括外围电路和连接结构的第一结构和包括源极层叠结构和虚拟源极层叠结构的第二结构上。在下文中，将参考图4详细地描述第一结构和第二结构以及设置在第二结构上的单元层叠结构CS和虚拟缓冲层叠结构DM。
图4示出根据本公开的实施方案的半导体装置的截面图。更具体地，图4示出分别沿图3A中所示的线I-I'和II-II'和沿图3B中所示的线III-III'截取的截面图。
参考图4，半导体装置可以包括第一结构ST1、设置在第一结构ST1上的第二结构ST2和设置在第二结构ST2上的第三结构ST3。
第一结构ST1可以包括衬底101以及设置在衬底101上以构成外围电路的驱动晶体管TR和电阻器119。驱动晶体管TR可以设置在衬底101的第一区域(例如，图2A的A1)和第二区域(例如，图2A的A2)上。第一结构ST1还可以包括连接结构LS。
每一个驱动晶体管TR可以包括栅极图案105和连结区域101J。这里，用作源区和漏区的连结区域101J可通过在栅极图案105的两侧将掺杂剂注入到衬底101中形成。驱动晶体管TR可以共享连结区域101J，或者可以通过形成在衬底101内部的隔离层103彼此电隔离。驱动晶体管TR可以被第一绝缘层121覆盖。
驱动晶体管TR可连接到以各种结构形成的连接结构LS。每个连接结构LS可包括至少一个接触插塞和至少一个路由线。例如，每个连接结构LS可包括第一接触插塞111、接触第一接触插塞111的上表面的第一路由线113、接触第一路由线113的上表面的第二接触插塞115以及接触第二接触插塞115的上表面的第二路由线117。第一接触插塞111可通过穿透第一绝缘层121而接触驱动晶体管TR之一的连结区域101J，或者可以接触驱动晶体管TR之一的栅极图案105。第一路由线113可以穿透设置在第一绝缘层121上的第二绝缘层123以覆盖第一接触插塞111。第一路由线113可以经由第一接触插塞111电连接到驱动晶体管TR中的一个。第二接触插塞115可以穿透设置在第二绝缘层123上的第三绝缘层125以覆盖第一路由线113。第二接触插塞115可以经由第一路由线113和第一接触插塞111电连接到驱动晶体管TR中的一个。第二路由线117可以穿透设置在第三绝缘层125上的第四绝缘层127，以覆盖第二接触插塞115。第二路由线117可以经由第二接触插塞115、第一路由线113和第一接触插塞111电连接到驱动晶体管TR中的一个。第二路由线117可以利用设置在第四绝缘层127上的第五绝缘层129覆盖。
电阻器119可以在第五绝缘层129上形成。电阻器119可由多晶硅层形成。电阻器119可设置在衬底101的第二区域(例如，图2A的A2)上。电阻器119可穿透设置在第五绝缘层129上的第六绝缘层131。电阻器119可利用形成在第六绝缘层131上的第七绝缘层133覆盖。
第二结构ST2可设置在上述第一结构ST1上。例如，第二结构ST2可设置在第七绝缘层133上。第二结构ST2可包括设置在相同的高度处且形成为不同材料的层叠结构的源极层叠结构SR和虚拟源极层叠结构DS。
更具体地，源极层叠结构SR可包括第一源极导电层141和第二源极导电层185。第一源极导电层141可由能够用作第二源极导电层185的生长种子层的材料形成。第一源极导电层141可以由例如多晶硅材料形成。第二源极层185可接触第一源极导电层141的上表面，并且可设置在第一源极导电层141上。第二源极导电层185可由能够向沟道层167提供掺杂物的掺杂硅层形成。源极层叠结构SR可设置在衬底101的第一区域(例如，图2A的A1)上。源极层叠结构SR可设置在第一结构ST1和单元结构CS之间。
虚拟源极层叠结构DS可包括第一源极导电层141、保护层143和源极牺牲层145。保护层143可由能够保护第一源极导电层141的材料形成，同时执行蚀刻工艺以打开用于待配置的源极层叠结构SR的第二源极导电层185的空间。例如，保护层143可由氧化物材料形成。保护层143保留在虚拟源极层叠结构DS的第一源极导电层141上。源极牺牲层145可由未掺杂的硅材料形成。
虚拟源极层叠结构DS可被外围接触插塞193B穿透。更具体地，外围接触插塞193B可穿透贯穿虚拟源极层叠结构DS的源极穿透绝缘层147。虚拟源极层叠结构DS可设置在衬底101的第二区域(例如，图2A的A2)上。虚拟源极层叠结构DS可设置在第一结构ST1和虚拟缓冲层叠结构DM之间。
第三结构ST3可设置在上述第一结构ST1和第二结构ST2上方。第三结构ST3可包括彼此隔离的单元层叠结构CS和虚拟缓冲层叠结构DM。单元层叠结构CS和虚拟缓冲层叠结构DM可设置在相同的高度处。单元层叠结构CS可设置在衬底101的第一区域(例如，图2A的A1)上，并且虚拟缓冲层叠结构DM可设置在衬底101的第二区域(例如，图2A的A2)上。
单元层叠结构CS可包括交替层叠的层间绝缘层151和导电图案171G，以及穿透层间绝缘层151和导电图案171G的单元柱体CPL。单元柱体CPL可在源极层叠结构SR内部延伸以穿透源极层叠结构SR的一部分。每个单元柱体CPL可包括与第二源极导电层185接触的沟道层167，以及包围沟道层167的第一和第二存储器图案ML1和ML2，其中第一和第二存储器图案ML1和ML2被第二源极导电层185隔离。
沟道层167可穿透层间绝缘层151和导电图案171G，并且可以在源极层叠结构SR内部延伸以穿透源极层叠结构SR的一部分。更具体地，沟道层167可以穿透第二源极导电层185并且在第一源极导电层141内延伸。第二源极导电层185可接触沟道层167的侧壁并且包围沟道层167。沟道层167可形成为中空形状，或者可完全填充每个单元柱体CPL的中心区域。当沟道层167以中空类型形成时，每个单元柱体CPL可进一步包括形成在沟道层167的中心区域中的核心绝缘层CO。核心绝缘层CO可在比沟道层167低的高度处形成。在这种情况下，每个单元柱体CPL可进一步包括设置在核心绝缘层CO上的覆盖导电层CAP。这里，覆盖导电层CAP可被沟道层167的上端包围，并且可接触沟道层167的内壁。覆盖导电层CAP可由掺杂硅材料形成。沟道层167可由诸如硅材料的半导体材料形成。
第一存储器图案ML1可设置在沟道层167、层间绝缘层151和导电图案171G之间。第二存储器图案ML2可设置在第一源极导电层141和沟道层167之间。第一和第二存储器图案ML1和ML2可通过第二源极导电层185彼此隔离。第一和第二存储器图案ML1和ML2中的每一个可包括形成在沟道层167的外表面上的隧道绝缘层165、形成在隧道绝缘层165的外表面上的数据存储层163和形成在数据存储层163的外表面上的阻断绝缘层161。隧道绝缘层165可由氧化硅材料形成以允许电荷经由其传输。数据存储层163可由氮化硅材料形成以在其中集聚电荷。阻断绝缘层161可由能够阻断电荷的氧化物材料形成。
单元层叠结构CS的导电图案171G可连接到源极选择晶体管SST的栅极、存储器单元MC的栅极和漏极选择晶体管DST的栅极。连接到源极选择晶体管SST的导电图案171G可被定义为源极选择线。连接到存储器单元MC的导电图案171G可被定义为字线。连接到漏极选择晶体管DST的导电图案171G可被定义为漏极选择线。多个存储器单元MC可层叠在源极选择晶体管SST和漏极选择晶体管DST之间。一个或多个源极选择晶体管SST可层叠在沿沟道层167延伸的方向层叠的存储器单元MC下方。一个或多个漏极选择晶体管DST可层叠在沿沟道层167延伸的方向层叠的存储器单元MC上方。沿沟道层167延伸的方向层叠的源极选择晶体管SST、存储器单元MC和漏极选择晶体管DST可通过沟道层167彼此电连接以形成单元串。
单元层叠结构CS可包括以阶梯形状形成的端部。单元层叠结构CS可覆盖有覆盖阶梯形端部的平坦化绝缘层169。单元层叠结构CS和平坦化绝缘层169可被狭缝绝缘层187穿透。狭缝绝缘层187可覆盖平坦化绝缘层169。狭缝绝缘层187可在多个单元层叠结构之间形成。狭缝绝缘层187可穿透每个单元层叠结构CS。
绝缘垫片181可进一步形成在每个单元层叠结构CS的侧壁和狭缝绝缘层187之间。
狭缝绝缘层187和平坦化绝缘层169可被位线接触插塞195穿透。每一个位线接触插塞195可接触沟道层167，或者可接触覆盖导电层CAP。虽然未示出，但位线接触插塞195可接触设置在其上的位线。
狭缝绝缘层187和平坦化绝缘层169可被单元接触插塞193A穿透。单元接触插塞193A可分别接触通过单元层叠结构CS的阶梯形端部暴露的导电图案171G。单元接触插塞193A可进一步穿透层间绝缘层151。尽管未示出，但单元接触插塞193A可连接到上层路由线。上层路由线可设置在单元接触插塞193A上。
虚拟缓冲层叠结构DM可包括交替层叠的层间绝缘层151和牺牲绝缘层153。虚拟缓冲层叠结构DM还可包括在牺牲绝缘层153的每个内形成的第一虚拟导电环171DR1且第一虚导电环171DR1层叠在一行中。
虚拟缓冲层叠结构DM的层间绝缘层151和牺牲绝缘层153在衬底101的第二区域(例如，图2A的A2)上作为虚拟层保留。虚拟缓冲层叠结构DM的层间绝缘层151和牺牲绝缘层153可用作能够减少可在执行平坦化处理等的处理中发生的负载效应的缓冲器。虚拟缓冲层叠结构DM的层间绝缘层151可设置在与单元层叠结构CS的层间绝缘层151相同的水平处。虚拟缓冲层叠结构DM的牺牲绝缘层153可设置在与单元层叠结构CS的导电图案171G相同的水平处。
第一虚拟导电环171DR1可由与单元层叠结构CS的导电图案171G相同的材料形成。第一虚拟导电环171DR1可设置在与单元层叠结构的导电图案171G相同的水平处。第一虚拟导电环171DR1可包围各自的外围接触孔PH。第一虚拟导电环171DR1可在外围接触孔PH延伸的垂直方向上层叠。在一个实施方案中，第一虚拟导电环171DR1的中心轴可与外围接触孔PH的中心轴重合。第一虚拟导电环171DR1的中心轴可布置在外围接触孔PH的中心轴被布置的一条线上。在虚拟缓冲层叠结构DM的截面图(例如，图4)中，虚拟缓冲层叠结构DM的层间绝缘层151可从牺牲绝缘层153向外围接触孔PH突出。第一虚拟导电环171DR1可设置在层间绝缘层151的突出部分之间以及外围接触孔PH和牺牲绝缘层153之间。第一虚拟导电环171DR1的中心孔至少部分地与外围接触孔PH重叠。
外围接触孔PH可至少部分地与源极穿透绝缘层147重叠。为了获得足够宽的区域用于设置外围接触插塞193B，外围接触孔PH的直径可大于单元柱体CPL的直径。换句话说，外围接触孔PH的直径可大于沟道层CH的直径。
蚀刻停止图案149P可设置在虚拟缓冲层叠结构DM和虚拟源级层叠结构DS之间。在形成外围接触孔PH的工艺中，蚀刻停止图案149P可由能够用作蚀刻停止层的材料形成。蚀刻停止图案149P可由例如氧化铝材料(Al2O3)形成。
第二虚拟导电环171DR2可设置在与蚀刻停止图案149P相同的水平处，并且可至少部分地与层叠在一行中的第一虚拟导电环171DR1重叠。第二虚拟导电环171DR2可由与第一虚拟导电环171DR1和导电图案171G相同的材料形成。第二虚拟导电环171DR2的中心轴可与层叠在一条线上的第一虚拟导电环171DR1的中心轴对应。第二虚拟导电环171DR2的中心轴与任一个外围接触孔PH的中心轴重叠。外围接触孔PH可分别被通过穿透蚀刻停止图案149P形成的第二虚拟导电环171DR2包围。
在本公开的实施方案中，第一虚拟导电环171DR1和第二虚拟导电环171DR2可保留在外围接触孔PH周围。
平坦化绝缘层169和狭缝绝缘层187可覆盖虚拟缓冲层叠结构DM。狭缝绝缘层187可在外围接触孔PH内延伸。换句话说，狭缝绝缘层187可穿透虚拟缓冲层叠结构DM。狭缝绝缘层187可形成在设置在外围接触孔PH的侧壁上的绝缘垫片181上。
在外围接触孔PH内延伸的狭缝绝缘层187可被外围接触插塞193B穿透。由于外围接触插塞193B设置在外围接触孔PH内部，所以外围接触插塞193B可被第一虚拟导电环171DR1和第二虚拟导电环171DR2包围。外围接触插塞193B可以连接到电阻器119，或者可以通过延伸以穿透设置在外围接触孔PH下方的源极穿透绝缘层147而连接到连接结构LS之一。连接到连接结构LS之一的外围接触插塞193B可以经由连接结构LS电连接到驱动晶体管TR之一。外围接触插塞193B还可以穿透第七绝缘层133、第六绝缘层131和第五绝缘层129中的至少一个，以连接到电阻器119和连接结构LS中的至少一个。虽然狭缝绝缘层187和绝缘垫片181设置在每个外围接触插塞193B和虚拟缓冲层叠结构DM的侧壁之间，但是外围接触孔PH的直径可大于单元柱体CPL的直径，从而减小每个外围接触插塞193B的电阻。
虽然未示出，但外围接触插塞193B可连接到上层路由线。上层路由线可设置在外围接触插塞193B上。
在下文中，将参照图5至图11C描述根据本公开的实施方案的半导体装置的制造方法。图5、图6A至图6D、图8C、图9A至图9D、图10A和图10B，以及图11A至图11C是沿着与图4相同的线截取的截面图。
图5是说明形成第一结构ST1、第一源极层叠结构SR1和虚拟源极层叠结构DS的工艺的截面图。
参考图5，第一结构ST1可形成在衬底101上。衬底101可包括第一区域(图2A的A1)和第二区域(图2A的A2)。第一结构ST1可包括构成外围电路的驱动晶体管TR和电阻器119，以及连接到驱动晶体管TR的连接结构LS。驱动晶体管TR、电阻器119和连接结构LS可形成为图4所示的结构。驱动晶体管TR可通过在衬底101内部形成的隔离层103被电隔离，或者可共享连结区域101J。
第一结构ST1可通过以下形成：形成驱动晶体管TR；形成覆盖驱动晶体管TR的第一绝缘层121；形成顺序层叠在第一绝缘层121上并被连接结构LS穿透的第二至第四绝缘层123、125和127；在第四绝缘层127上形成第五绝缘层129以覆盖连接结构LS；形成层叠在第五绝缘层129上并且被电阻器119穿透的第六绝缘层131；以及在第六绝缘层131上形成第七绝缘层133。
连接结构LS可由多层导电层形成。电阻器119可通过图案化电阻器导电层形成，或者可通过镶嵌工艺形成。
在形成包括外围电路的第一结构ST1之后，可在第一结构ST1上形成初始源极层叠结构。初始源极层叠结构可包括第一源极导电层141和层叠在第一源极导电层141上的源极牺牲层145。初始源极层叠结构还可包括设置在第一源极导电层141和源极牺牲层145之间的保护层143。
第一源极导电层141可由导电材料形成。第一源极导电层141可由可以在后续工艺中用作第二源极导电层的生长种子层的导电材料形成。例如，第一源极导电层141可由多晶硅形成。第一源极导电层141可成形为多层结构，其中金属层和多晶硅层被层叠以减小源极线的电阻。金属层可包含具有比多晶硅层低的电阻的材料。金属层可包括例如钨。
保护层143可由具有与源极牺牲层145不同的蚀刻选择比的材料形成。例如，保护层143可由氧化物形成。
源极牺牲层145可由可以在随后的工艺中选择性地移除的材料形成。例如，源极牺牲层145可由多晶硅形成。
之后，可形成穿透初始源极层叠结构的源极穿透绝缘层147。源极穿透绝缘层的一部分可被划分为第一源极层叠结构SR1和虚拟源极层叠结构DS。第一源极层叠结构SR1可保留在衬底101的第一区域(例如，图2A的A1)中，虚拟源极层叠结构SR1可保留在衬底101的第二区域(例如，图2A的A2)中。源极穿透绝缘层147的另一部分可成形在虚拟源极层叠结构DS内部，以在将要设置外围接触插塞的区域中穿透虚拟源极层叠结构DS。源极穿透绝缘层147可以通过以下步骤形成：在初始源极层叠结构上形成源极隔离掩模图案；通过使用源极隔离掩模图案作为蚀刻阻断层的蚀刻工艺蚀刻初始源极层叠结构；移除源极隔离掩模图案；涂覆绝缘材料，使得初始源极层叠结构的蚀刻区域被绝缘材料填充；以及平坦化绝缘材料的表面以暴露初始源极层叠结构的上表面。
在一实施方案中，蚀刻停止层149可成形在第一源极层叠结构SR1和虚拟源极层叠结构DS上以覆盖源极穿透绝缘层147。蚀刻停止层149可由具有与将在随后的工艺中成形的第一材料层和第二材料层不同的蚀刻选择比的材料形成。例如，蚀刻停止层149可由氧化铝材料(例如，Al2O3)形成。
图6A至图6D是说明形成初始单元层叠结构和初始虚拟缓冲层叠结构的工艺的截面图。在图6A至图6D中，为了便于描述，仅示出了连接结构的最上层图案和设置在其上的结构。
参考图6A，可通过交替地层叠第一材料层和第二材料层，在第一源极层叠结构SR1和虚拟源极层叠结构DS上形成初始层叠结构PS。第一材料层可用作层间绝缘层151，第二材料层可用作牺牲绝缘层153。层间绝缘层151可由氧化硅材料形成，牺牲绝缘层153可由氮化硅材料形成。
在图5的工艺中形成蚀刻停止层(例如，图5的149)的情况下，在通过图案化蚀刻停止层形成蚀刻停止图案149P之后，可以形成初始层叠结构PS以覆盖蚀刻停止图案149P。可以通过移除衬底的第一区域(例如，图2A的A1)上的蚀刻停止层的一部分来形成蚀刻停止图案149P。蚀刻停止图案149P可保留在衬底的第二区域(例如，图2A的A2)上，并且可至少部分地与狭缝区域重叠。稍后将参考图7对狭缝区域进行描述。
参考图6B，可以在初始层叠结构PS上形成孔掩模图案155。孔掩模图案155可包括用于通过其暴露衬底的第一和第二区域的一些部分的孔。
可以通过使用孔掩模图案155作为蚀刻阻断层的蚀刻工艺蚀刻初始层叠结构PS。在本公开的实施方案中，孔掩模图案155的形状可被限定使得孔掩模图案155的孔可均匀且连续地被分布在衬底的第一区域(图2A的A1)上。此外，在本公开的实施方案中，孔掩模图案155可被限定使得在衬底的第二区域(图2A的A2)中，源极穿透绝缘层147的一些部分被孔掩模图案155暴露。
根据上述孔掩模图案155的孔的布置，可以通过使用孔掩模图案155作为蚀刻阻断层的蚀刻工艺形成穿透初始层叠结构PS的串孔SH、虚拟孔DH和外围接触孔PH。当初始层叠结构PS被蚀刻时，蚀刻停止图案149P可用作蚀刻停止层。由于孔掩模图案155的孔均匀且连续地分布在衬底的第一区域(图2A的A1)上，因此设置在衬底的第一区域(图2A的A1)上的初始层叠结构PS的蚀刻速率可在初始层叠结构PS被蚀刻时通过孔掩模图案155的孔被均衡化。因此，在本公开的实施方案中，串孔SH可具有均匀的尺寸(例如，直径)，而不管串孔SH和狭缝区域之间的距离。
串孔SH可被分成被狭缝区域隔离的多个矩阵孔组。虚拟孔DH可设置在狭缝区域中，使得孔掩模图案155的孔均匀地分布在衬底的第一区域(图2A的A1)上。虚拟孔DH可以一个或多个列设置在相邻的串孔SH之间。
在形成串孔SH的同时形成外围接触孔PH，因此不添加用于形成外围接触孔PH的掩模工艺和蚀刻工艺。因此，在本公开的实施方案中可以简化过程。
虚拟孔DH和外围接触孔PH至少部分地重叠蚀刻停止图案149P，而串孔SH不与蚀刻停止图案149P重叠。虚拟孔DH和串孔SH可设置在衬底的第一区域(图2A的A1)上，外围接触孔PH可设置在衬底的第二区域(图2A的A2)上。虚拟孔DH和串孔SH可具有彼此相等或相似的直径。外围接触孔PH的直径可比虚拟孔DH和串孔SH的直径大，并且可至少部分地与源极穿透绝缘层147重叠。
参考图6C，可蚀刻通过串孔SH、虚拟孔DH和外围接触孔PH暴露的蚀刻停止图案149P、第一源极层叠结构SR1和源极穿透绝缘层147。串孔SH可在第一源极层叠结构SR1内部延伸。虚拟孔DH可穿透蚀刻停止图案149P，并可在第一源极层叠结构SR1内部延伸。外围接触孔PH可穿透蚀刻停止图案149P，并可在源极穿透绝缘层147内部延伸。
在蚀刻停止图案149P、第一源极层叠结构SR1和源极穿透绝缘层147被蚀刻之后，可以使用剥离工艺和清洁工艺来移除孔掩模图案(图6B的155)。
参考图6D，可以同时形成填充串孔(图6C的SH)的单元柱体CP、填充外围接触孔(图6C的PH)的第一虚拟柱体DP1和填充虚拟孔(图6C的DH)的第二虚拟柱体DP2。
单元柱体CP、第一虚拟柱体DP1和第二虚拟柱体DP2的布置和直径基于串孔、外围接触孔和虚拟孔的布置和直径。具体地，单元柱体CP可被划分成被狭缝区域隔离的多个矩阵柱体组。第二虚拟柱体DP2可被设置在狭缝区域中。第二虚拟柱体DP2可以一个或多个列设置在相邻单元柱体CP之间。单元柱体CP和第二虚拟柱体DP2可穿透设置在衬底的第一区域(图2A的A1)上的第一材料层和第二材料层。单元柱体CP可穿透第一源极层叠结构SR1的源极牺牲层145和保护层143，并且可在第一源极导电层141内部延伸。第二虚拟柱体DP2可穿透蚀刻停止图案149P和第一源极层叠结构SR1的源极牺牲层145和保护层143，并且可在第一源极导电层141内部延伸。
第一虚拟柱体DP1的直径可比单元柱体CP和第二虚拟柱体DP2的直径大。第一虚拟柱体DP1可穿透设置在衬底的第二区域(图2A的A2)上的第一材料层和第二材料层。第一虚拟柱体DP1可穿透蚀刻停止图案149P，并且可在穿透虚拟源极层叠结构DS的源极穿透绝缘层147内部延伸。
单元柱体CP、第一虚拟柱体DP1和第二虚拟柱体DP2中的每一个可包括沟道层167和包围沟道层167的多层次层ML。沟道层167可由完全填充由多层次层ML限定的空间的半导体层形成，或者可由在多层次层ML的表面上的衬垫型半导体层形成。当沟道层167以衬垫形式形成时，被衬垫型沟道层167暴露的区域可用核心绝缘层CO填充。当移除核心绝缘层CO的一部分时，核心绝缘层CO可保持在比衬垫型沟道层167低的高度处。在这种情况下，覆盖导电层CAP可设置在核心绝缘层CO上。覆盖导电层CAP可以被衬垫型沟道层167的上端包围，并且可接触衬垫型沟道层167。覆盖导电层CAP可由掺杂硅材料形成。
多层次层ML可以包括包围沟道层167的隧道绝缘层165、包围隧道绝缘层165的数据存储层163和包围数据存储层163的阻断绝缘层161。
随后，可蚀刻第一材料层和第二材料层，从而形成阶梯结构SW。
根据上述工艺，初始单元层叠结构CPS可包括交替地层叠在第一源极层叠结构SR1上的第一材料层和第二材料层。这里，第一材料层和第二材料层可具有在阶梯结构SW中图案化的端部，并且可被单元柱体CP和第二虚拟柱体DP2穿透。初始虚拟缓冲层叠结构DPS可包括交替地层叠在被源极穿透绝缘层147穿透的虚拟源极层叠结构DS上的第一材料层和第二材料层，并且可被第一虚拟柱体DP1穿透。
图7是说明穿透狭缝区域SIA和初始单元层叠结构CPS的单元柱体CP和第二虚拟柱体DP2的布置的平面图。
参考图7，单元柱体CP可被分成彼此间隔开的第一矩阵柱体组PM1和第二矩阵柱体组PM2。狭缝区域SIA可插入在第一和第二矩阵柱体组PM1和PM2之间。第一和第二矩阵柱体组PM1和PM2中每一个的单元柱体CP可以Z字形方式布置，并且可以穿透以阶梯结构SW图案化的初始单元层叠结构CPS。
第二虚拟柱体DP2可以穿透设置在第一和第二矩阵柱体组PM1和PM2之间的初始单元层叠结构CPS，并可被设置在狭缝区域SIA中。
图8A至图8C是说明形成沟槽-孔掩模图案MK的工艺的视图。具体地，图8A是说明设置在衬底的第一区域(图2A的A1)上的沟槽-孔掩模图案MK的部分形状的平面图。图8B是说明设置在衬底的第二区域(图2A的A2)上的沟槽-孔掩模图案MK的部分形状的平面图。图8C可示出分别沿图8A示出的线I-I'和II-II'和图8B示出的线III-III'截取的截面图。为了便于说明，图8A中未示出平坦化绝缘层169。
参照图8A至图8C，在形成沟槽-孔掩模图案MK之前，可以形成平坦化绝缘层169以覆盖初始单元层叠结构CPS和初始虚拟缓冲层叠结构DPS。在那之后，沟槽-孔掩模图案MK可以设置在平坦化绝缘层169上。
沟槽-孔掩模图案MK可包括沟槽T和孔OH。沟槽T可沿着一个方向延伸以暴露多个第二虚拟柱体DP2的至少一部分。更具体地，沟槽T可以沿着狭缝区域(图7的SIA)延伸。可设置孔OH以分别暴露第一虚拟柱体DP1的至少一部分。沟槽-孔掩模图案MK可以阻断沟槽T两侧的第一区域以覆盖单元柱体CP。沟槽T可以暴露蚀刻停止图案149P的一些部分。
图9A至图9D是说明形成单元层叠结构CS和虚拟缓冲层叠结构DM的工艺的截面图。
参考图9A，可以通过使用图8A至图8C中描述的沟槽-孔掩模图案MK作为蚀刻阻断层的蚀刻工艺蚀刻平坦化绝缘层169，从而暴露第一虚拟柱体DP1和第二虚拟柱体DP2。此时，由沟槽-孔掩模图案MK限定的沟槽和孔可被限定在平坦化绝缘层169内部。第二虚拟柱体DP2可被限定在平坦化绝缘层169内部的沟槽暴露，而第一虚拟柱体DP1可分别被限定在平坦化绝缘层169内部的孔暴露。
随后，通过使用氟酸(HF)的湿法蚀刻工艺和清洗工艺同时移除第一虚拟柱体DP1和第二虚拟柱体DP2。在这种情况下，可以移除覆盖绝缘层CAP、核心绝缘层CO、沟道层167和隧道绝缘层165。之后，可以移除沟槽-孔掩模图案。或者，可保留至少一部分沟槽-孔掩模图案。
之后，移除第一虚拟柱体DP1和第二虚拟柱体DP2中的每个的数据存储层163和阻断绝缘层161，使得如图9B所示形成虚拟孔DH和外围接触孔PH。在移除第一虚拟柱体DP1和第二虚拟柱体DP2的同时，可以沿虚拟孔DH的形状移除包围虚拟孔DH的第一材料层(例如，层间绝缘层151)的部分。移除第一虚拟柱体DP1和第二虚拟柱体DP2的工艺可被执行以打开虚拟孔DH和外围孔PH。
参照图9C，通过沟槽-孔掩模图案或平坦化绝缘层169的沟槽暴露的狭缝区域中的第一材料层和第二材料层(例如，图9B中的层间绝缘层151和牺牲绝缘层153)可被移除。因此，在衬底的第一区域(图2A的A1)上形成狭缝SI。之后，当留下沟槽-孔掩模图案时，可以移除沟槽-孔掩模图案。
随后，可以通过狭缝SI移除第一区域中的第二材料层(例如牺牲绝缘层153)，从而暴露栅极区域GA。在这种情况下，可以移除通过外围接触孔PH暴露的第二区域上的每个第二材料层(即，牺牲绝缘层153)的一部分，从而暴露第一环形区域RA1。此外，当第二材料层被移除时，暴露于狭缝S1的底表面的蚀刻停止图案149P可被移除，并且通过外围接触孔PH暴露的第二区域上的蚀刻停止图案149P的一部分可被移除。因此，可以形成延伸以暴露源极牺牲层145的狭缝S1，并且可以限定从外围接触孔PH朝蚀刻停止图案149P延伸的第二环形区域RA2。第二环形区域RA2至少部分地与第一环形区域RA1重叠。
如图9D所示，栅极区域GA、第一环形区域RA1和第二环形区域RA2可被第三材料层填充。第三材料层可包含导电材料。更具体地，第三材料层可被划分为形成在栅极区域GA中的导电图案171G、形成在第一环形区域RA1中的第一虚拟导电环171DR1和形成在第二环形区域RA2中的第二虚拟导电环171DR2。第三材料层可包括例如钨的具有低电阻的导电材料。
根据图9A至图9D中描述的一系列过程，被狭缝SI穿透的单元层叠结构CS可设置在衬底的第一区域(图2A的A1)上，而被外围接触孔PH穿透的虚拟缓冲层叠结构DM可设置在衬底的第二区域(图2A的A2)上。单元结构CS包括包围单元柱体CP的同时交替层叠的第一材料层和第三材料层。虚拟缓冲层叠结构DM可包括交替层叠的第一材料层和第二材料层，以及从每个外围接触孔PH的侧壁朝向第二材料层的侧壁延伸的第三材料层。可通过以第三材料层替换初始单元层叠结构和初始虚拟缓冲层叠结构的第二材料层来形成单元层叠结构CS和虚拟缓冲层叠结构DM。当初始虚拟缓冲层叠结构的第二材料层被第三材料层替代时，初始虚拟缓冲层叠结构下方的蚀刻停止图案149P的一部分可通过外围接触孔PH替换为第三材料层。
单元层叠结构CS不与蚀刻停止图案149P重叠，而虚拟缓冲层叠结构DM可至少部分地与蚀刻停止图案149P重叠。
图10A和图10B是说明形成第二源极层叠结构SR2的工艺的截面图。第二源极层叠结构SR2可对应于图4中描述的源极层叠结构SR。
参照图10A，间隔区绝缘层181可以分别形成在狭缝S1和外围接触孔PH的侧壁上。间隔区绝缘层181保护单元层叠结构CS或虚拟缓冲层叠结构DM在蚀刻工艺中不被移除，并且可在移除源极牺牲层的后续工艺期间由能够用作蚀刻阻断层的材料形成。例如，间隔区绝缘层181可由氮化物材料形成。
随后，设置在单元层叠结构CS下方的源极牺牲层被移除。在移除源极牺牲层时，可通过间隔区绝缘层181来保护单元层叠结构CS和虚拟缓冲层叠结构DM。此时，虚拟源极层叠结构DS没有被暴露，因此可以保持其层叠结构。
开口SA可被限定在从其移除源极牺牲层的区域中。随后，设置在单元层叠结构CS下方的保护层、每个单元柱体CP的阻断绝缘层161的一部分、数据存储层163的一部分和隧道绝缘层165的一部分可通过开口SA被移除。因此，开口SA可以朝每个单元柱体CP的侧壁延伸，以暴露每个单元柱体CP的沟道层167的侧壁。此外，开口SA可暴露第一源极导电层141。另外，每个单元柱体CP的阻断绝缘层161、数据存储层163和隧道绝缘层165可被划分为第一存储器图案ML1和第二存储器图案ML2。
之后，用导电材料填充开口SA，使得形成如图10B所示的将沟道层167和第一源极导电层141彼此连接的第二源极导电层185。第二源极导电层185可以是从沟道层167和第一源极层141生长的层。或者，第二源极导电层185可以通过在开口SA内涂覆导电层来形成。
包括第一源极导电层141和第二源极导电层185的第二源极层叠结构SR2可通过图10A和图10B中描述的一系列工艺形成在第一区域(图2A的A1)上。在形成第二源极层叠结构SR2的同时，可以保持虚拟源极层叠结构DS的层叠结构。
在第二源极层叠结构SR2形成之后，可在平坦化绝缘层169上形成狭缝绝缘层187，以填充狭缝S1和外围接触孔PH。
图11A至图11C是说明形成接触插塞193A、193B和195的工艺的截面图。
参考图11A，接触孔掩模图案191可以形成在狭缝绝缘层187上。接触孔掩模图案191可暴露在阶梯结构上的单元层叠结构CS的导电图案171G，以形成外围接触孔PH。
随后，可以通过使用接触孔掩模图案191作为蚀刻阻断层的蚀刻工艺蚀刻狭缝绝缘层187、平坦化绝缘层169和源极穿透绝缘层147，从而形成单元接触孔CTH和内孔HIH。单元接触孔CTH可以分别暴露构成单元层叠结构CS的阶梯结构的导电图案171G。内孔HIH可以设置在各自的外围接触孔PH内部，并且可以暴露电阻器119或者可以暴露连接结构中的一个。
因为通过在先工艺预先移除了其中将要布置内孔HIH的区域中的初始层叠结构和初始源极层叠结构，所以可以使用相同的掩模工艺一起形成内孔HIH与单元接触孔CTH。
接触孔掩模图案191可以在单元接触孔CTH和内孔HIH形成之后被移除。
参照图11B，如图11A所示的单元接触孔CTH和内孔HIH中的每个可用导电材料来填充。因此，可以在内孔HIH内部形成直接接触外围电路的电阻器119或直接接触电连接到外围电路的连接结构LS中的至少一个的外围接触插塞193B。此外，可以在单元接触孔CTH内形成与单元层叠结构CS的导电图案171G直接接触的单元接触插塞193A。根据本公开的实施方案，可以同时形成单元接触插塞193A和外围接触插塞193B。
参照图11C，位线接触插塞195可以通过穿透狭缝绝缘层187和平坦化绝缘层169直接接触覆盖导电层CAP。之后，用于形成诸如位线和上层路由线的互连部的后续工艺可以被执行。
根据本公开的实施方案，与外围接触孔相邻的第二材料层的部分可以被第三材料层替代，因此半导体装置可包括包围外围接触孔的虚拟导电环。
根据本公开的实施方案，设置在虚拟缓冲层叠结构下方的虚拟源极层叠结构的源极牺牲层没有被源极导电层替代。因此，半导体装置的虚拟源极层叠结构可以形成为包括与设置在单元层叠结构下方的源极层叠结构不同材料的层叠结构。
图12是示出根据本公开的实施方案的存储器系统的示例配置的图。
参考图12，根据本公开的实施方案的存储器系统1100可包括存储器装置1120和存储器控制器1110。
存储器装置1120可包括图1至图4中描述的结构。例如，存储器装置1120可包括：虚拟缓冲层叠结构，其包括设置在外围电路上的虚拟导电环，虚拟导电环层叠在一行中；以及外围接触插塞，其在将电连接到外围电路的虚拟导电环的中心孔内延伸。此外，存储器装置1120可包括设置在外围电路和单元层叠结构之间的源极层叠结构，以及设置在外围电路和虚拟缓冲层叠结构之间的虚拟源极层叠结构，虚拟源极层叠结构由源极层叠结构形成为不同的层叠结构。存储器装置1120可使用图6A至图11C中描述的工艺来形成。
存储器装置1120可以是由多个闪存芯片形成的多芯片封装。
存储器控制器1110可控制存储器装置1120，且可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、错误校正码(ECC)块1114以及存储器接口1115。SRAM 1111可被用作CPU 1112的操作存储器。CPU 1112可以执行一般控制操作，以便存储器控制器1110可交换数据。主机接口1113可包括用于联接到存储器系统1100的主机的数据交换协议以执行数据通信。此外，ECC块1114可检测和校正包括在从存储器装置1120中读取的数据中的错误，并且存储器接口1115可与存储器装置1120接合。此外，存储器控制器1110还可包括只读存储器(ROM)，用于存储与主机接合的代码数据等。
如上所述配置的存储器系统1100可以是存储卡或固态盘(SSD)，其中存储器装置1120与控制器1110结合。例如，当存储器系统1100是SSD时，存储器控制器1100可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、高速-PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小盘接口(ESDI)协议和集成驱动电路(IDE)协议的接口协议与外部装置(例如，主机)进行通信。
图13是说明根据本公开的实施方案的计算系统的示例配置的图。
参照图13，根据本公开的实施方案的计算系统1200可包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可包括用于向计算系统1200提供操作电压的电池，且可进一步包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等等。
参照图12所示的存储器系统1210可配置有存储器装置1212和存储器控制器1211。
根据本公开的实施方案，外围接触孔可主要在形成虚拟柱体的工艺中限定。可以使用在单元区域中蚀刻第一材料层和第二材料层的工艺来执行形成虚拟柱体的工艺，并且可在形成狭缝的工艺中移除虚拟柱体。因此，在形成外围接触插塞的工艺中，不必通过单独的蚀刻工艺移除第一材料层和第二材料层，因此其可以简化形成外围接触插塞的工艺。
本文已经公开了示例性实施方案，虽然采用了特定术语，但是它们仅在一般和描述性意义上使用和解释，而不是为了限制的目的。在一些情况下，如在提交本申请时对于本领域普通技术人员是显而易见的，结合特定实施方案描述的特征、特性和/或元件可以单独使用或结合联系其它实施方案描述的特征、特性和/或元件使用，除非另有明确说明。因此，本领域技术人员将理解，在不脱离如权利要求中阐述的本公开的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (36)

1.一种半导体装置，其包括：
第一结构，其包括衬底和设置在所述衬底上的外围电路；
虚拟缓冲层叠结构，其设置在所述第一结构上，所述虚拟缓冲层叠结构包括交替层叠的虚拟层间绝缘层和虚拟牺牲绝缘层，以及在各个所述虚拟牺牲绝缘层内部层叠在一行中的第一虚拟导电环；
外围接触孔，其穿透所述虚拟缓冲层叠结构，所述外围接触孔被所述第一虚拟导电环包围；以及
外围接触插塞，其设置在所述外围接触孔中，所述外围接触插塞延伸以连接到所述外围电路。
2.根据权利要求1所述的半导体装置，其进一步包括：
虚拟源极层叠结构，其设置在所述第一结构和所述虚拟缓冲层叠结构之间；以及
源极穿透绝缘层，其穿透设置在所述外围接触孔下方的所述虚拟源极层叠结构，所述外围接触插塞穿透所述源极穿透绝缘层。
3.根据权利要求2所述的半导体装置，其中，所述虚拟源极层叠结构包括：
第一源极导电层；
保护层，其形成在所述第一源极导电层上；以及
源极牺牲层，其形成在所述保护层上。
4.根据权利要求2所述的半导体装置，其进一步包括：
蚀刻停止图案，其设置在所述虚拟源极层叠结构和所述虚拟缓冲层叠结构之间；以及
第二虚拟导电环，其设置在与所述蚀刻停止图案相同的水平处，所述第二虚拟导电环至少部分地与所述第一虚拟导电环重叠。
5.根据权利要求1所述的半导体装置，其中，所述外围电路包括电连接到所述外围接触插塞的电阻器。
6.根据权利要求1所述的半导体装置，其中，所述外围电路包括经由连接结构电连接到所述外围接触插塞的驱动晶体管。
7.根据权利要求1所述的半导体装置，其进一步包括：
单元层叠结构，其设置在与所述第一结构上的所述虚拟缓冲层叠结构相同的高度处，所述单元层叠结构包括交替层叠的层间绝缘层和导电图案，以及穿透所述层间绝缘层和所述导电图案的单元柱体；以及
源极层叠结构，其设置在所述第一结构和所述单元层叠结构之间，所述单元柱体穿透所述源极层叠结构的一部分。
8.根据权利要求7所述的半导体装置，其中，所述源极层叠结构包括：
第一源极导电层；以及
第二源极导电层，其设置在所述第一源极导电层上并且被所述单元柱体穿透，所述第二源极导电层接触所述单元柱体的沟道层。
9.根据权利要求8所述的半导体装置，其中，所述单元柱体包括：
所述沟道层，其穿透所述层间绝缘层、所述导电图案和所述第二源极导电层，所述沟道层在所述第一源极导电层内延伸；
第一存储器图案，其设置在所述沟道层和所述层间绝缘层和导电图案之间；以及
第二存储器图案，其通过所述第二源极导电层与所述第一存储器图案隔离，所述第二存储器图案设置在所述沟道层和所述第一源极导电层之间。
10.根据权利要求7所述的半导体装置，其中，所述外围接触孔的直径比所述单元柱体的直径宽。
11.一种半导体装置，其包括：
第一结构，其包括衬底和设置在所述衬底上的外围电路；
第二结构，其设置在所述第一结构上，所述第二结构包括设置在相同高度处并形成为不同层叠结构的源极层叠结构和虚拟源极层叠结构；
第三结构，其设置在所述第二结构上，所述第三结构包括彼此隔离的单元层叠结构和虚拟缓冲层叠结构；以及
外围接触插塞，其穿透所述虚拟缓冲层叠结构和所述虚拟源极层叠结构，所述外围接触插塞电连接到所述外围电路。
12.根据权利要求11所述的半导体装置，其中所述外围电路包括连接到所述外围接触插塞的电阻器。
13.根据权利要求11所述的半导体装置，其中，所述外围电路包括通过连接结构电连接到所述外围接触插塞的驱动晶体管。
14.根据权利要求11所述的半导体装置，其中，所述源极层叠结构包括：
第一源极导电层；以及
第二源极导电层，其设置在所述第一源极导电层上。
15.根据权利要求14所述的半导体装置，其中，所述单元层叠结构包括：
层间绝缘层和导电图案，其交替地层叠在所述第二源极导电层上；以及
沟道层，其通过穿透所述层间绝缘层、所述导电图案和所述第二源极导电层在所述第一源极导电层内部延伸。
16.根据权利要求15所述的半导体装置，其进一步包括：
第一存储器图案，其设置在所述沟道层、所述层间绝缘层和导电图案之间，同时包围所述沟道层；以及
第二存储器图案，其通过所述第二源极导电层与所述第一存储器图案隔离，所述第二存储器图案被设置在所述第一源极导电层和所述沟道层之间，同时包围所述沟道层。
17.根据权利要求11所述的半导体装置，其中，所述虚拟源极层叠结构包括：
第一源极导电层；
保护层，其形成在所述第一源极导电层上；以及
源极牺牲层，其形成在所述保护层上。
18.根据权利要求11所述的半导体装置，其中，所述虚拟缓冲层叠结构包括：
虚拟层间绝缘层和虚拟牺牲绝缘层，其交替地层叠在所述虚拟源极层叠结构上；以及
第一虚拟导电环，其在各个所述虚拟牺牲绝缘层内部层叠在一行中，所述第一虚拟导电环包围所述外围接触插塞。
19.根据权利要求18所述的半导体装置，其进一步包括：
蚀刻停止图案，其设置在所述虚拟源极层叠结构和所述虚拟缓冲层叠结构之间；以及
第二虚拟导电环，其设置在与所述蚀刻停止图案相同的水平处，所述第二虚拟导电环至少部分地与所述第一虚拟导电环重叠。
20.根据权利要求11所述的半导体装置，其进一步包括：
源极穿透绝缘层，其穿透所述虚拟源极层叠结构，所述外围接触插塞穿透所述源极穿透绝缘层；
狭缝绝缘层，其设置在所述第三结构上以覆盖所述第三结构，所述狭缝绝缘层延伸以穿透所述单元层叠结构和所述虚拟缓冲层叠结构，所述外围接触插塞穿透所述狭缝绝缘层；以及
绝缘垫片，其设置在所述单元层叠结构的侧壁与所述狭缝绝缘层之间以及所述虚拟缓冲层叠结构的侧壁与所述外围接触插塞之间。
21.一种制造半导体装置的方法，所述方法包括：
形成包括衬底和设置在所述衬底上的外围电路的第一结构，所述衬底包括第一区域和第二区域；
在所述第一结构上交替地层叠第一材料层和第二材料层；
在所述第二区域上形成穿透所述第一材料层和所述第二材料层的第一虚拟柱体；
通过移除所述第一虚拟柱体来暴露外围接触孔；
形成填充所述外围接触孔的狭缝绝缘层；以及
形成穿透所述狭缝绝缘层并电连接到所述外围电路的外围接触插塞。
22.根据权利要求21所述的方法，其中，所述第一虚拟柱体穿透所述第一区域上的所述第一材料层和所述第二材料层，并且与单元柱体和设置在所述单元柱体之间的至少一个第二虚拟柱体同时形成。
23.根据权利要求22所述的方法，其中所述第一虚拟柱体的直径比所述单元柱体和所述第二虚拟柱体的直径大。
24.根据权利要求22所述的方法，其中，同时移除所述第一虚拟柱体和所述第二虚拟柱体。
25.根据权利要求24所述的方法，其中，移除所述第一虚拟柱体和所述第二虚拟柱体包括：
在所述第一材料层和所述第二材料层上形成掩模图案，所述掩模图案包括通过其暴露所述第一虚拟柱体的孔和沿着一个方向延伸以通过其暴露所述第二虚拟柱体的沟槽，所述掩模图案在所述沟槽的两侧阻断所述第一区域以覆盖所述单元柱体；以及
通过使用所述掩模图案作为蚀刻阻断层的蚀刻工艺蚀刻所述第一虚拟柱体和所述第二虚拟柱体。
26.根据权利要求25所述的方法，其进一步包括：
通过使用所述掩模图案作为蚀刻阻断层蚀刻通过在所述第一区域上的所述沟槽暴露的所述第一材料层和所述第二材料层来形成狭缝；
用第三材料层代替通过所述第一区域上的所述狭缝暴露的所述第二材料层和通过所述外围接触孔暴露的所述第二材料层的部分，使得在所述第一区域上形成单元层叠结构，在所述第二区域上形成虚拟缓冲层叠结构，所述单元层叠结构被所述狭缝穿透，同时包围所述单元柱体，所述虚拟缓冲层叠结构包括沿着所述外围接触孔延伸的方向层叠并且被所述外围接触孔穿透的第一虚拟导电环；以及
在所述狭缝的侧壁和所述外围接触孔的侧壁上形成间隔区绝缘层。
27.根据权利要求26所述的方法，其中，在形成所述间隔区绝缘层之后，所述狭缝绝缘层被形成以填充所述狭缝。
28.根据权利要求26所述的方法，其中，所述单元层叠结构包括在包围所述单元柱体的同时交替层叠的所述第一材料层和所述第三材料层，以及
所述虚拟缓冲层叠结构包括交替层叠的第一材料层和第二材料层，并且所述第三材料层从所述外围接触孔的侧壁朝向所述第二材料层的侧壁延伸以构成第一虚拟导电环。
29.根据权利要求28所述的方法，其中，接触所述单元层叠结构的各个所述第三材料层的单元接触插塞与所述外围接触插塞同时形成。
30.根据权利要求26所述的方法，其进一步包括：
在交替地层叠所述第一材料层和所述第二材料层之前，在所述第一结构上形成蚀刻停止层；以及
通过移除所述第一区域上的所述蚀刻停止层的一部分来形成蚀刻停止图案。
31.根据权利要求30所述的方法，其中，所述单元层叠结构不与所述蚀刻停止图案重叠，所述虚拟缓冲层叠结构至少部分地与所述蚀刻停止图案重叠，并且所述沟槽被形成以通过其暴露所述蚀刻停止图案。
32.根据权利要求31所述的方法，其中，在形成所述狭缝时移除由所述沟槽打开的所述蚀刻停止图案的一部分，且
至少部分地与所述虚拟缓冲层叠结构重叠的所述蚀刻停止图案的一部分被由所述第三材料层形成的第二虚拟导电环替代，而所述第二材料层的部分被所述第三材料层替换。
33.根据权利要求22所述的方法，其中，所述单元柱体、所述第一虚拟柱体和所述第二虚拟柱体中的每一个包括沟道层、包围所述沟道层的隧道绝缘层、包围所述隧道绝缘层的数据存储层和包围所述数据存储层的阻断绝缘层。
34.根据权利要求33所述的方法，其进一步包括：
在交替地层叠所述第一材料层和所述第二材料层之前，形成包括第一源极导电层和层叠在所述第一源极导电层上的源极牺牲层的初始源极层叠结构；以及
形成源极穿透绝缘层，其中所述源极穿透绝缘层通过穿透所述初始源极层叠结构设置在第一源极层叠结构和虚拟源极层叠结构之间的边界处，或穿透所述虚拟源极层叠结构。
35.根据权利要求34所述的方法，其中，所述单元柱体在所述第一源极层叠结构的第一源极导电层内延伸，且所述第一虚拟柱体延伸到穿透所述虚拟源极层叠结构的所述源极穿透绝缘层的内部。
36.根据权利要求35所述的方法，其进一步包括：
形成通过移除所述第一源极层叠结构的源极牺牲层而暴露出每个所述单元柱体的侧壁的开口；
通过所述开口移除每个所述单元柱体的所述阻断绝缘层、所述数据存储层和所述隧道绝缘层，以暴露每个所述单元柱体的所述沟道层的侧壁；以及
通过在所述开口中形成第二源极导电层以接触每个所述单元柱体的所述沟道层的侧壁来形成第二源极层叠结构，
其中在形成所述第二源极层叠结构的同时保持所述虚拟源极层叠结构的层叠结构。
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